TW381338B - I/O circuit allowing wider voltage ranges - Google Patents

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2754twf.doc/006 A7 B7 經濟部中央標準局員工消費合作社印聚 五、發明説明（/ ) 本發明是有關於一種輸出入電路(I/O Circuit)，且特別 是有關於一種利用回授電路（feedback circuit)解決輸入/輸 出電壓容差(I/O Voltage Tolerance)問題之容許較寬電壓範 圍之輸出入電路。 所謂的積體電路(Integrated Circuits ; 1C)，就是將―起 構成電子裝置的元件’如電阻、電容及開關等，以矽或砷 化鎵(Galium Arsenide)等半導體材料加以製作，並利用微 影（Photolithography)等製程技術，將其原本厚重且體積龐 大的裝置’縮小到大約只有1〜2 cm2大小、imm厚的電子 科技。 基本上，任何的積體電路元件都是由導體、半導體及 非導體(或稱爲介電材料，Dielectrics)等依不同的搭配與組 合所製作而成的。以金氧半元件(MOS)而言，當我們對金 氧半兀件的金屬層及半導體層施以一電壓時，在半導體層 接近氧化層的介面部份，亦即PN接合(PN Junction),將有 一定量的電荷被儲存著。當這個施加的電壓到達一較高的 程度之後，這些存在於半導體與金屬層介面的電荷的密 度，將高到使得介面的半導體型式改變，如P型轉變成N 型。這個動作稱爲反轉(Inversion) ’且導致MOS產生強反 轉的最初電壓，我們稱其爲啓始電壓Vt(Threshold Voltage)。假如此時在MOS電容器的兩旁，各有一個與 MOS半導體型式相反的半導體區域’則因爲M0S的反轉， MOS電容器與氧化層相接的半導體表面，其極性將變得與 位於MOS電容器兩旁的兩個半導體區域相同，而使得原本 本紙張尺度適用中國國家栋準（CNS ) A4規格（210X297公釐） 請 先· 閱 讀 背 意 填 寫 本 裝 訂 線 2754twf.doc/006 A7 2754twf.doc/006 A7 經濟部中央摞準局貝工消費合作社印製 五、發明説明（i) 因MOS電容器相隔的兩個半導體區域，得以藉由M〇s電 容器的反轉層(Inversion Layer)而相通。 由上述得知，只要我們施加的電壓超過積體電路本身 的啓始電壓’此積體電路即可開始正常運作。但是，假若 我們所施加的電壓超過一特定的臨界値時，亦即施加電壓 超過積體電路的崩潰電壓（Breakdown Voltage)時，此時積 體電路將因無法負荷，導致其PN接合及閘氧化層（Gate Oxide)遭受損害，而產生遺漏電流(Leakage Current)，甚至 使得積體電路燒毀。 舉例而言，在3.3V與5V積體電路並存的系統中，當 3.3V與5V的積體電路共用一匯流排(Bus)時，3.3V的積體 電路將會遭受5V電壓的應力（stress)，導致3.3V積體電路 輸出級PN接合及閘氧化層損害。傳統的解決方法係採用 雙閘氧化層(Dual Gate Oxide)的製程技術，來提高積體電路 的崩潰電壓，以及增長與積體電路可靠度(Reliability)相關 的時依性介電崩潰（Time-Dependant Dielectric Breakdown ; TDDB)等（即壽命增長）。雖然採用雙閘氧化層 的製程技術可解決上述問題，但其成本卻較單閘氧化層 (Single Gate Oxide)貴約15%，故並不符合商業要求。 另一種解決方法，係以電路技術來解決此一問題。請 參照第1圖，第1圖繪示的是習知一種輸出入電路的電路 圖，其已揭露於AT&T的美國專利字號5,381，062 之，’MULTI-VOLTAGE COMPATIABLE BIDIRECTIONAL BUFFER”一·文中。 本紙張尺度適用中囷國家棣準（CNS ) Α4規格（210Χ297公釐） -------- 襄------,1T-----0 (請先閱讀背面之注意事項再填寫本頁) 2 754twf. doc/006 A7 B7 五、發明説明（i) 假設輸出墊（Output Pad)10耦接至一 5V積體電路(未顯 示）的輸出端，當5V積體電路接收到一驅動電壓（如5V電 壓）使其開始驅動時，輸出墊10將因5V積體電路的驅動電 壓，而提供5V電壓至第1圖繪示之輸出入電路中。當輸 出致能(output enable)時，提供電源時（sourcing)要經過兩 個串聯之PMOS電晶體11與12，吸收時（sinking)要經過 兩個串聯之NM0S電晶體13與14，其中節點15與16例 如耦接至一驅動器(Driver)(未顯示），用以控制輸出爲高準 位(High)或低準位(Low)，使PMOS電晶體11與NM0S電 晶體14爲開啓(on)或關閉（off)狀態。雖然，依照習知第1 圖之輸出入電路也可有效解決氧化層之可靠度及PMOS電 晶體之遺漏電流的問題，亦即3.3V積體電路不會受到5V 電壓的影響，但在提供電源時與吸收時分別需要經過兩個 串聯之PMOS電晶體1〗，12及NMOS電晶體13，14，使得 輸出阻値(Resistance)增加，傳輸速度因而降低。 請參照第2圖，第2圖繪示的是習知另一種輸出入電 路的電路圖，其已揭露於TSMC的美國專利字號5,546,019 之，，CMOS I/O CIRCUIT WITH 3.3V OUTPUT AND TOLERANCE OF 5 V INPUT，，一文中。 第2圖繪示之輸出入電路，包括輸出墊20、提升(pull-up) 電路21、PMOS電晶體22、NMOS電晶體23與24，以及 控制電路25。依照第2圖所繪示之輸出入電路，其可解決 PMOS電晶體22的PN接合順向偏壓（forward bias)的問 題，且利用提升電路21達到全擺盪(full swing)，其中控制 5 本紙張只適用中國國家標準（CNS ) A4現格了2丨0父297公釐1 一 i (fan 1^1 - I- 1 - -I I I -11 I —I—- —i I —i— In ^^1. I (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消費合作社印製 經滴部中央標芈局貝Η消費合作社印裝 2754twf.doc/006 ρ^η B7__ 五、發明说明（牛） 電路25用以控制輸出爲高或低準位，使PMOS電晶體21 與NMOS電晶體23,24爲開啓或關閉狀態。但是在高阻抗 (High Impedance)時，當輸出墊20之電壓爲5V，NMOS電 晶體24的閘氧化層所承受的電壓將會達到5V，因而無法 通過可靠度。 綜上所述，習知具有以下的缺點： (1) 提供電源時與吸收時，分別需要經過兩個串聯之 PMOS電晶體11，12及NMOS電晶體13,14,使得輸出阻値 增加，造成傳輸速度降低。 (2) 在高阻抗時，當輸出墊20之電壓爲5V，NMOS電 晶體24的閘氧化層所承受的電壓將會達到5V ’因而無法 通過可靠度。 有鑒於此，本發明的目的就是在提供一種容許較寬電 壓範圍之輸出入電路，係利用電路技術來解決輸入/輸出電 壓容差問題，且係採用單閘氧化層的製程’以改善習知採 用雙閘氧化層所造成耗費成本的缺點。 本發明的另一目的，提出一種容許較寬電壓範圍之輸 出入電路，以解決閘氧化層可靠度、PN順向接面及PMOS 電晶體遺漏電流的問題，並達到降低輸出阻値’使傳輸速 度提升的功能。 爲達成本發明之上述和其他目的’一種容許較寬電壓 範圍之輸出入電路，係利用回授電路之電路技術來解決輸 入/輸出容差問題，且係採用單閘氧化層的製程’無須採用 雙閘氧化層的製程，即可解決閘氧化層可靠度、PN順向接 6 ---.--------裝------訂------線 (請先W·讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 27 54twf.doc/006 A7 B7 五、發明説明（彡） 面及PMOS電晶體遺漏電流的問題，有效地降低晶片的製 造成本，並可達到輸出阻値降低與傳輸速度增加等目的。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下： 圖式之簡單說明： 第1圖繪示的是習知一種輸出入電路的電路圖； 第2圖繪示的是習知另一種輸出入電路的電路圖； 第3圖繪示的是依照本發明一較佳實施例之容許較寬 電壓範圍之輸出入電路的電路圖； 第4圖繪示的是第3圖之一種適用低頻操作之回授電 路的電路圖；以及 第5圖繪示的是第3圖之一種適用高頻操作之回授電 路的電路圖。 圖式之標號說明： 10、 20、30 :輸出墊

11、 12、22、33、36、40、42、44、45、46 : PMOS 電晶體 13 、 14 、 23 、 24 、 34 、 35 、 38 、 39 、 41 、 43 、 47 、 48 : NMOS電晶體 15、16 :節點 21 :提升電路 25 :控制電路 31 :回授電路 本紙張尺度適用中國囤家梯準（CNS ) ΑΊ規格（210Χ297公釐） --------,------，1T-----0 (請先^:讀背面之注意事項再填寫本頁) 經漪部中央標準局貝Η消費合作社印製 2754twf.doc/006 A7 B7 五、發明説明（6) ^^1 SI -I -.*^1 -I ^^1 1^1 I - I- -- 1^1 ^ (請先閲讀背面之注意事項再填寫本頁) 32 :驅動器 37 :傳輸閘 5〇 :偏壓電路 實施例 I靑同時參照第3圖及第4圖，第3圖繪示的是依照本 發明一較佳實施例的一種容許較寬電壓範圍之輸出入電路 的電路圖，以及第4圖繪示的是一種適用低頻操作之回授 電路31的電路圖。 線 經濟部中央標隼局貝工消费合作社印製 本發明之容許較寬電壓範圍之輸出入電路，係將 NMOS電晶體35與PMOS電晶體36並聯以形成一傳輸閘 37 ’且PMOS電晶體36之基極（Substrate)耦接至系統最高 電壓例如5V，在提供電源時（sourcing)會經過一個PMOS 電晶體33串聯傳輸閘37(NMOS電晶體35並聯PM0S電 晶體36)，吸收時（sinking)會經過一個NM0S電晶體34串 聯傳輸閘37，與習知第1圖比較，在相同面積考量下，本 發明之輸出入電路的輸出阻値大約只有習知第1圖的 2/3，所以速度可提升約30%。其中，PMOS電晶體33與 NMOS電晶體34分別耦接至一驅動器32中，驅動器32用 以控制輸出爲高準位(High)或低準位(Low)，使PMOS電晶 體33與NMOS電晶體34爲”開”(on)或”關”(〇ff)的狀態。 又，輸出墊30可能耦接至一操作電壓比較高之積體電路， 例如：耦接至一 5V積體電路的輸出端。 當驅動器32輸出致能PMOS電晶體33與NMOS電晶 體34時，致能信號ENB爲高準位，使得NMOS電晶體39 本紙張尺度適用中國國家梯準（CNS ) A4規格（210X297公釐） 2754twf.d〇c/〇〇〇 A7 B7 五、發明説明（"） 在，，開，，的狀態，節點B的電壓將因NMOS電晶體39的導 通而與NMOS電晶體39之源極的接地(GND)電壓相同，等 於，，〇，’，所以，此時節點B的電壓將會被拉至接近0。由於 節點B的電壓趨近於〇，將使得PMOS電晶體36開啓 (Vg>Vt)，所以輸出墊30可達到全擺盪(full swing)，以完 全推動下一級元件去驅動。 當驅動器32控制輸出爲高阻抗時，亦即控制PMOS電 晶體33與NMOS電晶體34皆在”關”的狀態，且致能信號 爲低準位，使得NMOS電晶體39在”關”的狀態。由 於節點B經由電阻R與節點A相連，故節點B與節點A 之電壓相同，將使得PMOS電晶體36保持在”關”的狀態 (Vg<Vt)，此時節點S的電壓會被NMOS電晶體35控制在 約爲3.3-VtN35，其中VtN35表示NMOS電晶體35之啓始電 壓。 請同時參照第3圖及第5圖，第5圖繪示的是一種適 用高頻操作之回授電路31的電路圖。 先將PMOS電晶體40之基極耦接至系統最高電壓例如 5V’當驅動器32輸出致能PMOS電晶體33與NMOS電晶 體34時’致能信號ENB爲低準位’致能信號ϋ爲高準 位’使得NMOS電晶體39在”開”的狀態，節點Β的電壓 將因NMOS電晶體39的導通而與NMOS電晶體39之源極 的接地電壓相同，等於”0”，故此時節點B的電壓將會被拉 至接近〇 ’亦即節點B如同接地。由於節點β的電壓趨近 於〇 ’將使得PMOS電晶體36開啓(Vg>vt)，所以輸出墊 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公着） --------、—装------訂-----線 (請先'閲讀背面之注意事項再填寫本頁) 經满部中决摞準局貝工消費合作社印紫 2754twf. doc/006 A7 B7____ 五、發明説明（Y ) 30的電壓Vpad可達到全擺盪，以完全推動下一級元件去驅 動。

當驅動器32控制輸出爲高阻抗時，亦即控制PMOS電晶 體33與NMOS電晶體34皆在”關”的狀態，且致能信號ENB 爲低準位，致能信號ENB爲高準位，使得NMOS電晶體39、 43與PMOS電晶體44爲”關，’的狀態，PMOS電晶體42與45爲” 開，，的狀態。當輸出墊30的電壓由〇上升時，由於NMOS電 晶體35導通，使得3.3V的電壓會經由NMOS電晶體35流至 輸出墊30，故節點S會追蹤（tracking)輸出墊30的電壓Vpad 直到 3.3V-V_。當 Vpad>3_3-VtN4，時，其中 VtN4，表示 NMOS 電晶體41的啓始電壓，NMOS電晶體41爲”關”的狀態，節 點B將無法藉由NMOS電晶體41追至節點A。同時，節點Z 會經由PMOS電晶體45與46、NMOS電晶體47與48所組成之 一偏壓電路(Bias Circuit) 50，使節點Z的電壓爲Vdebias，故 當節點A的電壓VA>Vdebias+VtP4。時，其中VtP4。表示PMOS電 晶體40的啓始電壓，PMOS電晶體40爲”開”的狀態，節點B 即可經由PMOS電晶體40追至節點A。因此，經由此輸出入 電路可完全追蹤節點B之電壓，保持節點S的電壓不超過 3.3V。

據此，本發明是藉由回授電路31，使節點B能追蹤至 節點A(在高阻抗時），如此當輸出墊30的電壓超過3.3V 時，PMOS電晶體36即無法導通，節點S則經由NMOS 電晶體35被控制在3.3_VtN35，而不會隨著輸出墊30的電 壓大小變化。因此，3.3V的輸出在高阻抗時，即可承受5V —t------IT-----0 (請先 1閱讀背面之注意事項再填寫本頁) 經漪部中央標準局貝J-消費合作社印製 10 27 54twf.d〇c/〇〇6 A7 B7 五、發明説明（7) 電壓的應力，解決輸入/輸出電壓容差的問題，且不致於造 成閘氧化層可靠度、PN順向接面及PMOS電晶體遺漏電 流的問題。 綜上所述，本發明所提出之容許較寬電壓範圍之輸出 入電路，具有以下的優點： (1) 採用單閘氧化層的製程，並利用電路技術解決輸入 /輸出容差及傳統採用雙閘氧化層所造成耗費成本的缺 點’有效地降低晶片的製造成本。 (2) 輸出阻値降低，使傳輸速度提升約30%。 (3) 有效解決閘氧化層可靠度、PN順向接面及PMOS 電：晶體遺漏電流的問題。 雖然本發明已以較佳實施例揭露如上，然其並非用以 I®定本發明，任何熟習此技藝者，在不脫離本發明之精神 圍內，當可作各種之更動與潤飾，因此本發明之保護 當視後附之申請專利範圍所界定者爲準。 ----------i------IT-----0 (請先_閱讀背面之注$項再填寫本頁) 經濟部中央標準局貝工消贽合作社印製

Claims (1)

1. ABCD 2754twt.doc/006 六、申請專利範圍 1.一種容許較寬電壓範圍之輸出入電路，包括： 一輸出墊，接收一第一電壓； 一回授電路，耦接該輸出墊； 一第一 NMOS電晶體，該第一 NMOS電晶體之閘極接 收一第二電壓； 一第一 PMOS電晶體，該第一 PMOS電晶體之閘極耦 接該回授電路，該第一 PMOS電晶體與該第一 NMOS電晶 體並聯以形成一第一傳輸閘，該第一傳輸聞之一第一輸出 入端耦接該輸出墊，該第一傳輸閘之一第二輸出入端用以 輸出一第三電壓； 一第二PMOS電晶體，該第二PMOS電晶體之源極接 收該第二電壓，該第二PMOS電晶體之汲極耦接該第一傳 輸閘之該第二輸出入端；以及 一第二NMOS電晶體，該第二NMOS電晶體之源極耦 接該第二PMOS電晶體之汲極與該第一傳輸閘之該第二輸 出入端，該第二NMOS電晶體之汲極接地； 其中，當該輸出入電路爲輸出模式時，該第二PMOS 電晶體與該第二NMOS電晶體其中之一爲”開”，該回授電 路接地，使得該輸出墊達到全擺盪； 當該輸出入電路爲高阻抗時，該第二PMOS電晶體與 該第二NMOS電晶體皆爲”關”，並且該第一電壓小於該第 二電壓時，該第三電壓會經由該第一 NMOS電晶體追蹤該 第一電壓直到等於該第二電壓減去該第一 NMOS電晶體之 啓始電壓； 本紙張尺度適用中國國家樣準（CNS ) Α4规格（2丨0Χ297公釐） --：------1^------、1T-----^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 Λ 8 27 54twf.doc/006 Β8 C8 D8 六、申請專利範圍 當該輸出入電路爲高阻抗時，該第二PMOS電晶體與 該第二NMOS電晶體皆爲”關”，並且該第一電壓大於該第 二電壓時，透過該回授電路使該第一 PMOS電晶體爲” 關”，此時該第三電壓會經由該第一 NMOS電晶體控制在 等於該第二電壓減去該第一 NMOS電晶體之啓始電壓。 2. 如申請專利範圍第1項所述之容許較寬電壓範圍之 輸出入電路，其中該輸出入電路更包括一驅動器，該驅動 器耦接該第二NMOS電晶體之閘極與該第二PMOS電晶體 之閘極，用以控制開啓/關閉該第二NMOS電晶體與該第二 PMOS電晶體。 3. 如申請專利範圍第1項所述之容許較寬電壓範圍之 輸出入電路，其中該回授電路包括： 一電阻，串接於該輸出墊與該第一 PMOS之閘極間； 一第三NMOS電晶體，該第三NMOS電晶體之源極耦 接該第一 PMOS之閘極，該第三NMOS電晶體之閘極接收 該第二電壓；以及 一第四NMOS電晶體，該第四NMOS電晶體之源極耦 接該第三NMOS電晶體之汲極，該第四NMOS電晶體之閘 極接收一第一致能信號，該第四NMOS電晶體之汲極接 地，當該輸出入電路爲輸出模式時，該第一致能信號爲高 電位，使該第四NMOS電晶體爲”開”，當該輸出入電路爲 高阻抗時，該第一致能信號爲低電位，使該第四NMOS電 晶體爲”關”。 4. 如申請專利範圍第1項所述之容許較寬電壓範圍之 本紙浪尺度適用中國國家標準（CNS )八4規格（210X297公釐） --；------—t.------ir-----.ii (請先閲讀背面之注意事項再填寫本頁) Α8 2754twf.doc/006 Β8 C8 D8 六、申請專利範圍 輸出入電路，其中該回授電路包括： 一偏壓電路，用以提供一第四電壓； 一第三PMOS電晶體，該第三PMOS電晶體之閘極接 收該第四電壓； 一第五NMOS電晶體，該第五NMOS電晶體與該第三 PMOS電晶體並聯以形成一第二傳輸閘，該第二傳輸閘之 一第一輸出入端耦接該輸出墊； 一第六NMOS電晶體，該第六NMOS電晶體之源極稱 接該第五NMOS電晶體之閘極，該第六NMOS電晶體之汲 極接地，該第六NMOS電晶體之閘極接收該第一致能信 號； 一第四PMOS電晶體，該第四PMOS電晶體之源極接 收該第二電壓，該第四PMOS電晶體之汲極耦接該第六 NMOS電晶體之源極，該第四PMOS電晶體之閘極接收該 第一致能信號； 經濟部中央標準局員工消費合作社印製 (請先閱讀背面之注意事項再填寫本頁) 一第五PMOS電晶體，該第五PMOS電晶體之閘極接 收該第一致能信號之互補信號，該第五PMOS電晶體之源 極接收該第二電壓，該第五PMOS電晶體之汲極接至該第 四電壓； 一'第七NMOS電晶體，該第七NMOS電晶體之源極稱 接該第二傳輸閘之輸出端與該第一 PMOS之閘極，該第七 NMOS電晶體之閘極接至該第二電壓；以及 一第八NMOS電晶體，該第八NMOS電晶體之源極耦 接該第七NMOS電晶體之汲極，該第八NMOS電晶體之閘 本紙張尺度適用中國國家揉準（CNS ) A4規格（210X297公釐） Λ8 27 54twf.doc/006 B8 C8 D8 六、申請專利範圍 極接收該第一致能信號，該第八nmos電晶體之汲極接 地，當該輸出入電路爲輸出模式時，該第一致能信號爲高 電位，使該第八NMOS電晶體爲”開”，當該輸出入電路爲 高阻抗時，該第一致能信號爲低電位，使該第八NMOS電 晶體爲”關”。 --.--------裝------訂----- 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）