KR100263170B1 - 혼합 공급 전압 시스템용 출력 드라이버 - Google Patents

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Abstract

본 발명은 출력되는 신호를 수신하는 입력 라인을 포함하는 복합전압 시스템용 출력 드라이버에 관한 것이다. 또한 본 회로는 입력 라인과 출력 스테이지 사이에 결합된 과전압 발생 장치를 포함한다. 과전압 발생 장치는 출력 스테이지에 도달하기 전에 신호의 수준을 제 2 전압으로 상승시킨다. 또한 입력 신호의 천이 마다 제 2 전압을 재저장하는 재저장 회로로 제공된다.

Description

혼합 공급 전압 시스템용 출력 드라이버
본 발명은 일반적으로 집적 회로에서 사용하기 위한 출력 드라이버 스테이지에 관한 것이다. 보다 상세하게는 본 발명은 혼합 공급전압 시스템에서 사용하기 위한 NMOS 만의 출력 드라이버 스테이지에 관한 것이다.
설계 및 제조 공정상의 발달로 인하여 제조업자들은 0.6 ㎛ 이하 크기의 트랜지스터를 갖춘 반도체 장치를 제조할 수 있게 되었다. 각 칩 마다 더 많은 수의 트랜지스터를 패킹함으로써 제조업자들은 매우 고성능의 칩을 생산할 수 있게 되었다. 서브 0.6 ㎛ 트랜지스터의 출현은 이들이 더 낮은 전력 소모를 하게 됨으로 인하여, 복합공급 전압 시스템을 사용하도록 하고 있다. 과거에는, 대부분의 장치는 표준 (TTL) 공급 전압으로서 5 볼트를 일정하게 사용하였다. 지금은 대다수의 장치들이 3.3 볼트의 낮은 전압 TTL (LVTTL) 공급전압으로 작동된다. 이러한 논의를 통해, 5 및 3.3 볼트 혼합 시스템이 거론될 것이지만, 당업자는 다른 혼합 전압을 갖는 시스템도 본 발명의 개념을 이용하게 된다는 것을 알 것이다.
현재 많은 메모리 칩은 VLTTL 전압을 사용하여 작동시킨다. 이들 장치를 시스템에 적절하게 일체화시키는 데에는 메모리가 LVTTL 전압 장치일 수 없는 다른 장치와 기능을 할 것을 요구한다. 종종 LVTTL 메모리 장치는 5 볼트 칩 또는 장치와 상호작용할 것을 요구된다. 이러한 예에서 메모리는 TTL 장치에 의해 구동될 수 있어야 한다.
CMOS 출력 드라이버는 통상 CMOS 회로에서 사용된다. 단일 전압 수준 및 그라운드가 사용되는 경우에는, CMOS 회로는 매끄럽고 대칭성 신호 천이를 제공한다. 그러나, 복합 공급 전압을 사용하는 경우, CMOS 드라이버는 래치업(latchup) 및 장치 고장을 유발할수 있는 바람직하지 못한 누출 전류가 발생하게 된다.
NMOS-만의 출력 드라이버는 CMOS-만의 드라이버와 교번되는 것으로서 사용되어 왔다. NMOS 드라이버는 CMOS 와 관련된 래치업 및 누출 문제들을 필수적으로 면하고 있다. 그러나, NMOS 드라이버는 대표적인 TTL 및 LVTTL 로딩 조건에 대해 로직 하이 레벨에 도달하는 데에 있어서 그 성능이 떨어진다. 설계자들은 NMOS 풀-업 드라이버 트랜지스터의 이러한 결함을 최소화시키기 위해 두가지 접근을 하고 있다.
한가지 접근은, 풀업 트랜지스터의 게이트를 우선 캐파시터의 정의 플레이트 상의 공급 전압과 대략 동일한 전압 및 동일한 캐파시터의 부의 플레이트 상의 그라운드 근처의 전압을 설정하는 로칼 부스트랩(bootstrap) 회로에의해 공급 전압 위로 높이는 것이다. 그리하여, 회로는 그라운드 근처에서 공급 전압 근처로 부의 플레이트를 상승시키고 NMOS 풀업 트랜지스터의 게이트에 연결된 정의 플레이트와 공급 전압 보다 높게 결합한다. 그러나, 부스트랩 기술은 추가의 전력 분산이 일어나서 부팅전에 캐파시터를 미리충전시키는 데에 있어서 중요 경로에 지연이 발생한다. 출력수가 증가함에 따라, 전력분산도 따라서 증가한다. 그러므로, 이러한 접근에서 많은 수(예를 들어, 8 이상)의 출력부를 갖도록 설계하는 것은 바람직하지 않다.
제 2 의 방법에서는, 별도의 "과전압" 발생장치가 전기용량적으로 결합된 펌프 회로를 사용하여 노드를 전원 전압보다 높은 전압으로 유지시킨다. 이 노드는 노드가 로직 로우 레벨로부터 로직 하이 레벨로 출력 노드를 구동시키는 것과 관련된 로우에서 하이로의 신호 천이를 만들면서 또는 그 직후에 NMOS 풀업 트랜지스터의 게이트 노드로 스위칭된다. 이 기술은 과전압 발생장치로부터 출력 회로에 의해 끌어낸 전류가 (1)로직 레벨 0 에서 로직 레벨 1 로 절환되는 출력의 수; 및 (2) 장치의 구동 빈도에 의존한다.
0 에서 1 로의 천이 수가 커질 수록 과번압 발생장치에 의해 더 많은 전류가 끌어내어질 것이다. 실제 이것은 상승된 노드로 하여금 전압을 손실시켜 차례로 출력 회로의 성능을 훼손 시킨다. 마찬가지로, 작동 빈도가 증가함에 따라, 주어진 시간 동안 0 에서 1 로의 천이가 더 많이 일어나고, 과전압 펌프는 보다 많은 전류를 공급해야한다. 이것은 전류가 증가함에 따라 전압이 손실되게 하여, 출력 드라이버의 성능을 더욱 훼손시킨다. 그러므로, 과전압 발생장치는 로직 로우 레벨로부터 로직 하이 레벨로 동시에 천이하는 칩 상의 모든 출력부가 최악의 경우 조건에 대해 반응하도록 설계되어야 하며, 또한 장치가 시험 모드 또는 그 목적하는 응용에서 작동되는 최고의 작동 빈도에 반응하도록 설계되어야 한다. 명백히, 이들 최악의 경우는 활성 모드 및 대기 모드 모두에서 더 많은 전류를 끌어내어 더 많은 실리콘 면적을 소모하는 펌프 회로와 관련된다. 문제는 출력부의 수가 증가함에 따라 배가된다는 것이다.
푸루타니 등[참고 : Furutani, et al., in "An Adjustable Output Driver with a Se1f-Recovering Vpp Generator for a 4M x 16 DRAM", IEEE Journal of Solid State Circuits, March 1994] 은 각 출력 드라이버에서 과전압 발생장치를 로칼 펌프 회로로 보완함으로써 이 결점을 완화시키는 방법을 제시하였다. 푸르타니는, 로칼 전하 펌프는 출력부가 0 에서 1 로 천이될 때마다 과전압 발생장치의 상승된 노드로 추가의 양전하를 공급하는 것을 제안하였다. 그러나, 이 기술은 또한 정의 데이터 천이 상에서만 로칼 펌프에 의해 양전하가 공급되기 때문에 만족스럽지 못하다. 이 때문에 로칼 펌프 회로 및 몇몇 상황에서의 마스터 과전압 발생 장치 자체는, 더 크게 만들어져야 하며 더 많은 전류를 소모하는 경향이 있다. 또한, 이들은 소중한 기판 면적을 많이 차지한다. 그러므로, 효율성을 개선하고 더욱 소형화된 펌프를 사용할 수 있는 시스템을 제공하는 것이 바람직하다.
또한, 푸루타니의 기술은 0 에서 1 로의 천이 중에 상승된 노드가 어떻게 NMOS 풀업 트랜지스터의 게이트에 결합되는가에 대해서는 기재하고 있지 않다. NMOS 풀업 트랜지스터의게이트로 과전압을 절환시키는 것은 명백히 종래의 설계의 방법이다. 종래의 시스뎀은 추가로 과전압을 약간 감소시키는 방식으로 과전압을 비효율적으로 절환시킨다. 그리하여, 상승된 전압을 감소시키지 않고 출력 NMOS 트랜지스터의 게이트 상으로 효율적으로 절환시키는 드라이버를 제공할 필요가 있다.
따라서 어느 때이건 절환할 다수의 출력부를 갖는 장치에서 출력 전압을 높은 작동 빈도수하에서 유지시키는 혼합 공급 전압 작동용 출력 드라이버가 필요하다. 바람직하게는, 출력 드라이버를 과도한 기판 면적을 사용하지 않고 기존의 장치 설계에 쉽게 결합시킬 수 있다.
제1도는 종래의 CMOS 출력 드라이버 회로를 도시한 회로도.
제2도는 종래의 NMOS 출력 드라이버 회로를 도시한 회로도.
제3도는 종래의 NMOS 출력 드라이버 회로용 부스터(booster) 회로를 도시한 회로도.
제4도는 본 발명의 실시예를 사용하는 NMOS 드라이버 회로를 도시한 회로도.
제5도는 선행 기술의 회로 및 제4도의 회로에 대한 시간 경과에 따른 오버드라이브 전압을 비교하는 경시 다이아그램.
본 발명에 따르면, 혼합 전압 시스템용 출력 드라이버는 출력시킬 신호를 수신하는 입력 라인을 포함한다. 또한 회로는 입력 라인과 출력 스테이지 간에 결합된 과전압 발생장치를 포함한다. 과전압 발생 장치는 그것이 출력 스테이지에 도달하기 전에 제 2 의 전압으로 신호 수준을 높인다. 또한 입력 신호의 매 천이마다 제 2 전압을 재저장하는 재저장 회로도 제공된다.
본 발명에 따르는 출력 드라이버는 출력 스테이지에서 NMOS 트랜지스터 쌍을 사용할 수 있게 함으로써 래치업 및 누출을 저지하는 장점이 있다. 재저장 회로는 각 신호 천이에 의한 제 1 전압의 훼손증가를 방지한다. 본 발명의 회로는 축적성 전하 손실을 상대적으로 방지할 수 있으며 작동 빈도수와는 독립적이어서 고주파수 출력이 요구되는 경우에 특히 유용한 회로이다. 본 발명의 회로는 제 1 전압이 축적성 전하 손실로부터 상대적으로 면하도록하며 칩 상에 배치된 출력 드라이버의 수와는 독립적이다.
본 발명의 실시예의 재저장 회로는 입력 신호의 매 천이마다 반응성을 가지므로, 매 데이터 천이에서 전하를 재저장한다. 이것은 재저장 회로에 의해 소모되는 주어진 실리콘 면적에 대해 재저장 회로의 전하 재저장능을 배가시키거나, 또는 주어진 전하 재저장능에 대해 회로가 더 적은 면적을 소모하게 할 수 있다.
또한 본 발명의 실시예는 출력 트랜지스터의 게이트가 과전압으로 상승되는 경우에 필요한 전하 부분을 최소화시킴으로써 과전압 공급의 감소를 방지한다. 이것은 예를 들어 게이트를 더 높은 수준으로 상승시키기 직전에 출력 트랜지스터의 게이트가 더 낮은 전압 수준에 또는 이보다 위에 놓이도록 보장함으로써 달성된다. 이것은 성능을 개선시키며 과전압 공급의 감소를 최소화시킨다.
본 발명의 특징 및 장점은 첨부된 도면을 참고하여 후술하는 상세한 설명에 의해 충분히 이해될 것이다.
상기한 바와 같이, 많은 드라이버 회로가 시스템 설계자에 의해 사용되어 왔다. 이들 기존 설계를 복합 공급 전압 시스템에 사용되는 경우 특정한 결함을 갖게 된다. 이들 결함에 대해서는 장치(10)의 종래의 CMOS 드라이버 회로가 또 다른 CMOS 드라이버 회로를 사용하는 장치(12)에 결합되도록 도시한 도 1 을 참고하여 설명한다. 장치(10)는 제 1 공급 전압 VDDl (예를 들어, 3.3 볼트)에 결합되어 있으며, 장치(12)는 제 2 공급 전압 VDD2 (예를 들어, 5 볼트)에 결합되어 있다. 두 장치는 신호 라인(14)을 통해 결합되어 있다. 각 장치(10, 12) 위의 CMOS 드라이버 회로는 풀업 PMOS 트랜지스터 P1, P2 및 NMOS 트랜지스터 Nl, N2 를 포함한다. 두 트랜지스터의 소스 및 드래인은 출력 라인(14)를 통해 결합되어 있다. 다이오드 D1-D4 는 다이오드로 작동할 수 있는 장치 기판 면에 분포하는 웰 또는 장치 기판 내의 N/P 접합을 나타내는 각 트랜지스터를 교차하도록 도시되어 있다. 예를 들어, D1 및 D3 는 PMOS 트랜지스터 P1/P2 의 P+ 드래인 터미날과 이들 트랜지스터의 N 웰 사이의 기판에 형성된 다이오드이다.
출력 라인(14)이 더 큰 공급 전압 VDD2 를 갖는 장치(12)에 의해 VDD1 를 충분히 넘게 구동되는 경우에는, 다이오드 D1 은 전방으로 바이어스되고 원치 않는 전류가 라인(14)로부더 소스 VDD1 으로 PMOS 트랜지스터 P1 의 고저항 N 웰을 통해 흐른다. 무능화된 상태의 트랜지스터 P1 의 게이트 전압이 VDD1 이고 소스 전압은 VDD1 과 역치 전압을 더한 것 보다 큰 VDD2 이기 때문에, 추가의 누출 전류가 트랜지스터 P1 (노드 14)로부터 트랜지스터 p1 (VDDl)으로 흘러간다. 다이오드 D1 도 공지된 바와같이 기생성 PNP 트랜지스터의 기본 에미터 접합을 형성하여, 차례로 종래의 CMOS 구조 본래의 PNPN 반도체-제어 정류장치 (SCR)에 봉입된다. 누출 전류가 D1 을 통해 흐르는 경우에는, 기생성 PNP 트랜지스터는 래치업을 유발하기에 충분하게 켜질 수 있다. 그리하여, CMOS-만의 드라이버 회로는 혼합 공급 전압 시스템, 특히 1 볼트 이상 공급 전압이 변화하는 경우 (예를 들어, TTL/LVTTL 시스템)에는 바람직하지 않다.
도 2 는 종래의 NMOS 드라이버 회로(16)를 도시한 것이다. 회로는 NMOS 풀업 트랜지스터 N3가 소스 팔로우어 모드로 작동하도록 연결된 두 개의 NMOS 트랜지스터 N3, N4 로 구성되어 있다. 그러한 드라이버 회로 구성은 과전압에 의한 래치업 및 전류 누출을 방지하면서, 혼합 전압 시스템에서 로직 하이 레벨에 도달하는 장치의 성능이 제한된다. 풀업 트랜지스터 N3 는 소스 팔로우어 모드로 작동해야하기 때문에, 드라이버 스테이지를 통해 전압 이득이 없다. 또한, 로딩된 전류가 흐르지 않는 경우에도 트랜지스터 N3 의 소스와 게이트 사이에서 트랜지스터 N3 의 역치 전압 VT 와 동일한 전압이 손실된다. 역치 전압 VT소위 "본체 효과(body effect)" 하에서 (소스전압이 기판의 P 벌크 노드에 상대적으로 증가하는 경우) 상승됨에 따라서 출력 신호 레벨 용량은 더욱 감소된다. 적어도 이들 이유로, 도 2에 도시된 것과 같은 NMOS-만의 드라이버 회로가 복합 공급 시스템에서는 바람직하지 않다.
도 3 에 도시된 회로(20)과 같은 부스트랩 회로는 게이트로부터 풀업 트랜지스터의 소스로의 역치 전압 손실을 보상하기 위해 사용되어 왔다. 일반적으로, 부스트랩 회로(20)는 출력 노드(32)가 게이트로 부터 소스로 역치 전압을 손실하는 데에도 불구하고 VDD 의 포텐샬을 달성하도록 VDD 보다 큰 전압 레벨로 출력 풀업 트랜지스터 N9의 게이터 전압을 상승시키는 기능을 한다. 게이트 전압을 상승시킴으로써 소스 (즉, OUTPUT) 전압은 역치 전압 하강 후에도 주어진 로드에 대해 더 높게 구동될 수 있다. 출력 로직 하이 레벨을 노드(24)의 상승 작용을 통해 개선시키는 반면, 유한적 지연이 발생하여 바닥 플레이트(노드 28)를 그라운드 근처로 하면서 노드(24)로 하여금 캐파시더(36)의 상단 플레이트를 VDD 로 하전킨다. 캐퍼시터 (36)가 충분히 충전된 후에만 노드(30)이 떨어져, 노드(28)를 해제하고 노드(24)로 하여금 웰을 VDD 보다 높게 상승되게 한다. 또한, 캐퍼시터(36)이 하전되고, 중요한 전류가 트랜지스터 N7-Nl0 을 통해 흐른다. 또한, 캐파시터가 하전되고, N7 및 N9 가 포화되고 기판 및 게이트 산화물로 중요한 전하 주입이 강력하게 발생한다. 대량의 출력부가 일시에 모두 절환되는 장치에서는, 전류는 표적 명세에 대하여 현저하게 증가하게 되거나 회로 손상을 가져올 수도 있다. 그리하여, 이들 "상승" 회로는 여러 복합 공급 전압 시스템에서 사용하기에는 이상적이지 않다.
전류 드로(draw) 및 관련 전하 주입을 실질적으로 감소시키면서 성능을 개선하기 위해서는 설계자는 별도의 상승된 전압, 또는 "과전압" 발생장치를 사용하여 특정 부스트랩 캐파시더를 하전시킬 필요없이 일단 모든 출력 NMOS 풀업 트랜지스터의 게이트로 절환된 출력을 재장하게 된다. 대신에, 당업자에게는 알려진 용량적 펌핑 회로로부터 전형적으로 과전압이 발생한다. 이들 과전압 발생장치는 출력 과전압과 같거나 큰 특정 전압으로의 dc 전류 경로가 없기 때문에 본래 현저히 높은 출력 임피던스를 갖는다. 결과적으로, 그러한 과전압발생 장치는 전류 구동능을 매우 제한한다. 그러므로, 말하자면 VDD-VTN 으로부터 상승된 전압으로 NMOS 풀업 트랜지스터의 게이트를 절환하여 상승시킨 반응성 로드 전류에 의해 과전압이 감소된다. 과전압 발생 장치를 사용하는 종래의 시스템은 상승 전압을 풀업 트랜지스터의 게이트에 효율적으로 결합시키는 데에 실패하였다. 그리하여, 이들 종래 장치는 과전압 발생 장치 및 특정 로칼 펌프 히터로부터 더 많은 전류를 끌어내므로, 일반적으로 소중한 기판 면적을 상대적으로 다량 소모하게 된다.
본 발명에 따르는 출력 드라이버 회로는 도 4 에 도시된 본 발명의 특징으로 이용하여 이들 및 다른 단점을 해결한다. 본 발명의 하나의 특정 실시예에 따르는 출력 드라이버 회로(38)는 NMOS 풀업 드라이버 트랜지스터 Nl1의 게이트 상으로 절환된 과전압 (VPP)을 사용한다. 과전압은 절환 회로(40)의 제어하에서 게이트 상으로 절환된다. 출력 드라이버 회로(38)의 작동에 대해서 절환 회로(40)에 의해 제공되는 과전압 절환을 먼저 설명함으로써 설명한다.
출력 드라이버 (38)는 예를 들어, 메모리 장치의 출력과 같은 데이타 운반 라인일수 있는 신호 라인 IN 상의 신호 천이에 반응한다. 다수의 이들 출력 드라이버는 각 출력 라인에 맞도록 메모리 칩 상에 놓일 수 있다. 출력 드라이버의 절환 회로(40)는 후술하는 바와 같은 입력 라인 IN 상의 천이에 반응한다. 라인 IN 상의 로우 (1ow)로부터 하이 (high)로의 천이는 노드(54)가 로우로 되게 하며 NMOS 풀다운 트랜지스터 N13 을 끈다. 노드(52)의 상승은 NMOS 트랜지스터 N16 이 꺼지게 하여 노드 (48)이 로우가 되게 하고, NMOS 트랜지스터 N17 의 소스가 그라운드가 되게 한다. 그리하여, N17 이 켜지고 노드(46)을 그라운드로 끌어내려, 트랜지스터 P6 을 꺼지게하면서, PMOS 트랜지스터 P7 가 켜지게하며 NMOS 드라이버 풀업 트랜지스터 N11 의 게이트를 과전압 VPP 와 연결시킨다. PMOS 트랜지스터 P7 가 켜지는 시간에, 노드 (50)는 NMOS 패스 트랜지스터 N15의 수행에 의해 VDD 에서 또는 이보다 높은 레벨로 하전된다. 이것은 본 발명의 실시예에서 NMOS 트랜지스터 N18-N20 을 사용함으로써 달성된다.
트랜지스터 N15 의 게이트 자체는 노드(52)의 로우에서 하이로의 천이에 반응하여 VDD 보다 높게 순간적으로 상승시켜, 노드(50)를 VDD-VT 에서 VDD 로 높인다. 이것은 과전압 VPP 에 의해 게이트-제어되는 트랜지스터 N20 의 사용에 의해 달성된다. 노드(56)는 NMOS 트랜지스터 N20 에 의해 공급되는 저항을 통해 VDD 로 복귀하여, 그 자체는 과전압 VPP 에 의해 전체 VDD 를 N20을 통해 재저장하도록 게이트 제어된다.
종래 과전압 발생 장치에서 과전압이 NMOS 풀업 트랜지스터의 게이트 상으로 절환되는 경우에는, 과전압과 게이트 사이에 하전량이 발생하였으며, 이들은 전형적으로 VDD 아래, 즉 VDD-VT 이거나 그이하이었다. 이들은 도 5A 에 도시된 바와 같이 VPP 를 다소 감소시키는 경향이 있었다.
본 발명의 실시예에서, 입력 신호 IN 이 다시 로우로 절환되면, 노드(52)는 로우로 되고, 노드 (50)을 N15 를 통해 로우로 한다. 한편, N16 이 다시 켜지고, 노드(44)를 로우로 하여 노드(48)를 하이로한다. 이러한 작동은 노드(50)의 하향 천이가 VPP 의 추가의 하전을 끄도록하기 전에 가능한한 빨리 PMOS 트랜지스터 P7 을 끄기위한 것이다. 실제로, 이러한 추가적 하전 전달을 완전히 차단할 수는 없고, VPP 는 추가로 감소된다.
종래의 장치는 이러한 감소가 보상되지 않았다. 작동 빈도가 충분히 낮은 (수십 또는 수백 나노초) 경우에는, VPP 발생 장치는 VPP가 다시 NMOS 풀업 트랜지스터의 게이트에 결합되기 전에 원래 전압 레벨fh VPP 를 재저장할 것이다. 그러나, 작동 빈도가 높은 경우에는 (예를 들어, 25 나노초 이하) 완전한 복구가 일어나지 않아, VPP 발생 장치의 평균 구동 전류가 단지 VPP 로부터 나오는 평균로드 전류를 맞추는 경우에 얻어지는 평균 전압에 풀업 트랜지스터의 게이트가 도달할 때까지 매 라인 IN 의 로우에서 하이로 및 하이에서 로우 천이시 점진적으로 감소될 것이다. 도 5A 는 대략 20 나노초 사이클 기간에 VPP 전압의 시뮬레이션을 보여주며 VPP 가 점진적으로 그 원 레벨 아래의 특정 평형 레벨로 감쇠되는 것을 도시하고 있다. 종래의 과전압 발생 장치는 이 감소에 대해서는 보상되지 않았다.
종래 시스템의 이들 및 다른 결함은 본 발명에 따르는 재저장 회로 (41)의 사용을 통해 해결된다. VPP 재저장 회로(41)가 도 4 에 도시된 바와 같이 각 출력 드라이버 회로(38) 및 각 절환 회로(40)에 부가된다. 재저장 회로(41)는 VPP 펌프 및 캐파시터 (N26 및 N27)이 더 작아질 수 있도록 신호 IN 의 로우에서 하이 및 하이에서 로우 천이 모두에 대해 과전압 VPP 상의 재저장 작용을 하게 한다. 또한, 재저장 회로(41)는 드라이버 회로 (신호 IN)에 대한 데이터가 변화하는 것과 동일한 빈도로 펌핑하여, 데이터 속도와는 상관없이 VPP 가 축적성 감소를 대해 상대적으로 회피할 수 있도록 한다. 각 드라이버 회로에 그러한 로칼 재저장 회로(41)를 포함함으로써, VPP 는 칩상에 포함된 드라이버 회로의 수와는 관계없이 축적성 감소를 상대적으로 회피하게 된다.
신호 라인 IN 이 로우로 되면, 노드(52)는 로우로 되고 노드(54)는 하이로 된다. 이 때에 노드(62)는 특정 하이 레벨, 로우 임피던스전압 공급 전압 (여기에서는, VDD로 나타냄)으로 미리 하전된다. 이전압은 이 경우 VDD 가 되는 것으로 가정하지만, 여기에 제한되지는 않는다. 전압은 VDD 이거나 칩 위의 또는 칩 외부 어느 것에 위치한 VDD 보다 큰 출력 전압을 갖는 특정 다른 전압 공급의 출력부일수 있다. 외부 전압 신호는 VPP, 일차적 과전압 발생장치의 출력부에 결합될 수 있다. 이 경우, 다시 VDD 가 사용된다. 그러므로 NMOS 캐퍼시터 N26 은 전압 VDD-VT 로 사전 하전된다. 라인 IN이 하이로 절환되면, 노드(52)는 하이로 절환되어 노드 (62)를 VDD-VT+VDD=2VDD-VT 로 상승시 킨다. 노드 (62)가 VPP+VT에 도달하면, 양 전하가 노드(62)로부터 VPP 로 흘러서 VPP 를 상승시키는 작용을 하여 상기한 바와같이 PMOS 트랜지스터 P7 로 인하여 손실된 전하를 재저장한다. 이와 동시에, 노드(54)는 낮아진다. 이것은 노드(64)를 그라운드로 결합시키나, 노드(64)는 즉시 전방 다이오드 구조의 MOSFET N25 를 통해 VDD-VT 로 재저장된다. 역다이오드 구조의 MOSFET N24 의 차단 작용에 의해 노드(64)의 하향 결합은 VPP 에 영향을 주지 못하게 된다.
라인 IN 이 로우로 다시 절환되면, 노드(52)는 로우로 되어 노드(62)는 그라운드로 결합된다. 노드(62)는 전향 다이오드 구조의 MOSFET N22 를 통해 VDD-VT 로 재저장되고, 역 다이오드 구조의 트랜지스터 N23 은 노드(62) 상의 부의 천이가 VPP 에 영향을 주지 못하게 한다. 한편, 노드(54)는 하이로되어 노드(64)를 2VDD-VT로 상승시킨다. 노드(64)가 VPP+VT 에 도달하면, 전향 다이오드 구조의 MOSFET N24 는 양전하를 VPP 로 공급하여 VPP 를 상승시키는 작용을 하고 트랜지스터 P7 이 앞의 사이클 동안에 켜지는 경우 VPP 에서 손실된 하전을 다시 추가로 재저장한다. 이 추가의 재저장 작용이 일어나는 동안, PMOS 트랜지스터 P7 은 상기한 바와 같이 꺼진다.
출력 드라이버(38)와 관련하여 재저장 회로(4l)의 작동은 라인 IN에서의 로우에서 하이 (및 연속적인 하이에서 로우) 천이 각각에 대해 반복된다. 그 결과 종래 회로에서 발생하는 과전압의 침식을 회피하는 콤팩트하고 효율적인 회로가 된다. 도 5 는 본 발명에 의하지않은 출력 드라이버(도 5A) 상에 중첩된 본 발명의 회로(도 5B)를 사용하는 출력 드라이버의 시험 결과를 도시하고 있다. 과전압 노드 VPP 의 반응은 신규한 재저장 회로(41)의 작용에 의해 크게 개선된다.
당업자는 본 발명의 실시예가 VPP 의 재저장을 수행하는 여러방식으로 구현될 수 있다는 것을 알 것이다. 또한, 본 회로는 활성 로우 및 활성 하이 신호와 기능을 하도록 조절될 수 있다. 회로는 또한, 정 및/또는 부의 에지 트리거되도록 조절할 수 있다. 따라서, 상기 기재 내용은 하기 특허 청구의 범위의 한계에 의해 정해지는 본 발명의 범위를 한정하는 것은 아니다.
내용 없음.

Claims (11)

  1. 제 1 전압의 입력 신호를 수신하는 입력 라인;
    상기 제 1 입력 라인과 출력 스테이지 사이에 결합되고, 상기 출력 스테이지의 노드에서 상기 입력 신호보다 더 늪은 제 2 의 전압을 갖는 출력 신호를 절환시키는 과전압 발생장치; 및
    상기 과전압 발생장치 및 상기 출력 스테이지에 결합되고, 상기 입력 신호의 천이마다 상기 제 2 전압을 재저장하는 재저장 회로로 이루어짐을 특징으로 하는 복합 전압 시스템용 출력 드라이버.
  2. 제 1 항에 있어서, 상기 출력 스테이지가 NMOS 풀업 및 풀다운 트랜지스터로 이루어짐을 특징으로 하는 출력 드라이버.
  3. 제 1 항에 있어서, 상기 과전압 발생 장치가 추가로
    상기 입력 라인과 상기 출력 스테이지의 노드 사이에 결합되고, 상기 입력 신호의 로우에서 하이로의 천이에 따라서 상기 노드를 상기 제 1 전압에 작동적으로 놓는 스위치를 포함함을 특징으로 하는 출력 드라이버.
  4. 제 3 항에 있어서, 상기 과전압 발생 장치가 추가로
    상기 제 2 전압의 전압원과 상기 출력 스테이지의 상기 노드 사이에 결합되고, 상기 스위치가 상기 노드를 상기 제 1 전압에 놓은 후에 상기 노드를 상기 제 2 전압에 놓는 수단을 포함함을 특징으로 하는 출력 드라이버.
  5. 모두 제 2 노드에 결합된 과전압 발생 장치 및 절환 장치에 결합된 제 1 노드에서 제 1 전압 수준의 입력 신호를 수신하는 단계;
    상기 절환 장치를 작동시켜 상기 제 2 노드가 상기 제 1 전압수준 또는 그 이상에 놓이도록 하는 단계;
    상기 과전압 발생 장치를 작동시켜 제 2 노드가 제 2 의, 더높은 전압 수준으로 상승시키는 단계; 및
    상기 과전압 발생 장치를 작동시키는 단계와 실질적으로 동시에 상기 제 2 전압 수준을 공급하는 전압원을 상승시키는 단계로 이루어짐을 특징으로 하여 혼합 공급 전압 시스템에서 신호를 출력하는 방법.
  6. 제 5 항에 있어서, 추가로 상기 입력 신호의 천이 마다 상기 전압원을 상승시키는 단계를 반복하는 단계로 이루어짐을 특징으로 하는 방법.
  7. 제 5 항에 있어서, 상기 제 2 노드를 NMOS 풀업 트랜지스터의 게이트에 결합시킴을 특징으로 하는 방법.
  8. 제 1 공급 전압을 갖는 메모리 장치에 있어서,
    상기 제 1 공급 전압의 입력 데이터를 수신하는 입력 데이터 라인에 결합된 소스, 상기 입력 데이터가 수신되면 실질적으로 상기 제 1 전압 수준에 놓이는 제 1 노드에 결합된 드레인, 및 트랜지스터의 상기 소스 상에서 로우에서 하이로의 천이에 반응하여 상기 제 l공급 전압 보다 일시적으로 높게 놓이는 게이트를 갖는 트랜지스터;
    상기 제 2 공급 전압과 상기 제 1 노드 사이에 결합되고, 상기 제 1 노드가 실질적으로 상기 제 1 전압 수준에 놓인 후에 상기 제 1 노드를 상기 제 2 전압 수준에 놓는 과전압 발생장치; 및
    상기 제 1 및 제 2 공급 전압 사이에 결합되고, 상기 입력 데이터의 천이 마다 상기 제 2 공급 전압을 재저장하는 재저장 회로로 이루어짐을 특징으로 하여, 출력 라인상의 데이터를 제 2 공급 전압으로 출력하는 출력 드라이버.
  9. 제 8 항에 있어서, 추가로
    상기 제 1 공급 전압과 상기 트랜지스터의 상기 게이트 사이에 결합된 저항 스위치로 이루어지며,
    상기 게이트는 상기 제 l 노드가 상기 제 1 전압 수준에 놓인 후에 상기 제 1 전압 레벨로 복귀됨을 특징으로 하는 메모리 장치.
  10. 제 8 항에 있어서, 추가로 상기 제 1 노드에 결합된 게이트를 갗는 NMOS 풀업 트랜지스터로 이루어짐을 특징으로 하는 메모리 장치.
  11. 제 1 공급 전압을 갖는 메모리 장치에 있어서,
    상기 제 1 공급 전압의 입력 데이터를 수신하는 입력 데이터 라인에 결합된 소스, 상기 입력 데이터가 수신되면 실질적으로 상기 제 1 전압 수준에 놓이는 제 1 노드에 결합된 드레인, 및 트랜지스터의 상기 소스 상에서 로우에서 하이로의 천이에 반응하여 상기 제 1 공급 전압 보다 일시적으로 높게 놓이는 게이트를 갖는 트랜지스터;
    상기 제 1 공급 전압과 상기 제 l 노드가 상기 제 1 전압 수준에 놓인 후에 상기 제 1 전압 수준으로 복귀하는, 상기 트랜지스터의 상기 게이트 사이에 결합된 저항 스위치;
    상기 제 2 공급 전압과 상기 제 1 노드 사이에 결합되고, 상기 제 1 노드가 실질적으로 상기 제 1 전압 수준에 놓인 후에 상기 제 1 노드를 상기 제 2 전압 수준에 놓는 과전압 발생장치; 및
    상기 제 1 및 제 2 공급 전압 사이에 결합되고, 상기 입력 데이터의 천이 마다 상기 제 2 공급 전압을 재저장하는 재저장 회로로 이루어짐을 특징으로 하여, 출력 라인상의 데이터를 제 2 공급 전압으로 출력하는 출력 드라이버 회로.
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