CN1162846A - 用于混合供电电压系统的输出驱动器 - Google Patents

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Abstract

一种用于混合供电电压系统的输出驱动器包括一个用于接收将要输出的信号的输入线。该电路还包括一个过电压发生器，连接在输入线和输出级之间。在信号达到输出级之前该过电压发生器把该信号的电平提升到第二电压。设置一个恢复电路，在输入信号的每次跃变时恢复该第二电压。

Description

用于混合供电电压系统的输出驱动器
本发明涉及用在集成电路中的输出驱动器级。本发明尤其是涉及用于混合供电电压系统的NMOS只输出驱动器级(NMOS only output driver stage)。
设计和制造上的发展已经允许制造厂生产具有小于0.6μm尺寸的晶体管的半导体器件。通过把更大量的晶体管集成在一个芯片上，制造厂就能制造出极高性能的芯片。由于其更低能耗的要求，随着0.6μm以下的晶体管的到来也已导致混合供电电压系统的使用。在过去，很多器件都使用5伏作为标准(TTL)供电电压。现在，许多器件工作在3.3伏的低电压(LVTTL)供电电压下。在下面的讨论中，将描述5和3.3伏混合系统，但是，本领域的技术人员将能确认：具有其他混合电压的系统也能使用本发明的构思。
许多存储器芯片目前是使用LVTTL电压来工作的。系统中的这些器件的适当集成要求该存储器同不是LVTTL电压器件的其它器件一起工作。通常，一个LVTTL存储器器件被要求同5伏芯片或器件相互作用。在此例子中，该存储器必须能够由TTL器件驱动。
CMOS输出驱动器通常用于CMOS电路中。当使用单一电压电平和地时，CMOS电路提供平滑和匀称的信号跃变。但是，当使用混合供电电压时，CMOS驱动器就要遭受到会导致闭锁和器件故障的不需要的漏电流。
NMOS只输出驱动器已经被用于替代CMOS只驱动器。NMOS驱动器基本上免除了CMOS所涉及的闭锁和泄露问题。但是，NMOS驱动器在达到用于典型的TTL和LVTTL加载条件的逻辑高电平的过程中在其性能上是低劣的。设计人员已经采取了两种措施来使NMOS上拉驱动器晶体管的这些缺陷最小。
在一种措施中，上拉晶体管的栅极被本地自举电路提升到供电电压以上，该自举电路首先在电容器的正极板上建立一个约等于供电电压的电压并在该电容器的负极板上建立一个接近地电位的电压。然后，该电路把负极板从接近地电位的电压提升到接近供电电压，连接同NMOS上拉晶体管的栅极相连的正极板而达到供电电压以上。但是，该自举技术要经受在提升之前为了给电容器预充电而引起的附加功率损耗和通过临界路径的滞后。随着输出数量的提高，功率损耗也随之增加。这样，该措施对于具有大量输出(即，大于八)的设计是不令人满意的。
在第二种方法中，一个独立的“过电压”发生器通过使用容性耦合激励电路把一个节点保持在高于供电电压的电压上。当节点形成从低到高的信号跃变时或仅仅在此之后，该节点被切换到NMOS上拉晶体管的栅极节点上，上述从低到高的信号跃变是把输出节点从逻辑低电平驱动到逻辑高电平所涉及的。该技术的不足在于电流要被来自过电压发生器的输出电路下拉，这取决于：(1)从逻辑电平0切换到逻辑电平1的输出的数量；和(2)器件的工作频率。
0到1跃变的数量越多，就有越大的电流被过电压发生器下拉。实际上，这就导致了提升节点丢失电压，从而降低了输出电路的性能。同样，当工作频率增加时，在给定时间内会发生更多的0到1的跃变，则过电压激励必须提供更多的电流。由于电流的升高就使得电压丢失，由此进一步劣化了输出驱动器的性能。因而，过电压发生器必须被设计成对芯片上的全部输出同时进行从逻辑低电平到逻辑高电平的跃变的最坏情况起作用，并且也必须被设计成对器件即使在检验方式或其预期应用中工作时的最高工作频率起作用。显然，在工作方式和待机方式下，这些最坏情况与下拉更大电流的激励电路有关，并且消耗更多的硅面积。当输出的数量上升时，该问题也混合进来。
Furutani等人在“An Adjustable Output Driver with a Self-RecoveringVpp Generator for a 4M×16 DRAM”，IEEE Journal of Solid StateCircuits，March 1994中描述了一种方法，通过在每个输出驱动器上用本地激励电路补充过电压发生器来减轻所述下拉。在Furutani的方案中，每当产生跃变从0到1时，本地激励电路把附加正电荷加到过电压发生器的提升节点上。但是，该技术由于仅在正数据跃变时由本地激励施加正电荷而也是不令人满意的，在一些情况下，主过电压发生器自身必须制作得更大而趋向于消耗更大的电流，它们也占用了大量的有效面积。这样，提供一个系统以改善效率及使用更小的激励是有优点的。
进而，Furutani的方案没有提供在0到1的跃变中如何把提升节点耦合到NMOS拉起晶体管的栅极上的描述。过电压到NMOS上拉晶体管的栅极的切换是现有的设计。现有的系统以趋向于进一步稍微减低过电压的方式来低效地切换过电压。这样，也需要提供一种驱动器，有效地把提升电压切换到输出NMOS晶体管的栅极上而不会出现劣化。
因此，需要一种用于混合供电电压工作的输出驱动器，其能够在具有大量在任何时候遭受切换的输出的器件中在高工作频率下维护输出电压。最好，输出驱动器能易于集成到现有器件设计中而不用过大的衬底面积。
根据本发明，用于混合电压系统的输出驱动器包括一个用于接收将要输出的信号的输入线。该电路还包括一个过电压发生器，连接在输入线和输出级之间。在信号达到输出级之前过电压发生器把该信号的电平提升到第二电压。设置一个恢复电路，在输入信号的每次跃变时恢复该第二电压。
根据本发明的输出驱动器允许在输出级使用NMOS晶体管对，由此利用了对闭锁和泄露的其固有抗扰性的优点。恢复电路避免由每一信号跃变所引起的第一电压的增大的恶化。本发明的电路免除了累积电荷损失并与工作频率无关，该电路特别适用于需要高频输出的应用。该电路保证第一电压免除累积电压损失并与在芯片上使用的输出驱动器的数量无关。
本发明的实施例的恢复电路响应于输入信号的各个跃变，由此恢复在各个数据跃变上的电荷。这使得用于恢复电路所耗费的给定硅面积的恢复电路的电荷恢复能力倍增，或者，对于给定电荷恢复能力而使得电路耗费更少的面积。
本发明的实施例通过减小输出晶体管被提升到过电压时所需要的电荷份额还避免了过电压供电的降低。这是通过例如保证使输出晶体管的栅极在把该栅极提升到更高电平之前立即位于较低电平或以上。这导致了性能的改善，并极大地减小了过电压供电的降低。
为了对本发明的内容和优点进一步的了解，下面结合附图来进行描述。
图1是表示现有的CMOS输出驱动器电路的电路图；
图2是表示现有的NMOS输出驱动器电路的电路图；
图3是表示现有的用于NMOS输出驱动器电路的提升电路的电路图；
图4是描绘使用本发明的实施例的NMOS驱动器电路的电路图；
图5是比较现有技术与图4的电路的超限时间的过驱动电压的定时图。
如上述那样，大量的驱动器电路已经被系统设计师所使用。这些现有的设计在用于混合供电电压系统时存在一些不足。首先参照图1来对器件10中的现有CMOS驱动器电路如图所示地连接到使用另一个CMOS驱动器电路的器件12上时的这些缺点进行说明。当器件12被连接到第二供电电压VDD2(即，5伏)上时，器件10被连接到第一供电电压VDD1(即，3.3伏)上。这两个器件通过信号线14相连接。在每个器件10、12上的CMOS驱动器电路包括上拉PMOS晶体管P1，P2和NMOS晶体管N1，N2。两个晶体管对的源极和漏极通过输出线14相连接。二极管D1-D4如所示那样跨在每个晶体管上以在器件衬底上形成N/P结，或在器件衬底的表面上扩散形成可以作为二极管使用的阱。例如，D1和D3是形成在PMOS晶体管P1/P2的P+漏极端与这些晶体管的N阱之间的衬底上的二极管。
如果输出线14被器件12充分地驱动到VDD1以上，该驱动器12具有高于供电电压VDD2的电压，则二极管D1将成为正向偏置，并且不希望的漏电流将从线14通过PMOS晶体管P1的N阱流到源极VDD1。由于在截止状态下的晶体管P1的栅极电压是VDD1而源极电压是高于VDD1加上阈值电压的VDD2，附加漏电流将从晶体管P1(节点14)的漏极流到晶体管P1的源极(VDD1)。二极管D1也形成寄生PNP晶体管基极发射极的结，如现有技术那样，其被依次地埋置在现有CMOS结构所固有的PNPN半导体-控制整流器(SCR)中。当漏电流流过D1时，寄生PNP晶体管就会完全导通以产生闭锁。这样，CMOS只驱动器电路在混合供电电压系统中是不能满足需要的，尤其是当供电电压变到1伏以上(即，在TTL/LVTTL中)时。
图2描绘出了现有NMOS驱动器电路16。该电路由两上NMOS晶体管N3、N4构成，N3、N4相连以使NMOS上拉晶体管N3工作在源极跟随器方式(sourcefolliwer male)。当这样的驱动器电路构成免除由过电压产生的闭锁和漏电流时，器件在混合电压系统中达到逻辑高电平的能力被限制。因为上拉晶体管N3必须工作在源极跟随器方式下，就不会存在通过驱动器级的电压增益。进而，即使无负载电流流通，等于晶体管N3的阈值电压VT的电压就会损失在晶体管N3的栅极和源极之间。由于阈值电压VT在所谓“体效应”(当源极电压相对于衬底的P块节点上升)下趋向于上升，输出信号电平的能力就进一步减小。至少由于这些理由，例如图2所示的NMOS-只驱动器电路在混合供电系统中是不令人满意的。
自举电路，例如图3所示的电路20，已经被用于对从上拉晶体管的栅极到源极损失的阈值电压进行补偿。通常，自举电路20用于把输出上拉晶体管N9的栅极电压提升到高于VDD的电压电平上，以使输出节点32获得VDD的电势，而不管从栅极到源极损失的阈值电压。通过提升栅极电压，源极(即，输出)电压即使在允许作为阈值电压降之后也能被驱动到更高而用于给定负载。当通过节点24的提升动作而改善了输出逻辑高电平时，引起有限的滞后来允许节点24给电容器36的顶板充电到VDD，同时底板(节点28)保持在接近地电压。仅在电容器36被完全充电之后，节点30才能降落，释放节点28并使节点24被提升到VDD以上。进而，当电容器正在充电时，足够的电流流过晶体管N7-N10。为了做最坏的打算，当电容器正在充电时，N9和N7被充满，在电势上产生充分的电荷注入到衬底和栅极氧化物中。具有大量输出的器件都立即开关，电流相对于目标技术要求会成为过大，或者甚至会导致电路故障。这样，这些“提升”电路不能理想地用于许多混合供电电压系统中。
为了改善在实质上减小电流消耗和相应的电荷注入时的性能，设计人员已经重新使用单独的提升电压，即“过电压”发生器，其输出都立即被切换到输出NMOS上拉晶体管的栅极上，而不需要给任何自举电容器充电。作为替代，该过电压通常是由本领域技术人员所公知的电容性激励电路发生。这些过电压发生器在其本性上很不幸地具有很高的输出阻抗，这归结于对任何等于或高于输出过电压的电压都缺乏直流电流路径。因此，这种过电压发生器大大限制了电流驱动能力。因而，该过电压被通过切换NMOS上拉晶体管从所述的VDD-VTN到所提升的电压而导致的无功负载电流所降低。使用过电流发生器的现有系统也已经不能充分地把提升电压连接到上拉晶体管的栅极上。这样，这些现有的器件从过电压发生器和任何本地激励电路上消耗了更多的电流，并一般也耗费了相当大量的有价值的衬底面积。
根据本发明的输出驱动器电路，通过使用下面将参照图4所讨论的特征来解决这些和其他的缺点。根据本发明的一个特定实施例的输出驱动器电路38使用一个切换到NMOS上拉驱动器晶体管N11的栅极上的过电压(VPP)。该过电压在开关电路40的控制下被切换到栅极上。通过首先描述由开关电路40所提供的切换过电压来说明输出驱动器电路38的工作。
输出驱动器38响应于信号线IN上的信号跃变，其可以是作为存储器器件的输出的数据传输线。大量的这样的输出驱动器可以放置在存储器芯片上以容纳每个输出线。如下述那样，输出驱动器的开关电路40响应于输入线IN上的跃变。在线IN上的从低到高的跃变使节点54变低，从而关断NMOS下拉晶体管N13。节点52的上升使NMOS晶体管N16关断并使节点48变低，并使NMOS晶体管N17接地。这样，N17导通，并把节点46拉到地，使PMOS晶体管P5导通而把节点44拉到VPP，当使PMOS晶体管P7导通时关断晶体管P6并把NMOS驱动器上拉晶体管N11的栅极(节点50)连接到过电压VPP上。在此时，PMOS晶体管P7导通，节点50借助NMOS旁路晶体管N15的导通而被充电到VDD或以上的电平上。在本发明的实施例中，这是通过使用NMOS晶体管N18-N20而达到的。
晶体管N15的栅极响应于节点52从低到高的跃变而立即自举到VDD以上，允许节点50上升的VDD-VT以上达到VDD。这是通过使用由过电压VPP所控制的晶体管N20来达到的。节点56通过由NMOS晶体管N20所提供的电阻而返回到VDD，其自身由过电压VDD所选通以允许全VDD通过N20被恢复。
在现有的过电压发生器中，当过电压被切换到NMOS上拉晶体管的栅极上时，在过电压和栅极之间产生电荷共享，其通常低于VDD即在VDD-VT上或以下。这就导致了使VPP稍稍降低，如图5A所示的那样。
在本发明的实施例中，当输入信号IN切换回到低时，节点52变低，通过N15把节点50拉低。同时，N16返回导通，把节点44拉低并把节点48拉高。该动作趋向于在节点50的向下跃变结束VPP的附加电荷之前尽可能迅速地关断PMOS晶体管P7。实际上，完全可以避免该附加电荷传输不发生，并且VPP经受进一步的降低。
现有器件对该降低不会补偿。如果工作频率足够慢(几十或几百毫微秒)，VPP发生器将在VPP再次连接到NMOS拉起晶体管的栅极上之前使VPP恢复到原来电压电平上。但是，如果工作频率高(即，小于25毫微秒)，完全的恢复就不会出现，VPP电压将在线IN的每次低到高和高到低的跃变时降低得一次比一次多，直到上拉晶体管的栅极达到在VPP发生器的平均驱动电流恰好同从VPP放射的平均负载电流相匹配时所获得的平衡电压为止。图5A表示出在大约20毫微秒循环时间下的VPP电压的模拟情况并描绘出了对低于其原始电平的某个平衡电平的VPP的逐渐恶化。现有的过电压发生器对该降低不能进行补偿。
通过使用本发明的恢复电路41而解决了这些和其他的缺陷。如图4所示，一个VPP恢复电路41被加到每个输出驱动器电路38和每个开关电路40上。该恢复电路41对信号IN的低到高和高到低的跃变在过电压VPP上提供恢复行为，以使VPP激励和电容器N26，N27能制作得更小。进而，该恢复电路41以与数据相同的频率激励以使驱动器电路(信号IN)变化，来保证VPP对累积降低的相对抗扰性而不管数据率如何。通过在每个驱动器电路中包括这样一个本地恢复电路41，VPP就变得相当能免除累积降低，而与包括在芯片上的驱动器电路的数量无关。
当信号线IN低时，节点52是低的而节点54是高的。同时，节点62被预充电到某个高电平上，低阻抗电压供电电压(在此，指VDD)。该电压在此情况下被假定是VDD，但其不应认为是一种限定。该电压既可以是VDD也可以是具有处于芯片或外接到芯片上的高于VDD的一个输出电压的某个其他电压源的输出。实际上，外电压信号可以接到VPP，主过电压发生器的输出上。在此情况下，再次使用VDD。由此NMOS电容器N26由跨在其上的电压VDD-VT进行预充电。当线IN切换的为高时，节点52切换为高，试图把节点62提升到VDD-VT+VDD＝2VDD-VT。当节点62达到VPP+VT时，正电流从节点62流到VPP，用于提升VPP并恢复因PMOS晶体管P7如上节所述那样导通而损失的电荷。与此同时，节点54被拉低。这就把节点64接到地，但节点64立即通过MOSFET N25所构成的正向二极管而恢复到VDD-VT。节点64的向下连接被防止因MOSFETN24所构成的反向二极管阻塞动作而影响VPP。
当线IN切换回低时，节点52变低，把节点62接地。节点62立即通过MOSFETN22所构成的正向二极管而恢复到VDD-VT，而N23所构成的反向二极管则防止节点62上的负跃变影响VPP。同时，节点54变高，试图把节点64提升到2VDD-VT。当节点64达到VPP+VT时，N24所构成的正向二极管给VPP提供正电流，用于提升VPP并提供当晶体管P7在上述循环中导通而在VPP上损失的电荷的附加恢复。当该附加恢复动作发生时，PMOS晶体管P7如上节所述那样关断。
与输出驱动器38相结合的恢复电路41的工作对线IN每个低到高(及接着高到低)跃变进行重复。其结果是得到了能避免现有电路所遭受的过电压侵蚀的简洁和高效的电路。图5表示使用本发明(图5B)的电路的输出驱动器的测试结果，其是加在不是本发明的输出驱动器(图5A)上。提供新的恢复电路41的动作，大大改善了过电压节点VPP的响应。
本领域技术人员应当可以确认：所述的本发明的实施例可以由大量的其他方法进行补充以获得VPP的恢复。进而，该电路可以适合于用作现行的低或现行的高信号。该电路也适用于正和/或负前沿触发。因此，对本发明是上述说明仅是为了进行描述，并不构成对其的限制，本发明的保护范围由下述的权利要求决定。

Claims (11)

1.一种用于混合供电电压系统的输出驱动器，包括：
一个用于在第一电压上接收输入信号的输入线；
一个过电压发生器，连接在所述的输入线和输出级之间，用于在所述的输出级的一个节点上切换输出信号，所述的输出信号具有一个高于所述的输入信号的第二电压；
一个恢复电路，连接到所述的过电压发生器和所述的输出级上，用于在所述的输入信号的每次跃变时恢复所述的第二电压。
2.根据权利要求1所述的输出驱动器，其中，所述的输出级包括NMOS上拉和下拉晶体管。
3.根据权利要求1所述的输出驱动器，其中，所述的过电压发生器进一步包括：
一个开关，连接在所述的输出级的所述节点和所述的输入线之间，所述的开关动作以在所述的输入信号的低到高的跃变时把所述的节点置于所述的第一电压上。
4.根据权利要求3所述的输出驱动器，其中，所述的过电压发生器进一步包括：
一种装置，连接在所述的第二电压上的一个电压源和所述的输出级的所述节点之间，用于在所述的开关使所述节点置于所述的第一电压上之后把所述的节点置于第二电压上。
5.一种用于在混合供电电压系统中输出一个信号的方法，该方法包括下列步骤：
在一个第一节点上接收处于第一电压电平上的一个输入信号，所述的第一节点连接到一个过电压发生器上和一个开关器件上，所述的开关器件和所述的过电压发生器都连接到一个第二节点上；
使所述的开关器件动作以把所述的第二节点处于所述的第一电压电平上或以上；
使所述的过电压发生器动作以把第二节点提升到一个更高的第二电压电平上；
实际上在与所述的使所述的过电压发生器动作的步骤同时，提升提供所述的第二电压电平的一个电压源。
6.根据权利要求5所述的方法，进一步包括下列步骤：在所述的输入信号的每次跃变时重复所述的提升所述电压源的步骤。
7.根据权利要求5所述的方法，其中，所述的第二节点被连接到一个NMOS拉起晶体管的栅极上。
8.在具有一个第一供电电压的存储器器件中，一个输出驱动器电路用于以第二供电电压在一个输出线上输出数据，该驱动器电路包括：
一个晶体管，具有连接到用于以所述的第一供电电压接收输入数据的输入数据线上的源极，连接到一个第一节点上的漏极，和响应于所述的晶体管的所述源极上的低到高跃变而暂时处于所述的第一供电电压以上的栅极，其中所述的第一节点在接收所述的输入数据时实际上处于所述的第一电压电平上；
一个过电压发生器，连接在所述的第二供电电压和所述的第一节点之间，用于在所述的第一节点实际上已经处于所述的第一电压电平上之后使所述的第一节点处于所述的第二电压电平上；和
一个恢复电路，连接在所述的第一和第二供电电压之间，用于在所述的输入数据的每次跃变时恢复所述的第二供电电压。
9.根据权利要求8所述的存储器器件，进一步包括：
一个电阻性的开关，连接在所述的第一供电电压和所述的晶体管的所述栅极之间；
其中，所述的栅极在所述的第一节点处于所述的第一电压电平之后返回到所述的第一电压电平。
10.根据权利要求8所述的存储器器件，进一步包括：
一个NMOS拉起晶体管，具有一个连接到所述的第一节点上的栅极。
11.在具有一个第一供电电压的存储器器件中，一个输出驱动器电路用于以第二供电电压在一个输出线上输出数据，该驱动器电路包括：
一个晶体管，具有连接到用于以所述的第一供电电压接收输入数据的输入数据线上的源极，连接到一个第一节点上的漏极，和响应于所述的晶体管的所述源极上的低到高跃变而暂时处于所述的第一供电电压以上的栅极，其中所述的第一节点在接收所述的输入数据时实际上处于所述的第一电压电平上；
一个电阻性的开关，连接在所述的第一供电电压和所述的晶体管的所述栅极之间，其中，所述的栅极在所述的第一节点处于所述的第一电压电平之后返回到所述的第一电压电平
一个过电压发生器，连接在所述的第二供电电压和所述的第一节点之间，用于在所述的第一节点实际上已经处于所述的第一电压电平上之后使所述的第一节点处于所述的第二电压电平上；和
一个恢复电路，连接在所述的第一和第二供电电压之间，用于在所述的输入数据的每次跃变时恢复所述的第二供电电压。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100256247B1 (ko) * 1997-06-30 2000-05-15 김영환 포지티브 챠지 펌핑 장치
US5966036A (en) * 1997-09-09 1999-10-12 S3 Incorporated System and method for a mixed voltage drive system for floating substrate technology
US5917358A (en) * 1997-12-09 1999-06-29 Motorola, Inc. Method and output buffer with programmable bias to accommodate multiple supply voltages
JP3138680B2 (ja) * 1998-03-13 2001-02-26 日本電気アイシーマイコンシステム株式会社 出力バッファ制御回路
US5952866A (en) * 1998-04-28 1999-09-14 Lucent Technologies, Inc. CMOS output buffer protection circuit
JP3150127B2 (ja) * 1999-02-15 2001-03-26 日本電気株式会社 昇圧回路
GB9920172D0 (en) 1999-08-25 1999-10-27 Sgs Thomson Microelectronics Cmos switching cicuitry
US6400189B2 (en) * 1999-12-14 2002-06-04 Intel Corporation Buffer circuit
US6313671B1 (en) * 1999-12-15 2001-11-06 Exar Corporation Low-power integrated circuit I/O buffer
US6313672B1 (en) * 1999-12-15 2001-11-06 Exar Corporation Over-voltage tolerant integrated circuit I/O buffer
US6353524B1 (en) 2000-03-17 2002-03-05 International Business Machines Corporation Input/output circuit having up-shifting circuitry for accommodating different voltage signals
US7253675B2 (en) * 2005-03-08 2007-08-07 Texas Instruments Incorporated Bootstrapping circuit capable of sampling inputs beyond supply voltage
US7771115B2 (en) * 2007-08-16 2010-08-10 Micron Technology, Inc. Temperature sensor circuit, device, system, and method
US20100321083A1 (en) * 2009-06-22 2010-12-23 International Business Machines Corporation Voltage Level Translating Circuit
US9378806B2 (en) * 2013-12-16 2016-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Boosting voltage level

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4656369A (en) * 1984-09-17 1987-04-07 Texas Instruments Incorporated Ring oscillator substrate bias generator with precharge voltage feedback control
US4667313A (en) * 1985-01-22 1987-05-19 Texas Instruments Incorporated Serially accessed semiconductor memory with tapped shift register
US4689495A (en) * 1985-06-17 1987-08-25 Advanced Micro Devices, Inc. CMOS high voltage switch
US4817058A (en) * 1987-05-21 1989-03-28 Texas Instruments Incorporated Multiple input/output read/write memory having a multiple-cycle write mask
FR2642240B1 (fr) * 1989-01-23 1994-07-29 Sgs Thomson Microelectronics Circuit a transistor mos de puissance commande par un dispositif a deux pompes de charge symetriques
KR930003929B1 (ko) * 1990-08-09 1993-05-15 삼성전자 주식회사 데이타 출력버퍼
US5128560A (en) * 1991-03-22 1992-07-07 Micron Technology, Inc. Boosted supply output driver circuit for driving an all N-channel output stage
US5321324A (en) * 1993-01-28 1994-06-14 United Memories, Inc. Low-to-high voltage translator with latch-up immunity
US5399920A (en) * 1993-11-09 1995-03-21 Texas Instruments Incorporated CMOS driver which uses a higher voltage to compensate for threshold loss of the pull-up NFET
KR0120565B1 (ko) * 1994-04-18 1997-10-30 김주용 래치-업을 방지한 씨모스형 데이타 출력버퍼

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109741778A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 一种dram输出驱动电路及其减小漏电的方法

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