JPH03500944A - 電気的消去及び再プログラムが可能な不揮発性メモリを含むデータ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 電気的消去可能プログラマブル不揮発性メモリと含むデータ処理装置 本発明は、マイクロプロセッサのような処理装置を少なくとも１つ含むと共に、 この処理装置の制御下で少なくとも部分的な電気的消去及び再プログラムが可能 な不揮発性メモリを少なくとも１つ含むデータ処理装置に係わる。

データ処理システムでは、装置を電源に接続した時又は装置への給電を停止した 時に変化してはならないデータが不揮発性メモリに記憶される。従って、特に装 置のオペレーティングプログラムを含む命令の少なくとも一部は不揮発性メモリ に書込むことができる。命令を記憶した不揮発性メモリは通常は消去不可能であ る。しかしながら、プログラマブルな不揮発性メモリ、即ち記憶内容を変更でき る不揮発性メモリも存在する。

この種のメモリには、例えば紫外線照射等によって予め消去しておかないと記憶 内容を変えることができないものがある。このタイプの再プログラマブル不揮発 性メモリは、再プログラミングを行うのに少なくとも消去段階で外部からの物理 的介入を必要とするため、再プログラミングを完全に処理装置だけで制御するよ うなシステムでは使用できない、この問題を解決するために、データ処理システ ムで一般的に使用されているレベルに対してコンノ（チブルなレベルの電気信号 を適用することによって書込み又は消去を実行する再プログラマブル不揮発性メ モリが設計された。

このメモリは通常、英語のｅｌｅｃｔｒｉｃａｌｌｙ　ｅｒａｓａｂｌｅ　ｐｒ ｏ−ｇｒａｍｍａｂｌｅ　ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙの頭文字をとって ＥＥＰＲＯ１４と呼ばれる。

以下の説明では、「プログラミング」という用語は広い意味で使用され、メモリ の内容を変更させる総ての動作、即ちメモリの書込み又はその内容の少なくとも 部分的な消去を意味する。

例えば、公知の論理回路には５ｖの電圧が供給されているが、電気的消去・再プ ログラマブル不揮発性メモリのプログラミング電圧の範囲は通常的１２〜２０Ｖ である。内容の変更に必要なエネルギが小さいことから、論理回路に必要な電圧 と当該装置に組込まれた不揮発性メモリのプログラング電圧とを同一の電源から 供給するデータ処理装置が設計された。これら２つの必要な電圧の一方には装置 全体の供給電力が対応し、もう一方の電圧は変換回路を介して得るようにする。

公知の回路では通常電源が論理回路に必要な電圧を供給し、不揮発性メモリのプ ログラミングに必要な電圧はダイオードポンプのような変換器によって得られる 。

論理回路の供給電力と不揮発性メモリのプログラミングに必要な供給電力とが同 じであるようなシステムも明らかに考えられ、実現可能である。その場合は変換 器が不要になる。

電気的消去・再プログラマブル不揮発性メモリの重要性は明らかである。なぜな ら、この種のメモリは外部からの介入なしに処理装置の指令によって直接プログ ラムできるため、例えば処理装置自体がその中のプログラムを変更し得、又は成 る使用期間中に次の使用に必要なデータを次の使用又はそれより後の使用の間に も変更できる状態で書込めるからである。

例えば、銀行の払込及び払出に使用されている、少なくとも１つのマイクロプロ セッサと１つの不揮発性メモリとを含むマイクロ回路カード使用データ処理シス テムはその例である。この種のメモリは、蓄積される借方及び／又は貸方並びに 残高の記録を保存するために組込まれる。これらの記録は使用毎に変化し得るデ ータであるが、このデータはシステムの実行にとって重要であるため保存してお かなければならない。

勿論、プログラミングは外部ワードからの要求に応じて実行することもでき、そ の場合は処理装置がその要求の正当性をチェックし且つオペレーションの過程を モニターする。

少なくとも１つの処理装置と１つの消去・電気的プログラマブル不揮発性メモリ とを含むデータ処理装置は、単一基板を用いて１つのセットとして形成し得、そ の結果モノリシックマイクロプロセッサが得られる。このモノリシ・７クマイク ロプロセツサは、不揮発性メモリに書き込まれたデータをマイクロプロセッサ自 体が外部からの介入なしに変更ができる場合は、任意に光学的にセルフプログラ マブルにし得る。

しかしながら、このタイプの構造は電源が１つの場合には問題がある。なぜなら 、成る種の一時的機能状態では、処理装置が監視を行っていない時に不揮発性メ モリの内容が誤って変更される事故が発生し得るからである。

実際、処理装置の論理回路の総てが安定しているわけではない時には、プログラ ミング電圧及び指令信号がでたらめに切替えられる事態が生じ得る。

プログラミング電圧は不揮発性メモリの内容変更に必要な電圧、即ち書込み又は 消去に必要な電圧である。この電圧は変更段階で対応する指令信号、即ち書込み 又は消去の妥当性を確認する信号と同時に与えられる。

この種のでたらめな変更現象は特に、装置を電源に接続した時、又は電源を切っ た時に発生し得る６装置の論理アセンブリの良好な機能に必要な最低限のレベル が存在しないうちに、又はこのレベルが存在しなくなってがち、変換器が不揮発 性メモリのプログラミングを行うのに十分なレベルの電圧を供給するような事態 も生じ得る。このようなプログラミング電圧が印加され、それと同時に消去又は 書込みの妥当性を確認する信号がメモリ回路に一時的に転送されると、消去又は 書込みの命令が実行される。その場合は情報が完全に制御不能な状態で変更され るため、装置全体が全く予測不可能な挙動を示し始め得る。

また、このような現象がシステムの論理回路の再初期化段階で、即ち処理装置が 作動をまだ完全には制御していないうちに前記回路の最低作動電圧に到達した場 合に発生することもあり得る。ここで留意すべきこととして、再初期化段階は数 クロックサイクルにわたって持続し得、その間に不揮発性メモリの書込み又は消 去が生じることもある。

これらの問題は、不揮発性メモリを包囲する回路への供給電力が十分なレベルに 到達しない限りプログラミング電圧の印加を抑止するようにできる回路の実現に よって部分的に解決できる。例えば、電気的消去・再プログラマブル不揮発性メ モリについて論じたＩｎｔｅ１社出版の“ＭｅｍｏｒｙＣｏｍｐｏｎｅｎｔｓ　 Ｈａｎｄｂｏｏｋ”１９８３年版の第５章には、供給電圧が十分なレベルに到達 しないうちはプログラミング電圧及び／又は妥当性確認（バリデーション）信号 の切替えを抑止する種々の書込み又は消去保護装置が記述されている。このため に、不揮発性メモリでは、プログラミング電圧が消去又は書込み命令に応答する 電子スイッチを介して切替えられるようになっている。論理回路への供給電圧が 必要最低限のレベルに到達しないうちは論理回路の供給電圧を測定する回路が前 記スイッチを抑止するため、プログラミング電圧の切替えは抑止される。

また、前記文献に記載されている装置は、メモリの書込み又は消去が開始される 前に必ず実行ｊ−なければならない不揮発性メモリのチェックを行う回路の再初 期化の直前に抑止手段を解放するように構成される。そのために、プログラミン グ電圧の印加を抑止する回路を遅延させて、装置を電源に接続してからこれらの 回路が安定するまで成る程度の時間にわたりこれら回路の作用を停止させるよう になっている。再初期化命令は、これらの回路の動作が停止した直後に送信され る。

このような措置は不適切と言える。なぜなら、前記抑止装置はメモリに接続され た回路の再初期化段階では作動せず、更に重要なことに、メモリを接続すべき処 理装置が不揮発性メモリに属する回路のプロセスとは全く異なるプロセスによっ て再初期化され得るという事実を全く考慮しないからである。

その結果、電源への接続の後で所定の時間にわたってプログラミング電圧の印加 を抑止する遅延回路が不揮発性メモリを配置し得る総ての環境に必ずしも適合し なくなり、特にレジスタの再初期化を完全に安全には実行できなくなる。特に、 前記再初期化段階で不揮発性メモリのでたらめなプログラミングが抑止されなく なる。

本発明の目的は、前述の問題を解決すべく、あとで装置を使用する時に適合を行 う必要を伴わずに、不揮発性メモリを組込んだシステムの再初期化段階で不揮発 性メモリのプログラミングを抑止できるようにする手段を提供することにある。

本発明では、再初期化命令又は信号がシステムの種々の領域に与えられない限り 再初期化は生起し得ないという事実を利用する。再初期化命令は再初期化要求に 応じて発生する。この再初期化要求は、例えば装置を電源に接続した時のように 、最低作動電圧に到達した後で自動的に発生し得る。あるいは、再初期化要求が 装置自体からの要求もしくは作動中にユーザから出される要求に応じて発生ずる こともある。この要求は再初期化要求信号に変換される。

この再初期化命令の発生は本発明の範囲には含まれない。

また周知のように、再初期化要求信号は、そのレベルが装置によって考慮されそ の結果再初期化命令が送出されるような場合にはアクティブと称する。この信号 は、再初期化命令を送出できないようなレベルを有する時はイナクティブである 。再初期化要求信号はシステムに応じて旧［、Ｈ状態でアクティブになるか又は ＬＯＷ状態でアクティブになる。

この信号は、該信号の値が例えば装置の公称作動電圧に近くないと再初期化が生 起しないという場合に、ＨＩＧＩＩ状態でアクティブになり且つＬＯ−状態でイ ナクティブになる。この場合、該信号がイナクティブになるためにはその値がゼ ロでなければならない。この信号はまた、該信号を運ぶ導体がゼロ電位の時に再 初期化実行のために考慮され且つこれらの導体が公称作動電圧に近い電位を有す る時は再初期化が生起しないという場合に、ＬＯ１ｌｌ状態でアクティブになり 且つＨＩＧＨ状態でイナクティブになる。

少なくとも１つの処理装置と、少なくとも該処理装置のくとも１つの不揮発性メ モリとを含む本発明のデータ処理装置は、論理回路の再初期化要求信号のレベル を検出する手段を含み、この手段が、少なくとも再初期化要求信号がアクティブ になるレベルを有する間は不揮発性メモリのプログラミングに必要な少なくとも １つの信号の送出を抑止する手段を制御することを特徴とする。

このように、本発明は電源への接続後に経験的に遅延を設ける代わりに装置毎に 一定した値を使用するため、極めて有利である。実際、公称作動電圧が例えば５ ■であり且つ再初期化信号がＬＯＷ状態でアクティブになる装置の場合は、再初 期化要求信号の値がゼロに近いことを確かめるだけで、プログラミングに必要な 電圧の印加を抑止することができる。

また、公知の先行技術の装置では、作動中に又は電源への接続後に再初期化が行 われた場合にはプログラミング電圧の印加を抑止することができなかった。なぜ なら、これら先行技術の装置では、プログラミングの抑止を駆動する時定数が電 源への接続時まで現れないからである０本発明では、プログラミングに必要な電 圧の印加を、再初期化要求信号の発生時点に関係なく抑止できる。また、本発明 で使用する手段は、プログラミングに必要な電圧の印加を再初期化段階の間中確 実に抑止する。これは、再初期化信号の持続時間全体にわたってアクティブであ る信号がプログラミング電圧抑止手段の制御に使用されるからである。実際、再 初期化命令は要求信号がアクティブの時にだけ存在する。

本発明は、処理装置が不揮発性メモリのプログラミングを程度の差はあれ部分的 に制御するあらゆるタイプのデータ処理装置に適用できる。即ち、本発明は特に セルフプログラマブルマイクロプロセッサ及びモノリシックもしくは非モノリシ ックマイクロプロセッサに適用し得る。

本発明の他の特徴及び利点は、添付図面に基づく以下の説明で明らかにされよう 。

添付図面中、第１図は本発明のデータ処理装置の一実施例を示す説明図である。

第２図及び第３図は抑止手段の２つの実施例を夫々の環境と共に示す説明図であ る。

第４図〜第７図は本発明のシステムの別の実施例を示す説明図である。

第１図に本発明の装置の第１実施例を簡単に示した。

この装置（１）は英語ではＲＯＭと略されて称されるリードオンリサメモリ（３ ）に記憶されたプログラムを実行する処理装置（２）を含む。

この処理装置は英語ではＲＡＭと略されて称されるランダムアクセスメモリ（４ ）を含むか又はこれに接続され得る。

この処理装置はシステムの供給電圧Ｖｅｃを受給する。

本発明の装置は、電気的に消去し得るプログラマブルなタイプの不揮発性メモリ （５）も含む。以下の説明ではこのメモリを再プログラマブルメモリと称する。

書込み又は消去を実行できるように、再プログラマブルメモリ（５）はプログラ ミング電圧入力ｖｐｐと、書込みバリデーション信号ＷＥと、消去バリデーショ ン信号ＥＥと、データラインＤｎと、アドレスライン八〇とを含む。データライ ン及びアドレスラインの管理は処理装置（２）によって公知の方法で行われ、処 理装置（２）と該メモリのアドレスライン及びデータラインとの間にはデータバ ス及びアドレスバスが接続されている。図面簡単化のため、これらのバスは一部 しか図示しなかった。再プログラマブルメモリ（５）はクロック信号入力Ｃ［、 も含む、クロックは当該データ処理装置に属するか又は該データ処理装置に接続 すべき第３の装置に属し得る。

書込み又は消去が処理袋Ｗ（２）によって管理される場合は、書込みバリデーシ ョン信号にε又は消去バリデーション信号ＥＥが処理装置の対応出力ＣＷＥ及び ＣＥＥから送出され、不揮発性メモリ（５）の内部へのプログラミング電圧Ｖｌ ）Ｇｌの印力ａが処理装置から出される対応する要求に従って実行される。

このような装置を含むマイクロ回路カードを銀行の業務に使用する場合には、ク ロック信号が外部信号から得られる。

また、書込み又は消去のバリデーションは使用するメモリのタイプに応じて異な る方法で実施することができ、相補的な入力が必要なこともあり得る。第１図は 、プログラミング電圧が通常は羊独で与えられるのではなく、書込み又は消去命 令と組合わせて与えられなければならないことを示すものである。

また、書込み又は消去の要求がメモリに伝えられない間はプログラミング電圧ｖ ｐｐが抑止されるように・、再プログラマブルメモリ（５）内の内部回路又は該 メモリに接続される回路を具備する。これらの回路は公知であり、図面簡明化の ため図示しなかった。

これらの回路は本発明の範囲には含まれないが、例えば本明細書の冒頭で記述し たＩｎｔｅｌの出版物に詳述されている。これらの内部回路は通常、プログラミ ング電圧がらの変化を内部で管理するために、不揮発性メモリの入力ＷＥ又はＥ Ｅにおける要求の存在を検出する。

プログラミング電圧ｖｐｐはシステムの論理回路に必要な供給電圧Ｖｃｃから得 ることができる。この電圧Ｖｃｃは処理装置の入力の１つに直接印加し、現在の 技術では殆どの場合がそうであるようにこの電圧が電圧Ｖｌ）Ｉ）と異なる場合 には、この供給電圧からプログラミング電圧を得るべく変換器（６）を具備する ０例えば、公称供給電圧Ｖｃｃが５ｖであり且つ公称プログラミング電圧Ｖｌ） ｐが１８Ｖの場合は、変換器（６）がダイオードポンプを含み得る。

本発明の装置（１）は、再初期化の間はプログラミング電圧Ｖ１１＋１の印加を 抑止する手段（７，８）き含む。そのために、実施例の１つでは、装置の再初期 化を要求する信号ＲＡＺの電圧の値を測定する検出器（８）を具備する。この検 出器は出力からプログラミング電圧抑止手段（７）を制御する信号を送出して、 再初期化信号の値が再初期化を実行させるべく考慮できるような値である限り、 即ちこの信号がアクティブであるとみなされ始める閾値ＲＡＺＩに到達している 場合には、前記電圧の印加を抑止させる。

再初期化信号がＬＯＷ状態でアクティブになる時は、再初期化要求信号検出手段 がこの信号のレベルを検出し、そのレベルが前記閾値以下の場合にはプログラミ ングに必要な電圧の印加が抑止されるようにする。逆に、前記信号が１（ＩＧＨ 状態でアクティブになる時は、再初期化要求信号がシステムの論理回路の公称作 動電圧の値に近いレベルに到達した時にプログラミング電圧の印加が抑止される ようにする。

再初期化要求は公知の回路によって、電源への再接続時に自動的に行われるよう にできる。その場合は、供給電圧Ｖｃｃを測定して、例えば最低作動電圧Ｖｃｃ ｍｉｎに到達した直後に、又は供給電圧の値が最低値と公称値との間にある時に 、再初期化信号を送出する回路を使用する。

好ましくは、第１図に示すように、再初期化信号レベル検出器（８）が処理装置 （２）に再初期化命令を送る機能も果たすようにする。そのためには、検出器（ ８）の入力（８１）が例えばシステムを電源に接続した後で送出された再初期化 信号を受信するようにする。この再初期化信号を得るための手段は図面簡明化の ため図示しなかった。

前記検出器の出力の１つ（８２）はプログラミング電圧抑止手段（７）の入力の １つに接続されており、前記検出器の別の出力（８３）は処理装置の再初期化入 力に接続される。このような構造では、前記検出器の入力に出現する再初期化信 号のレベルが十分ではなく、この信号が再初期化要求を正当化するものではない とみなされる間は、抑止手段（７）の入力の１つに接続された検出器（８）の出 力（８２）からプログラミング電圧の印加を許可する信号を送出することができ る。

後述のように、抑止手段（７）は、装置の論理回路の作動電圧が最低値に達して いない場合にプログラミング電圧の印加を抑止する信号を送出する検出器（９） によっても主制御される。従って、検出器（８）の入力（８１）に再初期化要求 信号が存在していない時に作動電圧が最低値に到達すると、抑止手段（７）がプ ログラミング電圧の印加を許可するようになり、再プログラマブルメモリのプロ グラミング要求が出されていればこれを考慮できるようになる。

第１人力（８２）が前記状態にある場合には、再初期化信号がアクティブとみな すには不十分であるため、検出器（８）が処理装置（２）の再初期化が起こらな い状態に対応する信号を出力（８３）から送出する。

検出器（８）はヒステリシスのない閾値検出器であるのが好ましい。そうすれば 、入力（８１）に与えられた再初期化信号の値がこの信号の妥当性を認めること ができるような値になるとすぐに出力（８２，８３）が変化して、抑止手段（７ ）が起動すると同時に処理装置の再初期化を実行せしめる命令が該処理装置の入 力に与えられるような状態になる。逆に、検出器の入力（８１）に与えられた信 号のレベルがこの信号をアクティブとはみなせないようなレベルの場合には、出 力（８２，８３）が逆の状態に変化する。例えば、装置の論理回路の公称作動電 圧が５■であれば、検出器の出力に現れるレベルは、検出器の入力（８１）に与 えられた信号が状態変化の閾値を超えるとずぐに０から５ｖ又は５ｖからＯｖに 変化する。

また、検出器（８）の状態変化閾値は、再初期化信号のアクティブ状態がＬＯＩ １１状態であるか又はＨＩＧＨ状態であるかによって異なる。例えば、入力（８ １）に与えられた再初期化要求信号を１．ｌ状態でアクティブとみなさなければ ならない場合、即ちこの信号の値が公称作動値とゼロ値との間で変化し得る場合 には、再初期化信号の出現が、検出器（８）の入力（８１）に与えられた信号の 公称値とゼロ値との間の遷移となって現れる。逆に、装置のレジスタをゼロにリ セットし°た後で再初期化信号が消えると、検出器の入力に与えられた信号がゼ ロ値から公称値に変化する。換言すれば、そのような場合には、出現する再初期 化要求信号が検出器（８）の入力に与えられた信号の後縁となり、再初期化要求 信号が消失すると同一・入力に前縁が出現する。従って、好ましくは、状態変化 閾値が公称供給値とゼロ値との間にあるような閾値検出器を設計又は選択するだ けでよい。例えば、回路の公称作動電圧を５ｖとすれば、再初期化信号がＬＯＷ 状態でアクティブになる時は検出器の入力（８１）に与えられた信号が約４ｖで ある時に状態変化が起こるように同値検出器を選択し、再初期化信号がＨＩＧ） ｌ状態でアクティブになる時は状態変化閾値が例えば２■になるように閾値検出 器を選択する。これらの値は限定的なものではないが、状態変化値が再初期化信 号がアクティブではない時の値に近いことが望ましく、但し７この信号のイナク ティブ状態とアクティブ状態との間の状態変化が再初期化時間の損失を回避すべ く極めて急速に考慮されるのが好ましいことを示している。

このようにすれば、処理装置への有効な再初期化命令と、抑止手段（７〉により プログラミング電圧の印加を抑止生起させる信号とをかなり迅速に与えることが できる。

従って、書込みバリデーション命令が再プログラマブルなメモリ（５）の書込み バリデーション入力ＷＥに与えられるか、又は消去バリデーション命令が前記メ モリの消去パリ竹 デージョン人力ＥＥに与えられても、再初期化が実ηされていればプログラミン グ電圧Ｖｌｌ＋）が抑止されるため前記命令は実行されない。

変換器（６）を具備する場合には、同図に示すように、この変換器の出力と不揮 発性メモリのプログラミング電圧Ｖｌ）＋＋入力との間に抑止手段（７）を配置 するのが好ましい。

実際、抑止手段（７）と抑止閾値ＲＡＺＩを検出する閾値検出器ＦＩ？１（８） とを含むこのアセンブリは電子量値スイッチを備える。このスイッチは、再初期 化要求信号Ｒ八Ｚが十分に高い値ＲＡＺＩ、即ちシステムの論理回路の再初期化 を生起させるべく該信号を考慮することが可能な値に到達した時に、変換器（６ ）の出力電圧を再プログラマブルメモリ（５）の入力に印加せしめる。

書込みバリデーション命令ＷＥ及び消去バリデーション命令ＥＥは処理装置（２ ）から出される。処理装置（２）の論理回路が安定していない間は、書込み又は 消去バリデーション信号が誤って不揮発性メモリに送出され得る。そこで変形例 の１つ（図示せず）では、これらの信号を抑止する回路を具備する。この回路は やはり閾値検出器り８）によって主制御され、再初期化信号が十分に高いレベル に到達していない間は処理装置（２）から出される前述のごとき信号の送出を抑 止する。但し、いずれの場合も、プログラミング電圧Ｖｌ）り抑止手段（７）は 具備しておかなければならない。なぜなら、再プログラマブルメモリ（５）の内 部電子回路に属する一時的信号が特に該メモリの書込み又は消去バリデーション 回路で発生し得、その結果、特に電源への接続時に、制御不可能なデータ書込み 又は消去が再プログラマブルメモリ内で生起し得るからである。

このような理由から、書込み又は消去バリデーション抑止回路が存在する場合で も、プログラミング電圧印加抑止手段（７）は具備しておくのが好ましい。

第１図には、入力が当該装置の供給電圧Ｖｃｃを受給し且つ出力がプログラミン グ電圧抑止手段（７）に接続された回路（９）も示されている。この回路（９） は同値検出器であり、供給電圧Ｖｃｃが所与の値、即ち当該装置の論理回路が正 確に機能するための最低値を下回る毎に、プログラミング電圧の印加を抑止する 機能をもつ。この回路はそれ自体公知であり、本明細書の導入部分でも言及した 。この回路は、装置の再初期化段階の間中アクティブである本発明に特異的な回 路を補足するものとして、電源への接続時、装置への給電の切断時、又は事故に よる電圧の低下時に、プログラミング電圧の印加を抑止させることができる。

この検出器（９）と抑止手段（７）との協働による機能は、プログラミング電圧 の印加を抑止する前記手段（７）ど協働する再初期化信号レベルＲＡＺＩ検出器 （８）と相補的であり、供給電圧Ｖｃｃのレベル又は再初期化要求信号のレベル がコンパチブルでない場合にはプログラミング電圧ｖｐｐが再ブログラマプルメ モリ（５）の対応する入力端子に与えられないようにする。

第２図は、再初期化信号の値だけを考慮して、再プログラマグルメそり（５）へ のプログラミング電圧印加の許可又は抑止を決定する場合の抑止手段（７）の実 施例の原理を示している。この抑止手段（７）は例えば、再初期化信号がアクテ ィブでなくなった時にプログラミング電圧ｖｐｐを通すことができるオールーオ アーナッシングトランジスタアセンブリ（７３）を用いて構成する。そのために は、抑止手段（７）の内部回路を、トランジスタアセンブリ（７３）の制御電極 （７；ｌ）に再初期化要求信号値検出回路（８）の信号が受信されるように配置 する。抑止手段の入力（７１）は変換器（６）の出力に接続されるが、又は一般 的にはプログラミング電圧供給回路が論理回路供給回路から独立している場合に はこのプログラミング電圧供給回路に接続され、抑止手段（７）の出力（７２） は再プログラマブルメモリ（５）のプログラミング電圧ｖｐｐ入力に接続される 。例えば、抑止手段（７）の入力（７１）に与えられた信号はＭＯＳ　）−ラン ジスタアセンブリのドレインに転送され、出力（７２）は該アセンブリのソース に接続される。その場合は、制御電極とアースとの間、即ちゲートとアースとの 間に抵抗器（７５）を配置する。

検出回路（８）はビステリシスのない閾値検出器であるのが好ましい。この回路 は、再初期化信号がアクティブでなくなった時にトランジスタアセンブリ（７３ ）を導電性にする信号が出力から送出されるように選択される。

このようにすれば、再初期化要求信号がアクテップになった時に、プログラミン グ電圧ｖｐｐの印加が抑止回路（７）によって抑止される。

第３図は、再プログラマグルメモリ（５）へのプログラミング電圧ｖｐｐの印加 を抑止するのに、再初期化要求信号だけでなく、装置の論理回路の供給電圧のレ ベルも考慮する場合の説明図である。この場合は、制御手段（７）が、再初期化 信号のレベルに係わる検出器（８）からの信号及び／又は供給電圧のレベルの検 出器（９）からの信号を取扱うように構成される。検出器（９）は閾値検出器で もあり、供給電圧が最低値Ｖｃｃｍｉｎ、即ち論理回路が正確に機能し始めると きの値と公称供給電圧ｖｃｃｎｏａｌとの間にある時は、プログラミングの要求 が出されていればこれを許可すべく出力から抑止手段（７）に制御信号を送出す る。例えば、公称供給電圧が５Ｖの回路の場合は、論理回路が３ｖで正確に機能 し始めるとずれば、電圧が例えば４ｖになるとすぐにプログラミング電圧の印加 を許可する信号が検出器（９）から送出される。

この場合は、制御手段（７）を例えば次のように構成する。

前述のごとき第１トランジスタ（７３）を組込んで、その電極の一方が変換器（ ６）からの信号を受信するようにし、もう一方の電極は抑止手段（７）の出力（ ７２）を介して再プログラマブルメモリ（５）のｖｐｐ入力に接続し、且つ制御 室＆　（７４）が再初期化要求信号のレベルを測定する検出器（８）からの信号 を受信するようにする。更に、抵抗器（７５）と検出器（８）の出力及び第１ト ランジスタ（７３）の制御室１　（７４）の共通点との間に第２１〜ランジスタ （７６）を挿入し、その制御室８ｉ！（７７）を供給電圧検出器（９）の出力に 接続し、第２電極を前記共通点に接続し且つ第３電極を抵抗器（７５）に接続す る。

この場合は、再初期化要求信号検出器（８）を介して第１トランジスタ（７３） の制御室ｉ　（７４）に信号が与えられた時に第２トランジスタ（７６）が導電 性でなければ、第１トランジスタが導電性になる。プログラミングを抑止すべく 第２トランジスタを導電性にするためには、その制御室ｆｆｉ　（７７）に信号 を与えなければならない。供給電圧がシステムの論理回路を正確に作動せしめる 最低値より低いことが検出器（９）によって検出された時がこれに当たる。

勿論、他の任意のタイプのアセンブリも使用できる。添付図面は本発明の装置の 動作原理を説明するための非限定的実施例に過ぎない。何よりも重要なのは、プ ログラミング電圧抑止手段（７）が、供給電圧が正確であり且つ再初期化信号が アクティブでない時にプログラミング電圧Ｖｌ）ｐの印加を許可する被制御スイ ッチを含むことである。

また、同図では検出器（８）の出力が１つであって、抑止手段の制御電極と処理 装Ｗ（２）の再初期化入力とに接続されている。これは、制御及び再初期化の両 方に同じ信号レベルを使用することができるような手法を用いる場合に適用でき る。

しかしながら、前記回路は、プログラミング電圧の印加が再初期化命令の消失と 同時に許可されるという欠点を有する。即ち、種々の回路の応答時間に起因して 、プログラミング電圧印加の抑止を解除する命令が再初期化命令の消失前に考慮 される事懸が発生し得、それと同時に中央処理回路で制御不可能な消去又は書込 みをパリデートする一時的現象も起こり得るため、プログラマブルメモリにでた らめな情報が記憶されることがある。

そこで、第４図に示す原理に基づく変形例では、回路の再初期化要求信号のレベ ルを検出する２つの回路を具備する。そのうち、第１検出回路（８ｂ）の出力は プログラミング電圧抑止手段（７）に接続し、第２検出回路（１０）の出力は処 理装置（２）の再初期化入力に接続する。これら２つの検出回路（８ｂ、１０） は異なる検出量値ＲＡＺＩ、ＲへＺ２を有し、そのためこれらの回路の入力に再 初期化要求信号ＲＡＺが現れると、第２回路（１０）が処理装置（２）の再初期 化のための信号をアクティブにする前に、第１回路（８）が手段（７）を抑止す る信号を送出する。その結果、再初期化要求信号が現れた時は、再初期化命令が 与えられる前にプログラミング電圧の印加が抑止されることになり、検出口Ｂ（ ８ｂ、１０）の入力に与えられた再初期化要求信号がアクティブ状態からイナク ティブ状態に変化した時は、処理装置（２）の対応入力に与えられた再初期化命 令が消失した後で抑止解除が実行されることになる。従って、種々の制御信号の 印加の合間に入力順のシーケンスが得られ、そのためシステムの動作上の安全性 が増加する。

このようにして、いずれの場合にも再初期化の前に抑止が行われ、再初期化が終 了した後で抑止が解除される。

従って第４図の回路は、装置の回路を再初期化させる命令が消失してからプログ ラミング電圧の印加が許可されるため、極めて強力である。更にこの回路は、最 低供給電圧に到達していない間はプログラミング電圧を抑止する手段を含むため 、最低作動電圧に到達した時及び再初期化信号がアクティブでない時以外は、電 源への接続時にプロゲラ圧が意図に反して低下するか又は該電圧を故意に低下さ せた場合は、供給電圧検出回路（９）の存在によって、供給電圧が正確な作動に 必要な最低値以下になるとプログラミング電圧Ｖｉｇｉｌ印加の許可が抑止され る。

しかしながら、これらの変形例の装置には、再初期化時にプログラマグルメモリ （５）で消去又は書込みが誤って行われる危険が依然として存在し得る。

実際、前記変形例では、プログラミング電圧を印加する許可が再初期化命令の消 失と同時に与えられ、又は前記許可が再初期化命令の消失より遅れて与えられて もその遅延がかなり速い再初期化信号の電圧レベルの遷移速度にのみ依存する。

再初期化は通常、システムのタロツクによって主制御されるプログラムドシーケ ンスに応じて実行され、例外的に再初期化が信号の消失後まで持続し得る場合も ある。

上述の変形例とともに説明した装置は、再初期化要求信号がアクティブでない時 にプログラミング電圧印加の許可が与えられるようになっている。しかしながら このような場合は、対応する命令が発生すると、再初期化が完了する前に意図に 反して、プログラミング電圧印加の許可がおりた時点で書込み又は消去が誤って 開始されることがある。

第５図に示した変形例では、再初期化要求信号がアクティブでなくなった時に再 初期化が完了しないうちに誤ってプログラミングが行われるのを防止することが できる。

この本発明の装置は少なくとも１つのレジスタ（１１）を含み、このレジスタの 出力が再プログラマブルメモリ（５）のプログラミング電圧Ｖｌ）ｐを抑止する 手段（７）に接続されており、このレジスタの再初期化入力が組合わせ回路（１ ２）を介して、電源への接続時に自動的に再初期化を生起させる回路（１３）に 接続される一方で、好ましくは再初期化要求信号レベル検出器（８）を介して、 作動中に装置の再初期化を要求するラインにも接続される。その結果、前記信号 は所定の閾値から考慮され始めることになる。レジスタ（１１）のデータ入力は 中央処理装置（２）によって制御されるように中央処理装置のデータ出力に接続 される。

レジスタ（１１）は更に、システムを主制御するクロ・ンクク１４）に接続され ている。

この図には、供給源Ｖｃｃとプログラミング電圧抑止手段（７）との間に変換器 （６）も示されている。

例えば自動再初期化回路（１３）は、供給電圧Ｖｃｃがシステムの論理回路の正 確な作動に必要な最低値に到達すると同時にレジスタ（１１）の再初期化命令を 送出するパルス発生器に接続された電圧検出器を含む。レジスタ（１１）はその 再初期化が終わると出力から信号を送出して、抑止手段（７）が再プログラマブ ルメモリ（５）へのプログラミング電圧の印加を抑止するようにさせる。

プログラミング電圧抑止手段（７）が再プログラマグルメそり（５）へのプログ ラミング電圧の印加を許可するようなコンフィギユレーションにレジスタ（１１ ）の出力を配置するためには、処理装置（２）がレジスタ（１１）をその出力が 再初期化時の状態と反対の状態をとるようなコンフィギユレーションにロードし なければならない。そのためには、処理装置（２）の１つの出力ＣＶｐｐがレジ スタ（１１）のデータ出力に接枕されるようにする。

このようにすると、実際に消去又は書込みの必要がある時に、処理装置の要求の みによってプログラミング電圧の印加が許可されるコンフィギユレーションにレ ジスタ（１１）が配置されるため、装置が極めて強力になる。抑止手段（７）は 書込み又は消去が不要な時に必ずアクティブになり、従って安全性は高い。

実施例の１つでは、レジスタ（１１）が基本的記憶セルを含む。このセルは再初 期化時の所定の状態に配置されるのが好ましい。但し、例外として、この種のセ ルが再初期化時の状態と異なる状態をとることもあり得る。その場合は、情況に 応じてプログラミング電圧の印加が許可され得る。このような理由から、第５図 に示すように、書込みバリデーション信号ＷＥ又は消去バリデーション信号ＥＥ の印加は他のレジスタ（１５，１６）の状態にも従うようにするのが好ましい。

これら他のレジスタは、書込みバリデーション信号及び消去バリデーション信号 の抑止に対応する状態で電源への接続時に初期化される。第５図では、これら２ つのレジスタ（１５，１６）の出力が夫々再プログラマブルメモリ（５）の書込 みバリデーション入力１ｌｌＥ及び消去バリデーション入力入力に接続されてい る。このような直接的接続は、前記レジスタの出力レベルが再プログラマブルメ モリでの書込み又は消去のバリデーションに必要な入力レベルに対してコンパチ ブルな場合に実行される。これらのレベルがコンパチブルでない時は、レジスタ の出力と再プログラマブルメモリの対応入力との間に変換器を具備する必要があ る。書込み又は消去を実行しなければならない時は、処理装置がクロックと同期 する出力（ＣＶｐｐ）を介してレジスタ（１１）のローディングを行い、このレ ジスタが抑止手段（７）をプログラミング電圧印加許可状態に制御する。処理装 置はこれと同時に、要求された動作に応じて、レジスタ（１５及び／又は１６） を書込み及び／又は消去バリデーション信号印加許可状態にロードする。処理装 置り２）の出力（ＣＷＥ、ＣＥＥ）はそのためにレジスタ（１５）及び（１６） のデータ入力に夫々接続される。

この実施例は特に有利である。なぜなら、レジスタの１つが再初期化中に望まし くない状態をとることはあり得るが、誤って総てのレジスタが望ましくないコン フィギユレーションをとるようなことは殆ど起こり得ないからである。

第６図は、レジスタ（１１，１５，１６）が直列入力及び並列出力を有するシフ トレジスタであり、各々が非単−数のマルチバイブレーク又はセルを含む。再初 期化入力はこれらのレジスタの間で分配され、第５図に示したものと同じ組合わ せ回路（１２）、即ち電源への接続時に自動再初期化信号を受信するか又はオペ レーション中に再初期化要求信号を受信する回路に接続される。また、これらの レジスタのローディングは逐次的に実行され、装置のクロ・７り（１４）によっ て同期される。従って、処理装置はこれらレジスタの各々をロードするために複 数の命令を含むルーチンを実行しなければならない。第５図の場合と同様に、処 理装置は、所望の動作に必要なレジスタのローディングを行えるようにレジスタ １１．１５．１６のデータ入力に夫々接続された出力（ＣＶｐｐ、　ｆＪＥ、　 ＣＥＥ）を含む。また、各レジスタ毎に１つのローディングコンフィギユレーシ ョンが、そのレジスタによって制御される信号の印加を許可する。即ち、レジス タ（１１）の場合はプログラミング電圧ｖｐｐの印加、レジスタ（１５）の場合 は書込みバリデーション信号ＷＥの印加、又はレジスタ（１６）であれば消去バ リデーション信号ＥＥの印加を許可する。

そのために、第６図の実施例では各レジスタが異なる組合わせ回路に接続されて いる。レジスタ（１１）に接続された第１組合わせ回路（１７）はプログラミン グ電圧を許可し、レジスタ（１５）に接続された第２組合わせ回路（１８）は書 込みバリデーション信号の印加を許可し、レジスタ（１６）に接続された第３組 合わせ回路は消去バリデーション信号の印加を許可する。各組合わせ回路は、対 応するレジスタが含むマルチバイブレークの数と同数の入力を含むため、成るレ ジスタの各マルチバイブレークの状態が対応する組合わせ回路に常時反映される 。また、レジスタに対応する組合わせ回路は出力が１つであり、この出力はこれ によって制御される再プログラマブルメモリの対応入力に接続される。この接続 は信号がコンパチブルであれば直接的に実行され、又は信号がコンパチブルでな ければアダプタもしくは変換器回路を介して実行される。例えば、この実施例で は、レジスタ（１１）に接続された回路（１７）の出力がプログラミング電圧ｖ ｐｐ抑止手段（７）の制御入力に接続される一方で、組合わせ回路（１８及び１ ９）の出力が再プログラマブルメモリ（５）の書込みバリデーション入力及び消 去バリデーション入力に夫々直接接続される。

実施例の１つは、組合わせ回路（１７，１８，１９）を公知の論理機能、例えば ＯＲ，ＥＸＣＬＵＳＩＶＥ　ＯＲ等と組合わせて使用する。

第６図の装置は下記のように機能する。まず、書込み要求が出されたら、レジス タ（１１）をプログラミング電圧■ρｐの印加が許可される状態に配置すると同 時に、レジスタ（１５）を書込みバリデーション信号ＷＥの印加を許可する状態 にセットしなければならない。そのためにはこれらの各レジスタをロードするた めの特定のルーチンを実行する。また、消去動作を許可する場合は、プログラミ ング電圧Ｖｌ）Ｉ）の印加を許可するレジスタ（１１）及び消去バリデーション 信号ＥＥの印加を許可するレジスタ（１６）を順次ロードしなければならない。

この場合は装置の信頼性が特に高いことがわかる。なぜなら、各レジスタの構成 に必要なセルの数を増やすことによって、誤った初期化によりこれらのセルが対 応コマンドの許可に対応する状態に配置される事態が大幅に改善されるからであ る。

３つの異なるレジスタを含む第６図の実施例では、書込み又は消去動作時に少な くとも２つのレジスタの適切な選択及びローディングが必要とされる。プログラ ミング電圧の印加を許可するレジスタ及び選択した動作のバリデーション信号に 対応するレジスタを系統的に選択しなければならないのである。

また、不揮発性メモリの消去が全体的であるか又は部分的であるかに応じて、こ れら種々のレジスタの出力状態を特定的に組合わせる必要もあり得る。そのため には、これらレジスタの各々を処理装置の異なる出力に接続するか又は同じ出力 に接続しなければならず、所定のプログラミング操作に必要なレジスタのローデ ィングを実行すべく一方及び／又は他方を選択する手段を具備しなければならな い。

第７図の変形例では、総てのレジスタが単一のシフトレジスタ（２０）を構成す るように組合わせられており、このシフトレジスタがそのマルチバイブレータの 数と同数の入力を有する組合わせ回路（２１）に接続されている。この組合わせ 回路は、プログラミング電圧Ｖｐｐの印加を制御する１つの出力（２１０）と、 書込みバリデーション信号旺を制御する１つの出力（２１１）と、消去バリデー ション信号ＥＥを制御する１つの出力（２１２）とを含む。このような椙造にす ると、書込み又は消去動作を実行しなければならない時に単一のアドレス指定モ ードを使用するだけでレジスタ（２０）を系統的にロードすることができる。そ の場合、前記レジスタには、再プログラマグルメそり（５）に含まれている内容 の書込み動作を行うのか又は前記内容の全体的もしくは部分的消去を行うのかに よって異なる内容がロードされる。そのために、処理装置（２）のローディング 出力（ＣＣ）はレジスタ（２０）の直列データ入力に接続されてる。

また、レジスタ（２０）の再初期化は第６図の場合と同様に実行される。即ちこ の場合の再初期化も、供給電圧Ｖｃｃのレベルに応じて応答する回路（１３）か らの自動再初期化信号の印加により電源への接続時に行われるか、又はシステム の正常な機能の間に再初期化命令ＲＡＺが出された時に行われる。この場合、組 合わせ回路（１２）は論理ＯＲ機能を実行してこれら命令の一方又は他方を考慮 できるようにする。

このシステムを使用するには、再プログラマブルメモリ（５）への介入の可能性 の数と同数のルーチンをプログラムメモリに具備しなければならない。例えば、 このメモリの完全消去に対応するルーチン１つと、部分的消去に対応するルーチ ン１つと、新しいデータの書込みに対応するルーチン１つとを備えなければなら ない。

また、再プログラマブルメモリでの消去又は書込みを制御する前記シフｌ−レジ スタのローディング方法は様々なものが考えられる。

前述のごとく、プログラムメモリは複数の完全なルーチンを含み得、各ルーチン は再プログラマブルメモリ（５）て゛実行されるべき特定の動作（書込み、完全 消去又は部分消去）に対応する。

以上説明してきた様々な実施例は、システムの再初期化時の安全性が高く、不揮 発性再プログラマブルメモリ（５）に記憶されたデータの変更又は消去が回避さ れる。いずれの実施例を選択するかは、装置の複雑さ及び／又は必要な安全度に 応じて決定する。

但し、処理装置が誤って不適切な時点でアドレススキップを行った場合には、前 記種々の実施例でも非制御シーケンスによるプログラムの実行を防止することは できない。

従って、場合によっては再プログラマブルメモリ（５）の内容に望ましくない変 更が生じ得る。

このような理由から、実施例の１つでは、処理装置のオペレーティングプログラ ムを記憶したメモリ（３）には、再プログラマグルメそり（５）の書込み又は消 去を可能にする完全ルーチンを記憶しないようにする。このようにすれば、不適 切な時点でアドレススキップが生起したとしても、処理装置が誤ってこの種の操 作を命令することはあり得ない。

そのためには、再プログラマブルメモリ（５）の書込み又は消去のルーチンを揮 発性メモリ（４）に書き込むことができるようにプログラムを作成する。このル ーチンは、命令をデータ形態で前記揮発性メモリに書き込む操作を含む。

総ての命令が揮発性メモリ（４）に書込まれると、メモリまれなルーチンとスイ ッチされ、その結果このルーチンが実行されるようになる。書込み又は消去が終 わると、揮発性メモリ（４）に記憶されたルーチンのオーバーライディング消去 によって、メモリ（３）に記憶されたプログラムが再び動作を制御することにな る。従って、前記ルーチンは実行不可能になる。

この方法は、揮発性メモリ（４）がそのプログラムの実行を許可した時にしが使 用できないことがわかる。

この方法は、第６図及び第７図に基づいて説明した１つ又は複数のシフトレジス タのローディング用ルーチンを作成するために使用できるが、第１図〜第５図の 実施例で、プログラミング並びに消去及び／又は書込み命令の適用を制御する揮 発性メモリに前記ルーチンより遥かに簡単なルーチンをローディングする場合に も使用できる。

このように本発明は、再プログラマグルメそり（５）を処理装置（２）によって 完全に又は部分的に再プログラムできるあらゆるタイプのデータ処理装置に極め て簡単に使用することができ、またモノリシックもしくは非モノリシックシステ ムに適用できるように設計されている。本発明はより特定的には、モノリシック 自動プログラマブルマイクロプロセッサ、即ち不揮発性メモリのプログラミング 電圧Ｖ１１＋＋が汎用電圧供給源に基づいて供給されるため、電源への接続時又 は電圧切断時、並びに再初期化段階で安全性を講じる必要があるマイクロプロセ ッサに適用し得る。

国際調査報告 国際調査報告

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つの処理装置（２）と、該処理装置の少なくとも部分的な制御 下で電気的消去及び再プログラムが可能な少なくとも１つの不揮発性メモリ（５ ）とを含むデータ処理システムであって、該システムのレジスタの再初期化を要 求する信号を検出する手段（８、８ｂ、１２）を含み、この手段が、少なくとも 該システムのレジスタの再初期化を要求する前記信号（ＲＡＺ）が再初期化を実 行するのに十分なレベル（ＲＡＺ１）を有する間は不揮発性メモリ（５）のプロ グラミングに必要な少なくとも１つの信号（Ｖｐｐ、ＷＥ、ＥＥ）の送出を抑止 する手段（７、１１、１５、１６、２０）を制御することを特徴とするデータ処 理装置。 ２．再プログラミングの間再プログラマブルメモリ（５）が少なくともプログラ ミング電圧（Ｖｐｐ）の印加を必要としており、且つ抑止手段（７、１１、２０ ）がこのプログラミング電圧に作用することを特徴とする請求項１に記載の装置 。 ３．再プログラミングの間再プログラマブルメモリ（５）がその再プログラミン グのために書込みバリデーション信号（ＷＥ）及び／又は消去バリデーション信 号（ＥＥ）の印加を必要としており、且つ抑止手段がこれらの信号（ＷＥ、ＥＥ ）の一方及び／又は他方に作用するように具備されていることを特徴とする請求 項２に記載のデータ処理装置。 ４．検出及び抑止手段（７、１１、１５、１６、２０）が、再初期化要求信号を 受信する入力（８１）を有し再初期化要求信号の第１レベル（ＲＡＺ１）を検出 する第１手段（８、８ｂ、１３）と、この検出手段の出力（８２）に接続された 入力を有する抑止回路自体（７、１１、１５、１６、２０）とを含み、再初期化 要求信号が第１レベルとアクティブレベルとの間にある間は再プログラマブルメ モリ（５）のプログラミングに必要な少なくとも１つの信号を抑止せしめる制御 信号が抑止手段に与えられるように、この抑止回路が前記検出手段によって制御 されるようになっていることを特徴とする請求項１から３のいずれか一項に記載 のデータ処理装置。 ５．抑止回路（７）が検出手段（８、８ｂ）によって制御される電子スイッチ（ ７３）であることを特徴とする請求項４に記載のデータ処理装置。 ６．第１検出手段（８）の出力（８３）が、再初期化要求信号が前記第１レベル に到達した時に再初期化命令を送出すべく処理装置（２）の再初期化入力に接続 されていることを特徴とする請求項４に記載のデータ処理装置。 ７．再初期化要求信号の第２レベル（ＲＡＺ２）を検出する第２手段（１０）を 含み、この手段の出力が処理装置（２）の再初期化入力に接続されておりプログ ラミングに必要な少なくとも１つの信号の印加が第１検出手段（８、８ｂ）によ って抑止された後で処理装置（２）への再初期化命令印加の妥当性が確認され、 且つ抑止解除が第１検出手段によって許可されないうちは再初期化命令の妥当性 が無効にされるようになっていることを特徴とする請求項４又は５に記載のデー タ処理装置。 ８．システムを電源に接続して供給電圧値（Ｖｃｃ）が装置の論理回路の正確な 機能に必要な最低値（Ｖｃｃｍｉｎ）に到達した時に再初期化要求信号を送出す る閾値検出器のような手段（１３）を含むと共に、作動中に再初期化を要求する 内部手段も含み、抑止手段（７、１１、１５、１６、２０）がこれらの再初期化 要求信号の一方又は他方を衡平に考慮するように接続されていることを特徴とす る請求項４から７のいずれか一項に記載のデータ処理装置。 ９．抑止手段が少なくとも１つのレジスタ（１１、１５、１６、２０）を含み、 このレジスタの入力の１つが再初期化信号を受信し、このレジスタの出力が再プ ログラマブルメモリ（５）のプログラミングに必要な少なくとも１つの信号（Ｖ ｐｐ、ＷＥ、ＥＥ）を制御する手段（２１）に接続されており、このレジスタが 再初期化命令によってプログラミングの抑止に対応するコンフィギュレーション に配置されるように構成されており且つプログラミングを許可するように該レジ スタをロードせしめる単一のコンフィギュレーションを有し、レジスタのローデ ィングが処理装置の適当な出力（ＣＶｐｐ、ＣＷＥ、ＣＥＥ）を介してシステム のクロックと同期して実行されるようになっていることを特徴とする請求項８に 記載のデータ処理装置。 １０．１つのレジスタ（１１、１５、１６、２０）が直列入力及び並列出力を有 するシフトレジスタであり、このレジスタのローディング入力がプログラミング の要求に次ぐローディングルーチンの実行時にローディングできるように処理装 置（２）に接続されており、このレジスタの出力が組合わせ回路（２１）を介し て互いに接続されており、該レジスタが単一許可コンフィギュレーションでロー ドされた時にプログラミングに必要に信号の少なくとも１つを印加すべく許可信 号が送出されるようになっていることを特徴とする請求項９に記載のデータ処理 装置。 １１．直列入力及び並列出力を有する単一のシフトレジスタ（２０）を含み、こ のレジスタの各出力の信号が組合わせ回路（２１）に送られ、この組合わせ回路 （２１）が再プログラマブルメモリ（５）のプログラミング制御入力（Ｖｐｐ、 ＷＥ、ＥＥ）の数と同数の出力を備えていて、所与のプログラミングモード（書 込み又は部分的もしくは全面的消去）の要求が出された時に、レジスタの内容に 応じて、選択されたプログラミングモードに必要な信号の印加だけを許可するよ うになっており、このレジスタの入力が処理装置の１つの出力（ＣＣ）に接続さ れていることを特徴とする請求項１０に記載のデータ処理装置。 １２．プログラムメモリ（３）と、このプログラムメモリ（３）に常駐の再プロ グラマブルメモリ（５）の書込み又は消去を制御するプログラムとを含むことを 特徴とする請求項１から１１のいずれか一項に記載のデータ処理装置。 １３．プログラムメモリ（３）と、このプログラムメモリ（３）に常駐のプログ ラムであって選択されたプログラミングモードに応じてレジスタのローディング を実行させるプログラムとを含むことを特徴とする請求項７から１１のいずれか 一項に記載のデータ処理装置。 １４．制御プログラム及びローディングプログラムが組合わせられていることを 特徴とする請求項１２又は１３に記載のデータ処理装置。 １５．制御プログラム及び／又はローディングプログラムが所与のプログラミン グモードの要求に次いで処理装置（２）により揮発性メモリ（４）にロードされ た命令に基づいて実行されるようになっていることを特徴とする請求項１２から １４のいずれか一項に記載のデータ処理装置。 １６．再プログラマブルメモリ（５）の所与のプログラミングモードの要求に次 いで揮発性メモリにロードされた命令がプログラミングの完了と同時に消去され るようになっていることを特徴とする請求項１２に記載のデータ処理装置。 １７．モノリシック自動プログラマブルマイクロプロセッサの構造を有すること を特徴とする請求項１から１６のいずれか一項に記載のデータ処理装置。