TWI601006B - 記憶體控制系統與具有記憶體控制系統的電腦系統 - Google Patents

Description

記憶體控制系統與具有記憶體控制系統的電腦系統

本發明係關於一種用於電腦系統中的記憶體控制系統。

目前無論是個人電腦或是高階伺服器的設計中，如何管理功率消耗(power consumption)成為系統設計中愈來愈重要的課題。一般電腦系統大多利用一共同的電源供應器(common power supply)，而藉由習知的基板管理控制器(Baseboard Management Controller)，可即時掌控電腦系統的功率消耗，且可進一步地進行對於處理器或是記憶體進行加速或是降載的控制，以確保電腦系統在高效能運轉(high usage)下，其功率消耗不會造成電源供應器的超載。

對此，可參考同屬申請人之美國專利US7155623與US7739461、美國專利申請公開號US2006/0156042與US2009/0055665，在此以引用的方式併入本文。

本發明其中一方面在於提出一種新的記憶體控制系統與具有記憶體控制系統的電腦系統。特別地，記憶體控制系統係因應於系統在「低負載運轉(low usage)」的情況，相應地控制記憶體以降低記憶體的消耗功率。

相對於此，習知技術之功率消耗管理係著眼於控制系統的功率消耗不至超過系統所允許的安全負載，也就是應用於系統運作處於「高負載狀態(high usage)」的情況。舉例來說，習知技術可藉由監控系統溫度的方式，當系統過熱，則必須立刻藉由功率消耗管理來進行系統元件的降載。

本發明則並非於應用於系統運作處於「高負載狀態」的情況，反之，本發明之其中一方面係著眼於「低負載運轉」的情況，其優點之一在於，當系統處於「低負載運轉」時，一般而言此時系統對記憶體存取的需求亦降低，因此可適當地對記憶體進行「降載」，以避免無謂的能源浪費。此外，本發明之另一方面即在於如何判斷系統是否處於「低負載運轉」，進而決定對記憶體進行「降載」。

根據本發明一實施例，用於電腦系統的記憶體控制系統係包含一控制器，而電腦系統係包含中央處理器與DRAM(動態隨機存取記憶體)模組。當控制器偵測中央處理器係處於一低功率狀態，控制器發出降載(throttle)訊號至該記憶體模組，以降低記憶體模組之消耗功率。根據本發明另一實施例，電腦系統則包含中央處理器、記憶體模組、以及上述之記憶體控制系統。

本說明書中所提及的特色、優點、或類似表達方式並不表示，可以本發明實現的所有特色及優點應在本發明之任何單一的具體實施例內。而是應明白，有關特色及優點的表達方式是指結合具體實施例所述的特定特色、優點、或特性係包含在本發明的至少一具體實施例內。因此，本說明書中對於特色及優點、及類似表達方式的論述與相同具體實施例有關，但亦非必要。

參考以下說明及隨附申請專利範圍或利用如下文所提之本發明的實施方式，即可更加明瞭本發明的這些特色及優點。

<系統架構>

圖1顯示一實施例中之電腦系統100之硬體架構。電腦系統100包含電源供應器102、中央處理器104、記憶體模組106、硬碟108、以及控制器110。電腦系統100的其他基本架構與元件可參見一般的個人電腦或伺服器，例如IBM公司的System X、Blade Center或eServer伺服器，或是參考上述同屬申請人之美國專利公開號US2009/0055665中關於blade server系統的描述，而與本發明無關的細節將省略不予描述。

在一實施例中，電腦系統100之作業系統(未圖示)包含ACPI(Advanced Configuration and Power Interface)，而中央處理器104之運作係符合ACPI標準(ACPI Spec. compatible)。關於ACPI的細節，可透過以下網址http://www.acpi.info/spec.htm而參考Advanced Configuration and Power Interface(ACPI) Specification。

根據ACPI標準，在G0工作狀態下，系統處理器104的電源狀態(又稱C state)可為活躍狀態(正在執行)或是睡眠狀態(未執行)。處理器104電源狀態(power state)可被設計為C0、C1、C2、C3等。C0電源狀態是活躍(Active)狀態，即處理器104執行指令。C1到C3都是處理器104的低功率狀態(或稱睡眠狀態)，即和C0狀態相比，在愈高階的電源狀態中，處理器104消耗更少的能源並且釋放更少的熱量。

另一方面，在處理器104處於C0電源狀態(即活躍狀態)下時，ACPI標準又定義了系統處理器104的效能(performance)狀態(P state)P0、P1、P2、P3等，其中P0狀態係代表處理器104之電壓或頻率處於最大值，然後在愈高階的效能狀態中依序遞減。

需說明的是，在本發明一實施例中，處理器104所處之狀態只要比C0電源狀態下之效能狀態P0消耗更少的能源，無論是高階的電源狀態(C state)或是高階的效能狀態(P state)，皆可被視為一「低功率狀態」，但在另一實施例中，「低功率狀態」係僅限於高階的效能狀態(P state)。

控制器110包含微處理器與記憶體(未顯示)，較佳為整合在電腦系統100上主機板(未顯示)的基板管理控制器(BMC、Baseboard Management Controller)，例如可參考Maxim公司的VSC452基板管理控制器或是ServerEngines公司的SE-SM4210-P01基板管理控制器，或是參考上述同屬申請人之美國專利US7739461的描述而進一步修改或延伸。需說明的是，控制器110亦可實施為獨立於基板管理控制器外的控制器。

在一實施例中，控制器110係具有IPMI(Intelligent Platform Management Interface)介面，因此可透過與作業系統間之IPMI指令偵測出中央處理器104的電源狀態或是效能狀態，惟此可能會需要使用特定的IPMI指令或是電腦系統100需要安裝另外的管理軟體。

在另一實施例中，控制器110係具有PECI(Platform Environment Control Interface)介面，因此可透過PECI指令經由通用輸入/輸入埠(General Purpose I/O)讀取中央處理器104之暫存器(未圖示)，藉此偵測出中央處理器104的電源狀態或是效能狀態。舉例來說，中央處理器104之暫存器可實施為Machine State Register(或稱為Model Specific Register、簡稱為MSR)，關於MSR，可參考Intel公司所發佈之“ 64 and IA-32 Architectures Software Developer's Manual”，特別是關於ARCHITECTURAL MSRS的部份。另外與本發明相關的細節將說明於後。

對此，控制器110的記憶體儲存關於控制或設定記憶體模組106所需的韌體以及一些相關之參數，藉此當控制器110決定要對記憶體模組106進行降載時，可發出適當的降載訊號至記憶體模組106。此部份應為熟此技藝者所習知，例如可參考上述同屬申請人之US7739461。此外，以下實施例中，記憶體模組106係實施為DRAM模組，控制器110係發出降載訊號至DRAM模組106，以降低DRAM模組106之刷新頻率(refresh rate)，例如從1333/MHz降到1066/MHz或是更低800/MHz，藉此降低記憶體模組106之消耗功率，但本發明中之記憶體模組並不侷限於此，舉例來說，記憶體模組106亦可為以DIMM為形狀因子(form factor)之固態硬碟(SSD)。舉例來說，可參考以下網址關於此類產品的說明的介紹：SATADIMM(http://www.vikingmodular.com/products/ssd/satae/satadimm.html。簡言之，只要是能夠透過降載減少其功率消耗之記憶體模組，皆在本發明所欲涵蓋之範圍。

以下配合圖1所示之硬體架構以及圖2之流程圖說明本發明一實施例之記憶體控制方法。

<記憶體控制>

●　步驟200：控制器110藉由PECI指令讀取中央處理器104之MSR暫存器(未圖示)。以Intel公司所發佈之“ 64 and IA-32 Architectures Software Developer's Manual”中所述之MSR為例，在此步驟中控制器110可讀取MSR暫存器中的欄位“MSR_0xCE[47:40]”中之值，藉此得知中央處理器104的最低倍頻(minimum cpu ratio)，以作為之後判斷中央處理器104處於「低功率狀態」之參考依據，但熟此技藝當知，本發明並不欲侷限於此。

●　步驟202：與步驟200類似地，控制器110藉由PECI指令讀取MSR暫存器中的欄位“MSR_0x198[15:0]”中之值，藉此得知中央處理器104當下的倍頻。

●　步驟204：控制器110藉由比對欄位“MSR_0xCE[47:40]與欄位“MSR_0x198[15:0]”中之值，藉此判斷中央處理器104當下的倍頻是否為最低倍頻運轉，亦即判斷中央處理器104當下是否處於「低功率狀態」。若是，則控制器110之計數器之計數加一(步驟206)，且進一步判斷控制器110之計數器之計數是否已經到達一預定門檻值(步驟208)，例如10次；若尚未到達預定門檻值，則等待一預定時間後(步驟258)，例如6秒後，再次進行步驟202，以得知中央處理器104當下的倍頻。

另一方面，若步驟204之判斷為否，則控制器110之計數器之計數歸零(步驟256)，且同樣地進行步驟258以等待一預定時間後，再次進行步驟202，以得知中央處理器104當下的倍頻。

●　步驟210：若前述步驟208中的判斷為是，即控制器110連續10次偵測到中央處理器104保持在「低功率狀態」，因此可放心地允許控制器110發出降載訊號至記憶體模組106以降低記憶體模組106之消耗功率。惟需說明的是，上述步驟208中的判斷並非為本發明之必要，換言之，本發明並不要求控制器110必須在連續多次偵測到中央處理器104保持在「低功率狀態」後，才能夠發出降載訊號。

●　步驟212：在控制器110發出降載訊號至記憶體模組106後，等待一預定時間後，例如約1秒，進行至步驟214與216。而步驟214與上述步驟202實質上相同，而步驟216與上述步驟204實質上相同，惟其目的係在於在當控制器110啟動針對於記憶體模組106之降載機制後，可確認中央處理器104是否仍處於「低功率狀態」，避免記憶體模組106之降載對系統運作造成不當影響。若步驟216的判斷為是，則回到步驟212等待。較佳地，步驟212之等待時間係較步驟258的等待時間短，也就是說在啟動針對於記憶體模組106之降載機制後，更頻繁地確認中央處理器104是否仍處於「低功率狀態」。若步驟216的判斷為否，表示中央處理器104不再處於「低功率狀態」，則進入步驟218。

●　步驟218：由於中央處理器104不再處於「低功率狀態」，控制器110即發出解除降載訊號至記憶體模組106，讓記憶體模組106回到正常的運轉模式，以應付系統的需求。同時，控制器110之計數器歸零(步驟220)，並回到步驟258等待。

需說明的是，圖2所示之流程圖僅為本發明之一範例，熟此技藝者應可輕易地根據上述之說明進一步延伸。舉例來說，在上述步驟200中，MSR暫存器中的欄位“MSR_0xCE[47:40]”可替換為其他能夠代表上述ACPI標準下所定義之各種高階的電源狀態(C state)或是高階的效能狀態(P state)之欄位(可包含Intel公司尚未定義之欄位)，作為判斷中央處理器104處於「低功率狀態」之參考依據；相應地，在步驟202中，MSR暫存器中的欄位“MSR_0x198[15:0]”亦可替換為其他欄位，只要能夠代表中央處理器104當下的功率狀態即可。此外，熟此技藝者應可瞭解，本發明亦不欲侷限於使用中央處理器104之MSR暫存器的方式，其他任何可讓控制器110偵測到中央處理器104之處於「低功率狀態」的方式，不論透過硬體、軟體、韌體、或是其組合，都在本發明所欲涵蓋之範圍內。

在不脫離本發明精神或必要特性的情況下，可以其他特定形式來體現本發明。應將所述具體實施例各方面僅視為解說性而非限制性。因此，本發明的範疇如隨附申請專利範圍所示而非如前述說明所示。所有落在申請專利範圍之等效意義及範圍內的變更應視為落在申請專利範圍的範疇內。

100．．．電腦系統

102．．．電源供應器

104．．．中央處理器

106．．．記憶體

108．．．硬碟

110．．．控制器

為了立即瞭解本發明的優點，請參考如附圖所示的特定具體實施例，詳細說明上文簡短敘述的本發明。在瞭解這些圖示僅描繪本發明的典型具體實施例並因此不將其視為限制本發明範疇的情況下，參考附圖以額外的明確性及細節來說明本發明，圖式中：

圖1一種依據本發明一具體實施例之電腦系統；以及

圖2一種依據本發明一具體實施例之方法流程圖。

100．．．電腦系統

102．．．電源供應器

104．．．中央處理器

106．．．記憶體

108．．．硬碟

110．．．控制器

Claims (16)

1. 一種記憶體控制系統，用於一電腦系統中；該電腦系統包含：一中央處理器；以及一記憶體模組，供該中央處理器存取；該記憶體控制系統包含：一控制器，分別與該中央處理器與該記憶體模組電性耦接，該控制器偵測該中央處理器係處於一低功率狀態，發出一降載(throttle)訊號至該記憶體模組，以降低該記憶體模組之消耗功率；其中該控制器藉由讀取該中央處理器之一暫存器(register)中一第一欄位之值，以偵測該中央處理器係處於該低功率狀態。
2. 如請求項1之記憶體控制系統，其中該控制器係預先讀取該暫存器中一第二欄位之值作為參考，而該控制器進一步藉由比對該第一欄位之值與該第二欄位之值，以偵測該中央處理器係處於該低功率狀態。
3. 如請求項1之記憶體控制系統，其中當該控制器以一預定數目次數連續地偵測該中央處理器係處於該低功率狀態，則發出該降載訊號。
4. 如請求項1之記憶體控制系統，其中該控制器發出該降載訊號至該記憶體模組，以降低該記憶體模組之刷新頻率(refresh rate)，藉此降低該記憶體模組之消耗功率。
5. 如請求項1之記憶體控制系統，其中在發出該降載訊號後，該控制器進一步偵測該中央處理器是否保持於該低功率狀態。
6. 如請求項1之記憶體控制系統，其中該控制器藉由讀取該中央處理器之一暫存器中一第一欄位之值，以偵測該中央處理器係處於該低功率狀態；其中在發出該降載訊號後，該控制器再次讀取該第一欄位之值，以偵測該中央處理器是否保持於該低功率狀態。
7. 如請求項1之記憶體控制系統，其中該控制器係為該電腦系統之一基板管理控制器。
8. 如請求項1之記憶體控制系統，其中該控制器係透過PECI介面偵測該中央處理器。
9. 一種電腦系統，包含：一中央處理器；一記憶體模組，供該中央處理器存取；以及如請求項1至8中任一項所述之記憶體控制系統。
10. 如請求項9之電腦系統，其中該中央處理器之運作係符合(compatible)ACPI標準，而該低功率狀態係屬於ACPI標準定義下之處理器狀態其中之一。
11. 如請求項10之電腦系統，其中該低功率狀態係屬於ACPI標準定義下之處理器電源狀態。
12. 如請求項10之電腦系統，其中該低功率狀態係屬於ACPI標準定義下之處理器效能狀態。
13. 如請求項10之電腦系統，其中該控制器係為該電腦系統之一基板管理控制器。
14. 一種記憶體控制方法，包含：維持一門檻值，其中該門檻值指示出一時期；判斷出一處理器係處於複數個低功率狀態其中之一；因應判斷出該處理器係處於該複數個低功率狀態其中之一，增加一計數器之計數，其中該計數器指示出該處理器已處於該複數個低功率狀態其中之一之一時期；判斷出該計數器之計數係等於或大於該門檻值；以及因應判斷出該計數器之計數係等於或大於該門檻值，發送一第一指示至一記憶體模組以指示該記憶體模組降低該記憶體模組之刷新頻率；其中判斷出該處理器係處於該複數個低功率狀態其中之一更包含：讀取保存在一第一儲存位置的一第一值，其中保存在該第一儲存位置的該第一值指示出該複數個低功率狀態其中之一第一低功率狀態；讀取保存在一第二儲存位置的一第二值，其中保存在該第二儲存位置的該第二值指示出該處理器之當下的功率狀 態，其中該當下的功率狀態為該複數個低功率狀態其中之一；比較保存在該第一儲存位置的該第一值與保存在該第二儲存位置的該第二值，其中該比較指示出該處理器處於該複數個低功率狀態其中之一。
15. 一種儲存在一電腦可用媒體上之電腦程式產品，包含一電腦可讀程式，供於一電腦系統中執行時，以實施以下步驟：維持一門檻值，其中該門檻值指示出一時期；判斷出一處理器係處於複數個低功率狀態其中之一；因應判斷出該處理器係處於該複數個低功率狀態其中之一，增加一計數器之計數，其中該計數器指示出該處理器已處於該複數個低功率狀態其中之一之一時期；判斷出該計數器之計數係等於或大於該門檻值；以及因應判斷出該計數器之計數係等於或大於該門檻值，發送一第一指示至一記憶體模組以指示該記憶體模組降低該記憶體模組之刷新頻率；其中判斷出該處理器係處於該複數個低功率狀態其中之一更包含：讀取保存在一第一儲存位置的一第一值，其中保存在該第一儲存位置的該第一值指示出該複數個低功率狀態其中之一第一低功率狀態；讀取保存在一第二儲存位置的一第二值，其中保存在該第二儲存位置的該第二值指示出該處理器之當下的功率狀態，其中該當下的功率狀態為該複數個低功率狀態其中之一； 比較保存在該第一儲存位置的該第一值與保存在該第二儲存位置的該第二值，其中該比較指示出該處理器處於該複數個低功率狀態其中之一。
16. 一種電腦裝置，包含：一處理器；一記憶體模組，連接該處理器；以及一記憶體控制器，連接該處理器與該記憶體模組，以實施以下步驟：維持一門檻值，其中該門檻值指示出一時期；判斷出該處理器係處於複數個低功率狀態其中之一；因應判斷出該處理器係處於該複數個低功率狀態其中之一，增加一計數器之計數，其中該計數器指示出該處理器已處於該複數個低功率狀態其中之一之一時期；判斷出該計數器之計數係等於或大於該門檻值；以及因應判斷出該計數器之計數係等於或大於該門檻值，發送一第一指示至該記憶體模組以指示該記憶體模組降低該記憶體模組之刷新頻率；以及被指定以保存一第一值的一第一儲存位置，其中該第一值指示出該複數個低功率狀態其中之一第一低功率狀態；以及被指定以保存一第二值的一第二儲存位置，其中該第二值指示出該處理器之當下的功率狀態，其中該當下的功率狀態為該複數個低功率狀態其中之一。