KR910001382B1 - 프로그램가능 논리어레이용 안전 휴즈회로 및 그의 프로그래밍 보장방법 - Google Patents

프로그램가능 논리어레이용 안전 휴즈회로 및 그의 프로그래밍 보장방법 Download PDF

Info

Publication number
KR910001382B1
KR910001382B1 KR1019880004231A KR880004231A KR910001382B1 KR 910001382 B1 KR910001382 B1 KR 910001382B1 KR 1019880004231 A KR1019880004231 A KR 1019880004231A KR 880004231 A KR880004231 A KR 880004231A KR 910001382 B1 KR910001382 B1 KR 910001382B1
Authority
KR
South Korea
Prior art keywords
array
programming
outputs
safety
input
Prior art date
Application number
KR1019880004231A
Other languages
English (en)
Other versions
KR880013323A (ko
Inventor
에릭 고어팅
Original Assignee
롬 코오포레이숀
원본미기재
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 롬 코오포레이숀, 원본미기재 filed Critical 롬 코오포레이숀
Publication of KR880013323A publication Critical patent/KR880013323A/ko
Application granted granted Critical
Publication of KR910001382B1 publication Critical patent/KR910001382B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Logic Circuits (AREA)
  • Storage Device Security (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Fuses (AREA)

Abstract

내용 없음.

Description

프로그램가능 논리어레이용 안전 휴즈회로 및 그의 프로그래밍 보장방법
제1도는 종래에 의한 안전휴즈를 사용하는 프로그램 가능 논리어레이의 개통도.
제2도는 본 발명에 의한 안전휴즈 회로를 나타내는 개통도와 개략도의 조합.
본 발명은 프.로그램 가능 논리어레이 장치들을 위한 안전 휴즈들에 관한 것이다.
프로그램 가능 논리장치들은 통상적으로 논리 회로상을 형성하도록 바람직한 연결들을 제공하는 역할을 하는 휴즈들 또는 메모리셀들을 사용한다. 휴즈들 또는 메모리셀들은 원하는 논리기능에 따라 융단 또는 기입(프로그램)된다. 그 회로가 정확하게 구성되었음을 확인하기 위해, 이 휴즈 또는 메모리 어레이는 그 프로그래밍을 검사하도록 판독될 수 있다.
경쟁자가 논리 칩의 프로그래밍을 판독하는 것을 방지하기 위해, 안전휴즈가 종종 사용된다. 프로그램될 때 안전휴즈는 메모리 또는 휴즈어레이의 판독 기능을 억제시킨다.
대표적인 종래 구성이 제1도에 나타나 있다. 메모리 어레이 10은 논리입력들과 논리출력들간의 논리 기능들을 수행하도록 데이타 입력들로서 프로그램된다. 메모리 어레이 10으로부터 출력되는 프로그램 데이타는 안전휴즈 14로부터의 신호와 일련의 AND 게이트들 12에서 AND 논리 연산된다. 안전휴즈 14가 융단 또는 기입될 때 0논리레벨이 각각의 AND 게이트들 12의 한 입력에 나타난다. 이는 게이트 출력들을 기능 억제시켜 메모리 어레이 10의 실제구성에 무관하게 판독되는 모두 0데이타 출력을 제공하므로 경쟁자가 프로그램을 얻는 것이 방지된다.
제1도의 구성은 프로그래머가 안전휴즈를 세팅하기 전에 프로그래밍을 확인하는 것이 필요하다. 안전휴즈가 한번 되면, 프로그램된 정보는 더이상 확인될 수 없다. 안전휴즈의 세팅이 회로내의 어느 곳을 잘못되게 할 경우, 이것은 프로그램을 확인하는 동안 검출될 수 없다. 통상적으로 안전휴즈 14는 다른 데이타 휴즈들 근처의 메모리 어레이 10내에 위치되어 있으므로 안전휴즈가 결함이 있을 경우 그 휴즈가 세트될 때 그것이 다른 데이타 소자들에 오차를 발생시키는 원인이 될 수 있다.
본 발명은 프로그램가능 논리어레이를 위한 개선된 안전회로이다. 어레이의 프로그램 가능 소자들중 하나는 안전 소자로서 지정되며, 또한 1의 출력은 랫칭 메카니즘에 결합된다. 랫칭 메카니즘의 출력은 어레이의 판독출력을 기능억제시키기 위한 메카니즘에 결합된다. 랫칭 메카니즘은 파워가 그 회로에 입력될 때 펄스에 의한 짧은 시간동안 기능 재개한다.
따라서, 우선 파워가 입력될 때 안전휴즈는 세트되치 않고, 랫치출력은 데이타가 판독되도록 허락한다. 파워가 입력되는 동안 안전휴즈를 포함하는 모든 프로그램 가능 소자들이 세트될 수 있다. 그때 안전휴즈를 포함하는 모든 소자들은 그들을 독출시킴으로서 확인될 수 있다. 파워가 턴오프된 다음 다시 입력될 때, 그때 랫치는 기능 재개되어 세트된 안전휴즈 레벨시 랫치출력에 나타나게 되므로 그에 의해 프로그램 데이타의 독출기능이 억제된다. 따라서, 본 발명은 안전휴즈가 세트된후 안전휴즈의 세팅을 확인할 수 있고, 또한 다른 프로그램 가능 소자들을 확인할 수 있다.
바람직하게는 사용된 랫치로는 파워온 감지(POS)회로로부터 제공되는 기능 재개입력을 갖는 스태틱 RAM 셀이 좋다. POS 회로는 입력된 파워가 어떤 레벨에 도달할 때를 검출하여 펄스를 스태틱 RAM의 기능재개 입력에 인가해 준다.
본 발명의 특징과 장점을 좀더 구체적으로 이해하기 위해 첨부도면을 참조하여 양호한 실시예를 설명하면 다음과 같다.
제2도는 출력라인 24에 결합되는 메모리 소자 22를 포함하는 메모리 어레이 20을 나타낸다. 소자 22는 안전 휴즈소자를 나타내는 것으로 아키택쳐 컬럼 (architecture column) 26, 28을 따르는 입력들에 의해 프로그램된다.
어레이 20의 일예는 1986. 4. 25일자로 출원된 동시계류중인 미국특허원 856, 539 "구성가능 논리어레이회로"에 설명되어 있다. 메모리 셀 22에 대한 구성의 샘플은 1986. 4. 25일자에 출원된 동시계류중인 미국특허원 856, 623 "프로그램가능 매트릭스 회로"에 설명되어 있다. 이 출원서들을 여기서 참고로 설명한다.
출력라인 24는 스태틱 RAM 셀 30에 제공된다. 스태틱 RAM 30은 파워온 감지회로 34로부터 라인 32를 따라 기능재개 입력을 공급받는다. 스태틱 RAM 셀 30의 출력은 일련의 AND 게이트들 36에 한 입력으로서 제공된다. AND 게이트의 다른 입력은 메모리 어레이 20으로부터의 데이타 출력들중 하나이다. AND게이트들의 출력은 회로내장 칩의 데이타 출력라인들에 제공된다.
파워 온 감지회로 34는 그 회로에 입력되는 파워가 어떤 레벨에 도달했을 때를 검출하여 라인 32상에 상승펄스를 제공한다. 검출되는 파워의 레벨은 반드시 파워온 감지회로 자체의 임계동작 레벨이상이어야 한다.
초기 파워엎시에, 파워온 감지회로 34로부터의 신호는 그의 입력에 인가되는 고레벨을 갖는 스태틱 RAM 30을 기능재개시킴으로서 결국 모든 AND 게이트들 36이 기능 재개한다. 파워온 감지회로 34로부터의 신호가 펄스이었기 때문에, 그것이 통과된 후 스태틱 RAM 30의 출력은 펄스가 그다음 파워엎시에 다시 나타날 때까지 변동하지 않을 것이다. 따라서, 그다음 안전 휴즈셀 22를 포함하는 메모리 어레이 20이 프로그램될 수 있다. 그다음 이 프로그래밍은 모든 AND 게이트들 36이 기능재개되기 때문에 확인될 수 있다. 모든 프로그래밍이 확인된 다음 파워를 턴오프한 후, 그다음 파워엎하면, 셀 22의 프로그래밍으로 인해 스태틱 RAM 30의 입력에 나타나는 0레벨은 파워 온 감지회로 34로부터의 펄스에 의해 AND 게이트들 36에 제공된다. 따라서, 어레이 내용들의 확인후, 그 내용을 판독하려고 하는 어떤 사람에 의해 그다음 파워엎하였을 시에, 파워온 감지회로 34에 의해 또다른 펄스가 나타날 것이다. 이 펄스는 프로그램된 셀 22로부터 AND 게이트들 36의 입력들로 0레벨을 통과시킴으로서 AND 게이트들 36의 출력들은 기능억제될 것이다. 따라서 데이타는 보호되어 판촉될 수 없을 것이다.
본 발명을 지금까지 양호한 실시예를 예로 들어 설명했으나 본 발명의 정신과 요지로부터 벗어나지 않는 범위내에서 여러 수정변경 가능할 것이다. 예를 들어, 표준 랫치를 스태틱 RAM 대신 사용할 수도 잇고, 또는 AND 게이트이외의 논리게이트를 사용하여 어레이의 출력들을 기능억제시킬 수고 있다. 따라서, 본발명의 양호한 실시예의 내용은 설명을 위한 것으로 본 발명의 범위를 제한시키는 것이 아니며 오직 청구범위에 의해서만 제한된다.

Claims (7)

  1. 프로그램 가능 소자들의 프로그램된 값들에 따라 어레이에 대한 논리입력들상의 입력신호들에 응답하여 상기 어레이의 논리출력들상에 출력신조들을 제공하기 위한 다수의 프로그램 가능소자들을 갖고 있으며, 또한 상기 프로그램 가능소자들을 프로그래밍하기 위한 상기 프로그램 가능 소자들에 대한 프로그래밍 입력들과 상기 프로그램된 값들을 확인하기 위해 상기 프로그램 가능소자들로부터의 프로그래밍 출력들을 갖는 프로그램 가능 논리어레이용 개선된 안전휴즈회로에 있어서, 기능재개 입력에서 기능재개신호를 수신하는 즉시 안전소자로서 지정된 상기 어레이내의 소자에 결합되어 있는 상기 어레이의 안전출력으로부터의 신호를 기억하기 위해 상기 어레이의 안전출력에 결합되는 랫칭수단과, 파워가 상기 프로그램 가능 논리 어레이에 입력될 때 출력에 결합되는 한 입력과 상기 랫치수단의 출력에 짧은 기간동안 상기 랫치수단에 상기 기능재개신호를 제공하기 위한 수단, 그리고 상기 프로그래밍 출력들상에 상기 프로그램 가능 소자들의 상기 프로그램된 값들의 판독 기능을 억제시키기 위해 상기 랫칭수단의 출력에 응답하는 수단을 포함하는 것이 특징인 프로그램 기능 논리어레이용 안전휴즈 회로.
  2. 제1항에서, 상기 랫칭수단은 스태틱 RAM은 포함하는 것이 특징인 프로그램 가능 논리어레이용 안전휴즈 회로.
  3. 제1항에서, 기능재개 신호를 제공하기 위한 상기 수단은 상기 어레이용 파워입력이 예정된 레벨을 초과할 때 상승 기능재개 펄스를 제공하는 파워온 감지회로를 감지회로를 포함하는 것이 특징인 프로그램 가능 논리 어레이용 안전휴즈 회로
  4. 제1항에서, 상기 기능억제수단은 일련의 AND 게이트들을 포함하며, 각 AND 게이트는 상기 어레이의 프로그래밍 결합되는 또다른 입력을 갖고 있는 것이 특징인 프로그램 가능 논리 어레이용 안전휴즈 회로.
  5. 프로그램 가능 소자들의 프로그램된 값들에 따라 퍼레이에 대한 논리 입력들상에 입력신호들에 응답하여 상기 어레이의 논리출력들상에 출력신호들을 제공하기 위한 다수의 프로그램 가능 소자들을 갖고 있으며, 또한 상기 프로그램 가능 소자들을 프로그래밍하기 위한 상기 프로그램 가능 소자들에 대한 프로그래밍입력들과, 상기 프로그램된 값들을 확인하기 위래 상기 프로그램가능 소자들로부터의 프로그래밍 출력들을 갖는 프로그램 가능 논리 어레이용 개선된 안전휴즈 회로에 있어서, 안전소자로서 지정된 상기 어레이내의 소자에 결합되어 있는 상기 어레이의 안전출력에 결합되며, 기능재개 입력을 갖고 있는 스태틱 RAM과, 상기 어레이용 전원공급이 예정된 레벨에 도달하는 즉시 상기 스태틱 RAM의 상기 기능재개 입력에 기능재개 펄스를 제공하기 위한 파워온 감지수단과, 그리고 상기 어레이의 상기 프로그래밍 출력들중 하나에 결합되는 한 입력과 상기 스태틱 RAM의 출력에 결합되는 또다른 입력을 각각 갖는 다수의 AND 게이트들을 포함하는 것이 특징인 프로그램 가능 논리 어레이용 안전휴즈 회로.
  6. 제5항에서, 상기 프로그램 가능 소자들 각각은 EEPROM 메모리셀을 포함하는 것이 특징인 프로그램 가능 논리 어레이용 안전휴즈 회로.
  7. 상기 프로그램 가능 소자들의 프로그램된 값들에 따라 상기 어레이에 대한 논리입력들상의 입력신호들에 응답하여 상기 어레이의 논리출력들상에 출력신호들을 제공하기 위한 다수의 프로그램 가능소자들을 갖고 있으며, 또한 상기 프로그램 가능소자들을 프로그래밍하기 위한 상기 프로그램 가능 소자들에 대한 프로그래밍 입력들과, 상기 프로그램된 값들을 확인하기 위해 상기 프로그램 가능 소자들로부터의 프로그래밍 출력들을 갖는 프로그램 가능 논리어레이용의 프로그래밍 보장방법에 있어서, 안전소자로서 지정된 소자를 포함하는 상기 어레이의 상기 소자들을 프로그래밍하는 단계와, 상기 프로그래밍을 확인하도록 상기 프로그래밍 출력들상의 상기 어레이의 내용들을 판독하는 단계와, 상기 어레이로부터 파워를 제거하는 단계와, 상기 어레이에 파워를 재공급하는 단계와, 상기 파워의 재공급을 검출하여 기능재개 펄스신호를 제공하는 단계와, 상기 기능재개 신호에 응답하여 상기 안전소자에 대응하는 상기 어레이의 안전출력을 랫치회로의 출력에 랫칭시키는 단계와, 그리고 상기 랫치회로의 출력에 응답하며 상기 어레이의 상기 프로그래밍 출력들의 판독을 기능억제시키는 단계를 포함하는 것이 특징인 프로그램 가능 논리 어레이 프로그래밍 보장방법.
KR1019880004231A 1987-04-15 1988-04-14 프로그램가능 논리어레이용 안전 휴즈회로 및 그의 프로그래밍 보장방법 KR910001382B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US038276 1987-04-15
US07/038,276 US4812675A (en) 1987-04-15 1987-04-15 Security element circuit for programmable logic array
US038,276 1987-04-15

Publications (2)

Publication Number Publication Date
KR880013323A KR880013323A (ko) 1988-11-30
KR910001382B1 true KR910001382B1 (ko) 1991-03-04

Family

ID=21899017

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019880004231A KR910001382B1 (ko) 1987-04-15 1988-04-14 프로그램가능 논리어레이용 안전 휴즈회로 및 그의 프로그래밍 보장방법

Country Status (6)

Country Link
US (1) US4812675A (ko)
EP (1) EP0287338B1 (ko)
JP (1) JPH0821852B2 (ko)
KR (1) KR910001382B1 (ko)
AT (1) ATE79205T1 (ko)
DE (1) DE3873392T2 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5079450A (en) * 1988-12-16 1992-01-07 Advance Micro Devices, Inc. Self-latching logic gate for use in programmable logic array circuits
US5099516A (en) * 1989-06-12 1992-03-24 Dell Corporate Services Corporation Digital computer code word identification system
US5099453A (en) * 1989-09-29 1992-03-24 Sgs-Thomson Microelectronics, Inc. Configuration memory for programmable logic device
US5072137A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a clocked access code for test mode entry
EP0475588B1 (en) * 1990-08-17 1996-06-26 STMicroelectronics, Inc. A semiconductor memory with inhibited test mode entry during power-up
US5072138A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
KR940005696B1 (ko) * 1991-11-25 1994-06-22 현대전자산업 주식회사 보안성 있는 롬(rom)소자
US5892683A (en) * 1993-03-31 1999-04-06 Altera Coporation Program compatibility recognition for a programmable logic device
TW307071B (en) * 1996-03-05 1997-06-01 Microchip Tech Inc Method and apparatus useful in electronic encoders having a voltage level detection circuit
GB2318228B (en) * 1996-10-09 2000-08-09 Ericsson Telefon Ab L M Trimming circuit
FR2770327B1 (fr) * 1997-10-24 2000-01-14 Sgs Thomson Microelectronics Memoire non volatile programmable et effacable electriquement comprenant une zone protegeable en lecture et/ou en ecriture et systeme electronique l'incorporant
US6246254B1 (en) * 1999-12-06 2001-06-12 International Business Machines Corporation Method and circuit for providing copy protection in an application-specific integrated circuit
US6331784B1 (en) 2000-07-28 2001-12-18 Atmel Corporation Secure programmable logic device
US6459629B1 (en) * 2001-05-03 2002-10-01 Hrl Laboratories, Llc Memory with a bit line block and/or a word line block for preventing reverse engineering
DE10162306A1 (de) 2001-12-19 2003-07-03 Philips Intellectual Property Verfahren und Anordnung zur Verifikation von NV-Fuses sowie ein entsprechendes Computerprogrammprodukt und ein entsprechendes computerlesbares Speichermedium
US7878902B2 (en) * 2003-07-16 2011-02-01 Igt Secured verification of configuration data for field programmable gate array devices
US7606362B1 (en) 2005-01-25 2009-10-20 Altera Corporation FPGA configuration bitstream encryption using modified key
US7734043B1 (en) 2005-01-25 2010-06-08 Altera Corporation Encryption key obfuscation and storage
US7818584B1 (en) 2005-01-25 2010-10-19 Altera Corporation One-time programmable memories for key storage
US7725738B1 (en) 2005-01-25 2010-05-25 Altera Corporation FPGA configuration bitstream protection using multiple keys
US7581117B1 (en) 2005-07-19 2009-08-25 Actel Corporation Method for secure delivery of configuration data for a programmable logic device
US7479798B1 (en) * 2006-05-16 2009-01-20 Altera Corporation Selectively disabled output
BRPI0621809A2 (pt) 2006-06-21 2011-12-20 Sca Hygiene Prod Ab vestuário absorvente dotado de cinto
BRPI0621808B8 (pt) 2006-06-21 2021-06-22 Essity Hygiene & Health Ab vestuário absorvente dotado de cinto
AU2006346077B2 (en) 2006-07-13 2012-05-10 Sca Hygiene Products Ab A seam joining together at least two web materials
JP2008097696A (ja) * 2006-10-11 2008-04-24 Elpida Memory Inc 半導体装置
US7969179B2 (en) * 2009-03-31 2011-06-28 Freescale Semiconductor, Inc. Method and apparatus for increasing security in a system using an integrated circuit
US20110002186A1 (en) * 2009-07-01 2011-01-06 Lsi Corporation Secure electrically programmable fuse and method of operating the same
US8194489B2 (en) * 2010-01-21 2012-06-05 International Business Machines Corporation Paired programmable fuses
KR101890820B1 (ko) * 2012-04-30 2018-08-22 에스케이하이닉스 주식회사 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법
FR3003071B1 (fr) * 2013-03-06 2016-11-11 Inside Secure Memoire comprenant un circuit pour detecter une impulsion transitoire sur une ligne de memoire

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5416145A (en) * 1977-07-07 1979-02-06 Toshiba Corp Digital output circuit
DE3034581A1 (de) * 1980-09-13 1982-04-22 Robert Bosch Gmbh, 7000 Stuttgart Auslesesicherung bei einchip-mikroprozessoren
JPS57161946A (en) * 1981-03-30 1982-10-05 Fujitsu Ltd Microcomputer with protecting mechanism for memory contents
JPS5928300A (ja) * 1982-08-09 1984-02-14 Usac Electronics Ind Co Ltd 半導体装置
GB2163577B (en) * 1984-08-23 1988-01-13 Nat Res Dev Software protection device
EP0194090A3 (en) * 1985-03-04 1987-12-23 Lattice Semiconductor Corporation Programmable data security circuit for programmable logic device
US4684830A (en) * 1985-03-22 1987-08-04 Monolithic Memories, Inc. Output circuit for a programmable logic array

Also Published As

Publication number Publication date
EP0287338A3 (en) 1989-07-19
DE3873392D1 (de) 1992-09-10
US4812675A (en) 1989-03-14
ATE79205T1 (de) 1992-08-15
EP0287338B1 (en) 1992-08-05
EP0287338A2 (en) 1988-10-19
KR880013323A (ko) 1988-11-30
JPH0821852B2 (ja) 1996-03-04
JPS6453628A (en) 1989-03-01
DE3873392T2 (de) 1993-04-08

Similar Documents

Publication Publication Date Title
KR910001382B1 (ko) 프로그램가능 논리어레이용 안전 휴즈회로 및 그의 프로그래밍 보장방법
US4612640A (en) Error checking and correction circuitry for use with an electrically-programmable and electrically-erasable memory array
US4796235A (en) Write protect mechanism for non-volatile memory
US7031188B2 (en) Memory system having flash memory where a one-time programmable block is included
US4752930A (en) Watch dog timer
US5793775A (en) Low voltage test mode operation enable scheme with hardware safeguard
KR20070054673A (ko) 에러 동작으로부터 집적 회로를 보호하는 방법 및 장치
KR950006865A (ko) 반도체 불휘발성 메모리장치
US6883075B2 (en) Microcontroller having embedded non-volatile memory with read protection
US5671183A (en) Method for programming permanent calibration information at final test without increasing pin count
US7454629B2 (en) Electronic data processing device
US5144627A (en) Test mode switching system for lsi
US3548176A (en) Probable future error detector
US5991207A (en) Circuit configuration having a number of electronic circuit components
US6674681B2 (en) Semiconductor integrated circuit
US4651323A (en) Fault protection flip flop
US6118709A (en) Externally controlled power on reset device for non-volatile memory in integrated circuit form
US5212694A (en) Improper writing prevention circuit and a memory device and a data processing device which include the circuit
JP2504502B2 (ja) 集積回路カ―ド
US4953167A (en) Data bus enable verification logic
FI86922C (fi) Foerfarande och anordning foer kontrollering av inskrivning i ett minne
KR100290295B1 (ko) 메모리빌트인셀프테스트의에러검출방법및회로
JPH02249199A (ja) 不揮発性半導体メモリ装置
SU1456996A1 (ru) Устройство дл контрол блоков пам ти
KR100268953B1 (ko) 메모리 소자의 프로그램 상태를 확인하는 장치

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20020227

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee