JPH0821852B2 - プログラマブルロジックアレイ用の安全ヒューズ回路 - Google Patents

プログラマブルロジックアレイ用の安全ヒューズ回路

Info

Publication number
JPH0821852B2
JPH0821852B2 JP63090427A JP9042788A JPH0821852B2 JP H0821852 B2 JPH0821852 B2 JP H0821852B2 JP 63090427 A JP63090427 A JP 63090427A JP 9042788 A JP9042788 A JP 9042788A JP H0821852 B2 JPH0821852 B2 JP H0821852B2
Authority
JP
Japan
Prior art keywords
array
programmable
output
safety
power
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63090427A
Other languages
English (en)
Other versions
JPS6453628A (en
Inventor
ゲッティング エリック
Original Assignee
エクセル マイクロエレクトロニクス インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エクセル マイクロエレクトロニクス インコーポレイテッド filed Critical エクセル マイクロエレクトロニクス インコーポレイテッド
Publication of JPS6453628A publication Critical patent/JPS6453628A/ja
Publication of JPH0821852B2 publication Critical patent/JPH0821852B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17704—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns
    • H03K19/17708—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form the logic functions being realised by the interconnection of rows and columns using an AND matrix followed by an OR matrix, i.e. programmable logic arrays

Landscapes

  • Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Logic Circuits (AREA)
  • Storage Device Security (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Fuses (AREA)

Description

【発明の詳細な説明】 技術分野 本発明は、プログラマブルロジックアレイ装置用の安
全確保用ヒューズに関するものである。
従来技術 プログラマブルロジックデバイス即ちプログラム可能
論理装置は、典型的に、論理回路を形成する為に所望の
接続を与える為のヒューズ又はメモリセルを使用する。
該ヒューズ又はメモリセルは、所望の論理関数に従っ
て、焼切されるか又は書込（プログラム化）が行なわれ
る。該回路が正確に書込が行なわれたことを検証する為
に、次いでこのヒューズ又はメモリアレイを読み取って
プログラミングのチェックを行なう。
論理チップのプログラミングを競争相手が読み出すこ
とを防止する為に、安全ヒューズが屡々使用される。こ
の安全ヒューズは、プログラムされると、メモリ又はヒ
ューズのアレイの読取をディスエーブルさせる。
典型的な従来の構成を第１図に示してある。メモリア
レイ10は、論理入力と論理出力との間で論理関数を実行
する様にデータ入力でプログラムされる。メモリアレイ
10からのプログラムデータ出力は、安全ヒューズ14から
の信号と共に、一連のANDゲート12においてANDがとられ
る。安全ヒューズ14が焼切されるか、又は書き込まれる
と、ゼロ論理レベルがANDゲート12の各々の１つの入力
へ与えられる。このことは、ゲート出力をディスエーブ
ルさせ且つメモリアレイ10の実際の記憶状態に拘らず、
全てのゼロのデータ出力読取を与え、その際に競争相手
がそのプログラムを入手することを防止する。
第１図の構成は、安全ヒューズを設定する前にプログ
ラマーがプログラミングを検証することを必要としてい
る。安全ヒューズが設定されると、プログラムされた情
報は最早検証することは出来ない。安全ヒューズの設定
が回路内のどこか他のエラーを発生させると、このこと
はプログラム検証の間に検知することは不可能である。
典型的に、安全ヒューズ14はその他のデータヒューズ近
傍のメモリアレイ10内に位置されており、且つそれが設
定された場合に欠陥があるとその他のデータ要素内にエ
ラーを発生させることがある。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、プログラマブルロ
ジックアレイ用の改良した安全確保回路を提供すること
を目的とする。
構 成 プログラマブルロジックアレイのプログラマブル要素
の１つは安全（確保）要素として指定されており、その
出力はラッチ機構と結合されている。該ラッチ機構の出
力は、該アレイの読取出力をディスエーブルさせる為の
機構へ結合される。該ラッチ機構は、パワーが該回路へ
印加されると、パルスによって短時間の間だけイネーブ
ルされる。
従って、パワーが最初に印加されると、安全ヒューズ
は設定（セット）されず、且つラッチ出力はデータを読
み取ることを許容する。パワーが印加されると、安全要
素を包含する全てのプログラマブル要素をセットするこ
とが可能である。安全ヒューズを包含する全てのプログ
ラマブル要素は、それらを読み取ることによって検証す
ることが可能である。パワーがターンオフされ且つその
後に再度印加されると、ラッチがイネーブルされ且つセ
ットされた安全ヒューズレベルはラッチ出力に現れ、そ
の際にプログラムデータの読取をディスエーブルさせ
る。従って、本発明は安全ヒューズのセット即ち設定の
検証を行なうことを可能とする一方、安全ヒューズをセ
ットした後にその他のプログラマブル要素の検証を行な
うことも可能としている。
好適には、使用するラッチはスタティックRAMセルで
あり、それはパワーオンセンス（POS）回路から供給さ
れるイネーブル入力を持っている。POS回路は、印加さ
れたパワーが何時或るレベルに到達するかを検知し且つ
該スタティックRAMのイネーブル入力へパルスを印加す
る。
実施例 以下、添付の図面を参考に、本発明の具体的実施例の
態様に付いて詳細に説明する。
第２図は、出力ライン24へ結合されたメモリ要素22を
包含するメモリアレイ20を示している。要素22は、安全
（確保）ヒューズ要素として指定されており且つアーキ
テクチャー列26,28に沿っての入力によってプログラム
される。
アレイ20の１例は1986年４月25日に出願した米国特許
出願第856,539号「コンフィギャラブルロジンクアレイ
回路（Configurable Logic Array Circuit）」に開示さ
れている。メモリセル22用のコンフィギュレーション即
ち構成のサンプルは1986年４月25日に出願した米国特許
出願856,623号「プログラマブルマトリクス回路（A Pro
grammable Matrix Circuit）」に開示されている。これ
らの特許出願は本明細書に引用によって導入する。
出力ライン24がスタティックRAMセル30へ与えられて
いる。スタティックRAM30は、パワーオンセンス回路34
からのライン32に沿ってイネーブル入力が与えられる。
スタティックRAMセル30の出力は一連のANDゲート36への
１入力として与えらえる。各ANDゲートの他方の入力は
メモリアレイ20からのデータ出力の１つである。ANDゲ
ートの出力は該回路を包含するチップのデータ出力ライ
ンへ与えられる。
パワーオンセンス回路34は、該回路へ印加したパワー
が何時或るレベルへ到達したかを検知し、且つライン32
上に高向きパルスを与える。検知されたパワーのレベル
は、必要的にパワーオンセンス回路自身のスレッシュホ
ールド動作レベルより上である。
初期のパワーアップと共に、パワーオンセンス回路34
からの信号は、その入力へ印加された高レベルを持って
いるスタティックRAM30をイネーブルさせ且つ従って全
てのANDゲート36をイネーブルさせる。パワーオンセン
ス回路34からの信号はパルスであったので、それが通過
した後に、スタティックRAM30の出力は、該パルスが次
のパワーアップ時に再度現れる迄、変化することはな
い。従って、安全ヒューズセル22を包含するメモリアレ
イ20をプログラムさせることが可能である。全てのAND
ゲート36はイネーブルされるので、このプログラミング
を検証することが可能である。全てのプログラミングを
検証し且つパワーがターンオフされた後、次のパワーア
ップ時に、セル22のプログラミングによってスタティッ
クRAM30の入力に存在するゼロレベルはパワーオンセン
ス回路34からのパルスによってANDゲート36へ与えられ
る。従って、アレイの内容を検証した後に、その内容を
読み取ろうとするだれか別の人によって次のパワーアッ
プがなされると、パワーオンセンス回路34によって別の
パルスが与えられる。これは、プログラムされたセル22
からゼロレベルをANDゲート36の入力へパスし、その際
にANDゲート36の出力をデイスエーブルさせる。従っ
て、データは保護され且つ読みだすことは不可能であ
る。
当業者等にとって理解される如く、本発明は、その基
本的な特徴及び技術的範囲を逸脱すること無しに、その
他の特定の形態に適用することが可能である。例えば、
スタティックRAMの代わりにスタンダードなラッチを使
用することが可能であり、又アレイの出力をディスエー
ブルさせる為にANDゲート以外のロジックを使用するこ
とも可能である。
尚、本発明は、実施上、以下の構成の１つ又はそれ以
上を取りえるものである。
1.プログラマブル要素のプログラムした値に従ってプロ
グラムロジックアレイへの論理入力上の入力信号に応答
して前記アレイの論理出力上に出力信号を供給する複数
個のプログラマブル要素を持っており且つ前記プログラ
マブル要素をプログラムする為に前記プログラマブル要
素へのプログラム用入力を持っており且つ前記プログラ
ムした値を検証する為に前記プログラマブル要素からの
プログラム用出力を持ったプログラマブルロジックアレ
イ用の改良型安全回路において、前記アレイの安全出力
に結合されておりイネーブル入力においてイネーブル信
号を受け取ると前記安全出力からの信号を格納するラッ
チング手段が設けられており、前記安全出力は前記アレ
イ内において安全要素として指定した要素へ結合されて
おり、パワーが前記プログラマブルロジックアレイへ印
加された場合に短時間の間前記イネーブル信号を前記ラ
ッチング手段へ供給する手段が設けられており、前記ラ
ッチング手段の出力に応答して前記プログラム用出力上
の前記プログラマブル要素の前記プログラムされた値の
読取をディスエーブルさせる手段が設けられていること
を特徴とする回路。
2.上記第１項において、前記ラッチング手段がスタティ
ックRAMを有することを特徴とする回路。
3.上記第１項において、前記イネーブル信号を供給する
手段が、前記アレイ用のパワー入力が所定のレベルを超
える時に高向きのイネーブルパルスを供給するパワーオ
ンセンス回路を有することを特徴とする回路。
4.上記第１項において、前記デイスーブル手段が一連の
ANDゲートを有しており、各ANDゲートが一方の入力を前
記アレイのプログラム用出力へ結合しており且つ別の入
力を前記ラッチング手段の出力へ結合していることを特
徴とする回路。
5.プログラマブル要素のプログラムした値に従ってプロ
グラマブルロジックアレイへの論理入力上の入力信号に
応答して前記アレイの論理出力上に出力信号を供給する
複数個のプログラマブル要素を持っており且つ前記プロ
グラマブル要素をプログラムする為の前記プログラマブ
ル要素へのプログラム用入力と前記プログラムした値を
検証する為に前記プログラマブル要素からのプログラム
用出力とを持ったプログラマブルロジックアレイ用の改
良型安全回路において、前記アレイの安全出力へ結合さ
れておりイネーブル入力を持ったスタティックRAMが設
けられており、前記安全出力は前記アレイ中において安
全要素として指定した要素へ結合されており、前記アレ
イ用の電源が所定のレベルへ到達する時に前記スタティ
ックRAMの前記イネーブル入力へイネーブルパルスを供
給するパワーオンセンス手段が設けられており、複数個
のANDゲートが設けられており、各ANDゲートは一方の入
力を前記プログラム用出力の一方へ結合しており且つ別
の入力を前記スタティックRAMの出力へ結合しているこ
とを特徴とする回路。
6.上記第５項において、前記プログラマブル要素の各々
はEEPROMメモリセルを有していることを特徴とする回
路。
7.プログラマブル要素のプログラムした値に従ってプロ
グラマブルロジックアレイへの論理入力上の入力信号に
応答して前記アレイの論理出力上に出力信号を供給する
複数個のプログラマブル要素を持っており且つ前記プロ
グラマブル要素をプログラムする為の前記プログラマブ
ル要素へプログラム用入力と前記プログラムした値を検
証する為に前記プログラマブル要素からのプログラム用
出力とを持ったプログラマブルロジックアレイのプログ
ラミングの安全性を確保する為の方法において、安全要
素として指定した要素を包含する前記アレイの前記要素
をプログラミングし、前記プログラム用出力上で前記ア
レイの内容を読み取って前記プログラミングを検証し、
前記アレイからパワーを除去し、前記アレイへパワーを
再度印加し、前記パワーの再印加を検知し且つイネーブ
ルパルス信号を供給し、前記イネーブルパルス信号に応
答して前記安全要素に対応する前記アレイの安全出力を
ラッチ回路の出力へラッチさせ、前記ラッチ回路の出力
に応答して前記アレイの前記プログラム用出力の読取を
デイスエーブルさせる、上記各ステップを有することを
特徴とする方法。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は従来技術に基づく安全ヒューズを使用するプロ
グラマブルロジックアレイのブロック図、第２図は本発
明に基づく安全ヒューズを有するプログラマブルロジッ
クアレイの概略図、である。 （符号の説明） 20:メモリアレイ 22:メモリ要素 24:出力ライン 30:スタティックRAMセル 34:パワーオンセンス回路 36:ANDゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/10 ４９１

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】複数のプログラマブル要素を有するプログ
    ラマブルロジックアレイであり、且つ前記プログラマブ
    ル要素をプログラムするためのプログラム用入力部と前
    記プログラマブル要素へプログラムした値を検証するた
    めのプログラム検証用出力部とを持つプログラマブルロ
    ジックアレイ用の改良型安全回路において、前記アレイ
    の安全出力部に結合されておりイネーブル信号を受け取
    ると前記安全出力部からの信号を格納するラッチング手
    段が設けられており、前記安全出力部は前記アレイ内に
    おいて安全要素として指定したプログラマブル要素へ結
    合されており、パワーが前記アレイへ印加された場合に
    短期間の間前記イネーブル信号を前記ラッチング手段へ
    供給する手段が設けられており、前記ラッチング手段の
    出力に応答して前記プログラム検証用出力部上での前記
    プログラマブル要素へプログラムした値の読取をディス
    エーブルさせる手段が設けられていることを特徴とする
    回路。
  2. 【請求項２】複数のプログラマブル要素を有するプログ
    ラマブルロジックアレイであり、且つ前記プログラマブ
    ル要素をプログラムするためのプログラム用入力部と前
    記プログラマブル要素へプログラムした値を検証するた
    めのプログラム検証用出力部とを持つプログラマブルロ
    ジックアレイ用の改良型安全回路において、前記アレイ
    の安全出力部に結合されておりイネーブル入力部を持っ
    たスタティックRAMが設けられており、前記安全出力部
    は前記アレイ中において安全要素として指定したプログ
    ラマブル要素へ結合されており、前記アレイ用の電源が
    所定のレベルへ到達する時に前記スタティックRAMの前
    記イネーブル入力部へイネーブルパルスを供給するパワ
    ーオンセンス手段が設けられており、複数個のANDゲー
    トが設けられており、各ANDゲートは一方の入力部を前
    記プログラム検証用出力部へ結合しており且つ別の入力
    部を前記スタティックRAMの出力部へ結合していること
    を特徴とする回路。
  3. 【請求項３】複数のプログラマブル要素を有するプログ
    ラマブルロジックアレイであり、且つ前記プログラマブ
    ル要素をプログラムするためのプログラム用入力部と前
    記プログラマブル要素へプログラムした値を検証するた
    めのプログラム検証用出力部とを持つプログラマブルロ
    ジックアレイのプログラミングの安全性を確保する方法
    において、前記アレイへの最初のパワー印加により安全
    要素として指定したプログラマブル要素を包含する前記
    アレイのプログラマブル要素をプログラミングし、前記
    プログラム検証用出力部上で前記アレイの内容を読み取
    って前記プログラミングを検証し、前記アレイからパワ
    ーを除去し、前記アレイへパワーを再度印加し、前記パ
    ワーの再印加を検知すると前記安全要素として指定した
    プログラマブル要素からの信号に基づいて前記アレイの
    前記プログラム検証用出力部の読取をディスエーブルさ
    せる、上記各ステップを有することを特徴とする方法。
JP63090427A 1987-04-15 1988-04-14 プログラマブルロジックアレイ用の安全ヒューズ回路 Expired - Lifetime JPH0821852B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US38,276 1987-04-15
US07/038,276 US4812675A (en) 1987-04-15 1987-04-15 Security element circuit for programmable logic array

Publications (2)

Publication Number Publication Date
JPS6453628A JPS6453628A (en) 1989-03-01
JPH0821852B2 true JPH0821852B2 (ja) 1996-03-04

Family

ID=21899017

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63090427A Expired - Lifetime JPH0821852B2 (ja) 1987-04-15 1988-04-14 プログラマブルロジックアレイ用の安全ヒューズ回路

Country Status (6)

Country Link
US (1) US4812675A (ja)
EP (1) EP0287338B1 (ja)
JP (1) JPH0821852B2 (ja)
KR (1) KR910001382B1 (ja)
AT (1) ATE79205T1 (ja)
DE (1) DE3873392T2 (ja)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5079450A (en) * 1988-12-16 1992-01-07 Advance Micro Devices, Inc. Self-latching logic gate for use in programmable logic array circuits
US5099516A (en) * 1989-06-12 1992-03-24 Dell Corporate Services Corporation Digital computer code word identification system
US5099453A (en) * 1989-09-29 1992-03-24 Sgs-Thomson Microelectronics, Inc. Configuration memory for programmable logic device
US5072137A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with a clocked access code for test mode entry
US5072138A (en) * 1990-08-17 1991-12-10 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with sequential clocked access codes for test mode entry
EP0475588B1 (en) * 1990-08-17 1996-06-26 STMicroelectronics, Inc. A semiconductor memory with inhibited test mode entry during power-up
KR940005696B1 (ko) * 1991-11-25 1994-06-22 현대전자산업 주식회사 보안성 있는 롬(rom)소자
US5892683A (en) * 1993-03-31 1999-04-06 Altera Coporation Program compatibility recognition for a programmable logic device
TW307071B (en) * 1996-03-05 1997-06-01 Microchip Tech Inc Method and apparatus useful in electronic encoders having a voltage level detection circuit
GB2318228B (en) * 1996-10-09 2000-08-09 Ericsson Telefon Ab L M Trimming circuit
FR2770327B1 (fr) * 1997-10-24 2000-01-14 Sgs Thomson Microelectronics Memoire non volatile programmable et effacable electriquement comprenant une zone protegeable en lecture et/ou en ecriture et systeme electronique l'incorporant
US6246254B1 (en) * 1999-12-06 2001-06-12 International Business Machines Corporation Method and circuit for providing copy protection in an application-specific integrated circuit
US6331784B1 (en) 2000-07-28 2001-12-18 Atmel Corporation Secure programmable logic device
US6459629B1 (en) * 2001-05-03 2002-10-01 Hrl Laboratories, Llc Memory with a bit line block and/or a word line block for preventing reverse engineering
DE10162306A1 (de) 2001-12-19 2003-07-03 Philips Intellectual Property Verfahren und Anordnung zur Verifikation von NV-Fuses sowie ein entsprechendes Computerprogrammprodukt und ein entsprechendes computerlesbares Speichermedium
US7878902B2 (en) * 2003-07-16 2011-02-01 Igt Secured verification of configuration data for field programmable gate array devices
US7725738B1 (en) 2005-01-25 2010-05-25 Altera Corporation FPGA configuration bitstream protection using multiple keys
US7818584B1 (en) * 2005-01-25 2010-10-19 Altera Corporation One-time programmable memories for key storage
US7606362B1 (en) 2005-01-25 2009-10-20 Altera Corporation FPGA configuration bitstream encryption using modified key
US7734043B1 (en) 2005-01-25 2010-06-08 Altera Corporation Encryption key obfuscation and storage
US7581117B1 (en) 2005-07-19 2009-08-25 Actel Corporation Method for secure delivery of configuration data for a programmable logic device
US7479798B1 (en) * 2006-05-16 2009-01-20 Altera Corporation Selectively disabled output
JP4975811B2 (ja) 2006-06-21 2012-07-11 エスセーアー・ハイジーン・プロダクツ・アーベー ベルト付吸収性衣類
BRPI0621809A2 (pt) 2006-06-21 2011-12-20 Sca Hygiene Prod Ab vestuário absorvente dotado de cinto
RU2404057C2 (ru) 2006-07-13 2010-11-20 Ска Хайджин Продактс Аб Шов, соединяющий вместе, по меньшей мере, два рулонных материала
JP2008097696A (ja) * 2006-10-11 2008-04-24 Elpida Memory Inc 半導体装置
US7969179B2 (en) * 2009-03-31 2011-06-28 Freescale Semiconductor, Inc. Method and apparatus for increasing security in a system using an integrated circuit
US20110002186A1 (en) * 2009-07-01 2011-01-06 Lsi Corporation Secure electrically programmable fuse and method of operating the same
US8194489B2 (en) * 2010-01-21 2012-06-05 International Business Machines Corporation Paired programmable fuses
KR101890820B1 (ko) * 2012-04-30 2018-08-22 에스케이하이닉스 주식회사 어레이 일렉트릭 퓨즈를 구비하는 반도체 집적회로 및 그의 구동방법
FR3003071B1 (fr) * 2013-03-06 2016-11-11 Inside Secure Memoire comprenant un circuit pour detecter une impulsion transitoire sur une ligne de memoire

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5416145A (en) * 1977-07-07 1979-02-06 Toshiba Corp Digital output circuit
DE3034581A1 (de) * 1980-09-13 1982-04-22 Robert Bosch Gmbh, 7000 Stuttgart Auslesesicherung bei einchip-mikroprozessoren
JPS57161946A (en) * 1981-03-30 1982-10-05 Fujitsu Ltd Microcomputer with protecting mechanism for memory contents
JPS5928300A (ja) * 1982-08-09 1984-02-14 Usac Electronics Ind Co Ltd 半導体装置
EP0175487A3 (en) * 1984-08-23 1989-03-08 Btg International Limited Software protection device
EP0194090A3 (en) * 1985-03-04 1987-12-23 Lattice Semiconductor Corporation Programmable data security circuit for programmable logic device
US4684830A (en) * 1985-03-22 1987-08-04 Monolithic Memories, Inc. Output circuit for a programmable logic array

Also Published As

Publication number Publication date
EP0287338A3 (en) 1989-07-19
DE3873392D1 (de) 1992-09-10
US4812675A (en) 1989-03-14
KR880013323A (ko) 1988-11-30
EP0287338B1 (en) 1992-08-05
JPS6453628A (en) 1989-03-01
ATE79205T1 (de) 1992-08-15
KR910001382B1 (ko) 1991-03-04
DE3873392T2 (de) 1993-04-08
EP0287338A2 (en) 1988-10-19

Similar Documents

Publication Publication Date Title
JPH0821852B2 (ja) プログラマブルロジックアレイ用の安全ヒューズ回路
US4796235A (en) Write protect mechanism for non-volatile memory
US5115508A (en) Password system utilizing two password types, the first being changeable after entry, the second being unchangeable until power is removed
US5826007A (en) Memory data protection circuit
US7031188B2 (en) Memory system having flash memory where a one-time programmable block is included
CN100353454C (zh) 具有上电或复位硬件安全特性的安全多熔丝只读存储器及其方法
EP0449255B1 (en) Micro controller
JPH07182243A (ja) 保護されたメモリを含む集積回路及びその集積回路を使用した保護されたシステム
US5465341A (en) Verifiable security circuitry for preventing unauthorized access to programmed read only memory
US5974513A (en) IC memory card having read/write inhibit capabilities
JP2001084780A (ja) 不揮発性半導体記憶装置
US5671183A (en) Method for programming permanent calibration information at final test without increasing pin count
US6996006B2 (en) Semiconductor memory preventing unauthorized copying
US5379212A (en) Locking memory device
JP2002015584A (ja) 不揮発性メモリのリードプロテクト回路
JP4327626B2 (ja) 不揮発性半導体記憶装置
JPH0822422A (ja) メモリ装置
JP3086052B2 (ja) Ｅｅｐｒｏｍ
US6693839B1 (en) Semiconductor memory device
US5657444A (en) Microprocessor with secure programmable read only memory circuit
JPH04256145A (ja) 集積回路装置
TWI750073B (zh) 具有保全功能的半導體裝置及其保全方法
JP2524321Y2 (ja) Ｉｃカード
JPH054039Y2 (ja)
AU640442B2 (en) Method and apparatus for controlling writing to memory

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080304

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 13

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 13