JPH06348376A - 外部記憶装置 - Google Patents
外部記憶装置Info
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- JPH06348376A JPH06348376A JP5138008A JP13800893A JPH06348376A JP H06348376 A JPH06348376 A JP H06348376A JP 5138008 A JP5138008 A JP 5138008A JP 13800893 A JP13800893 A JP 13800893A JP H06348376 A JPH06348376 A JP H06348376A
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- JP
- Japan
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- voltage
- control circuit
- power supply
- storage device
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 誤書き込み防止と電池浪費防止に優れた外部
記憶装置を提供することを目的とする。 【構成】 複数の揮発性メモリＩＣと、その複数の揮発
性メモリＩＣの一つを選択し、書き込み・読み出しを制
御するメモリ制御回路と、システム本体より電源を入力
され、その電圧が規定電圧以上である場合にほぼその電
圧を出力すると共に、前記メモリ制御回路が動作可能と
なるような信号を発生する電源制御回路と、システム本
体より規定電圧以上の電源が入力されない場合に、前記
揮発性メモリＩＣの記憶データを保持するための電池と
を有する外部記憶装置において、システム本体よりメモ
リ制御信号が入力される入力側制御信号ラインを前記電
源制御回路の入力側よりプルアップし、前記電源制御回
路の入力側はコンデンサを介して接地され、かつプルダ
ウン抵抗を具備することを特徴としている。
記憶装置を提供することを目的とする。 【構成】 複数の揮発性メモリＩＣと、その複数の揮発
性メモリＩＣの一つを選択し、書き込み・読み出しを制
御するメモリ制御回路と、システム本体より電源を入力
され、その電圧が規定電圧以上である場合にほぼその電
圧を出力すると共に、前記メモリ制御回路が動作可能と
なるような信号を発生する電源制御回路と、システム本
体より規定電圧以上の電源が入力されない場合に、前記
揮発性メモリＩＣの記憶データを保持するための電池と
を有する外部記憶装置において、システム本体よりメモ
リ制御信号が入力される入力側制御信号ラインを前記電
源制御回路の入力側よりプルアップし、前記電源制御回
路の入力側はコンデンサを介して接地され、かつプルダ
ウン抵抗を具備することを特徴としている。
Description
【０００１】
【産業上の利用分野】この発明は、揮発性メモリＩＣと
その記憶データ保持用の電池を有する外部記憶装置に関
し、特にデータ誤書き込み防止、電池浪費の防止に優れ
た外部記憶装置に関する。
その記憶データ保持用の電池を有する外部記憶装置に関
し、特にデータ誤書き込み防止、電池浪費の防止に優れ
た外部記憶装置に関する。
【０００２】
【従来の技術】一般に外部記憶装置としては、ハードデ
ィスクユニット、ＣＤ ＲＯＭ、ＩＣメモリカード、メ
モリモジュール等があるが、この中でメモリＩＣを使用
するＩＣメモリカード、メモリモジュールは駆動機構が
不要で、電気的にデータの読み書きが可能で、高速でア
クセスできる等の利点を有する。
ィスクユニット、ＣＤ ＲＯＭ、ＩＣメモリカード、メ
モリモジュール等があるが、この中でメモリＩＣを使用
するＩＣメモリカード、メモリモジュールは駆動機構が
不要で、電気的にデータの読み書きが可能で、高速でア
クセスできる等の利点を有する。
【０００３】最も一般的な揮発性メモリＩＣ（ＳＲＡ
Ｍ）を使用した外部記憶装置は、図６に示すような構成
になっている。即ち図６において 101は揮発性メモリＩ
Ｃ M1〜M4で構成されるメモリＩＣ群である。 102はそ
のメモリ制御回路で、システム本体から入力されるアド
レス信号の一部をデコードして、前記メモリＩＣの一つ
を選択するデコーダＩＣX1と、前記システム本体と前記
メモリＩＣとを中継制御するトライステートバッファX2
〜X4と、プルアップ抵抗R6〜R8、プルダウン抵抗R9〜R1
0 より構成されている。
Ｍ）を使用した外部記憶装置は、図６に示すような構成
になっている。即ち図６において 101は揮発性メモリＩ
Ｃ M1〜M4で構成されるメモリＩＣ群である。 102はそ
のメモリ制御回路で、システム本体から入力されるアド
レス信号の一部をデコードして、前記メモリＩＣの一つ
を選択するデコーダＩＣX1と、前記システム本体と前記
メモリＩＣとを中継制御するトライステートバッファX2
〜X4と、プルアップ抵抗R6〜R8、プルダウン抵抗R9〜R1
0 より構成されている。
【０００４】103 は電源制御回路で、この場合は電源リ
セットＩＣ IC1のみで構成されている。この電源リセッ
トＩＣ IC1には、システム本体からの電源Vcc がVin 端
子に入力されており、その電圧が規定電圧以上の場合は
ほぼその電圧をVout端子に出力すると共に、メモリ制御
回路 102を動作可能にする信号（「Ｈ」レベル有意）を
RSTバー端子に出力する。この RSTバー端子の出力はア
ドレスデコーダＩＣX1の正論理ゲートＧおよびトライス
テートバッファX2〜X4のゲートに入力している。また前
記電源入力 Vin端子が規定電圧以下の場合は出力Vout端
子はオープンであり、RST バー端子には「Ｌ」レベルが
出力される。このときX1〜X4は動作せず、その出力はハ
イインピーダンスとなり、プルアップ抵抗R6〜R8により
「Ｈ」レベルに保たれる。
セットＩＣ IC1のみで構成されている。この電源リセッ
トＩＣ IC1には、システム本体からの電源Vcc がVin 端
子に入力されており、その電圧が規定電圧以上の場合は
ほぼその電圧をVout端子に出力すると共に、メモリ制御
回路 102を動作可能にする信号（「Ｈ」レベル有意）を
RSTバー端子に出力する。この RSTバー端子の出力はア
ドレスデコーダＩＣX1の正論理ゲートＧおよびトライス
テートバッファX2〜X4のゲートに入力している。また前
記電源入力 Vin端子が規定電圧以下の場合は出力Vout端
子はオープンであり、RST バー端子には「Ｌ」レベルが
出力される。このときX1〜X4は動作せず、その出力はハ
イインピーダンスとなり、プルアップ抵抗R6〜R8により
「Ｈ」レベルに保たれる。
【０００５】BT1 は前記電源リセットＩＣ IC1の出力Vo
ut端子がオープンの場合、前記メモリＩＣ群 101の内部
データを保持するための電圧を供給する電池である。D1
はダイオードで、電池 BT1への電流逆流を防止すると共
に、前記電源リセットＩＣ IC1の出力と前記電池 BT1と
の切り換えを行う。即ち通常前記電源リセットＩＣ IC1
の出力電圧は、電池電圧より高く設定されており、この
ダイオードD1により前記電源リセットＩＣ IC1の出力が
本外部記憶装置の内部電源ライン105 に供給される。前
記電源リセットＩＣ IC1の出力がオープンの場合は、こ
のダイオードD1を通じて電池BT1 の電圧が前記内部電源
ライン105 に供給される。
ut端子がオープンの場合、前記メモリＩＣ群 101の内部
データを保持するための電圧を供給する電池である。D1
はダイオードで、電池 BT1への電流逆流を防止すると共
に、前記電源リセットＩＣ IC1の出力と前記電池 BT1と
の切り換えを行う。即ち通常前記電源リセットＩＣ IC1
の出力電圧は、電池電圧より高く設定されており、この
ダイオードD1により前記電源リセットＩＣ IC1の出力が
本外部記憶装置の内部電源ライン105 に供給される。前
記電源リセットＩＣ IC1の出力がオープンの場合は、こ
のダイオードD1を通じて電池BT1 の電圧が前記内部電源
ライン105 に供給される。
【０００６】C2は前記ダイオードD1の陽極側と接地間に
挿入され電荷を一時貯蔵するコンデンサで、不用意な電
源切断の場合でも短時間であれば前記メモリＩＣ群 101
への電圧供給を継続する事が出来る。R5は前記電池BT1
の過放電防止用の抵抗である。110 はコネクタで、上記
の回路とシステム本体とを接続し、このコネクタを介し
て信号やデータのやり取りを行う。
挿入され電荷を一時貯蔵するコンデンサで、不用意な電
源切断の場合でも短時間であれば前記メモリＩＣ群 101
への電圧供給を継続する事が出来る。R5は前記電池BT1
の過放電防止用の抵抗である。110 はコネクタで、上記
の回路とシステム本体とを接続し、このコネクタを介し
て信号やデータのやり取りを行う。
【０００７】R1〜R3は本外部記憶装置が単体で放置され
ても、コネクタ側の制御信号ライン107 〜 109の電圧を
確定させ、ロジック部の貫通電流による電池消費を発生
させないための抵抗で、前記内部電源ライン105 よりプ
ルアップで使われる場合とプルダウンで使われる場合と
がある。
ても、コネクタ側の制御信号ライン107 〜 109の電圧を
確定させ、ロジック部の貫通電流による電池消費を発生
させないための抵抗で、前記内部電源ライン105 よりプ
ルアップで使われる場合とプルダウンで使われる場合と
がある。
【０００８】
【発明が解決しようとする課題】上記のようにメモリＩ
Ｃを使用した外部記憶装置は、電気的制御のみで読み書
きが行えるという利点がある反面、使用者が読み書きを
しようと思わない場合でも、この外部記憶装置の入力信
号ラインに書き込みモードに一致する疑似的な信号が印
加された場合には、メモリＩＣ内部のデータが保持され
ている筈ものとは異なるものに書き換わってしまうとい
う欠点がある。この現象は外部記憶装置への電源供給中
に使用者が誤って外部記憶装置をコネクタから引き抜い
てしまったりする場合に多く見られるものである。
Ｃを使用した外部記憶装置は、電気的制御のみで読み書
きが行えるという利点がある反面、使用者が読み書きを
しようと思わない場合でも、この外部記憶装置の入力信
号ラインに書き込みモードに一致する疑似的な信号が印
加された場合には、メモリＩＣ内部のデータが保持され
ている筈ものとは異なるものに書き換わってしまうとい
う欠点がある。この現象は外部記憶装置への電源供給中
に使用者が誤って外部記憶装置をコネクタから引き抜い
てしまったりする場合に多く見られるものである。
【０００９】このメカニズムを図４および図５を用いて
説明する。図４は使用するメモリＩＣ群101 の動作モー
ド表、図５は引き抜き時の各信号ラインの電圧の時間的
経過を示したものであり、縦軸は電圧、横軸は時間を表
している。図５(502) は抵抗R1〜R3がプルダウンの場合
であり、(503) は抵抗R1〜R3を内部電源ライン105 にプ
ルアップした場合である。縦軸の電圧はシステム電源Vc
c が５Ｖ、電池電圧が３Ｖの場合を例に取っている。横
軸の時間軸はＡが引き抜き時点、ＢはRST バー信号が
「Ｈ」から「Ｌ」に変わる時点、ＣはコンデンサC1に充
電されていた電荷が放電して電圧が低下し、電池BT1 に
電源が切り替わる時点を表している。
説明する。図４は使用するメモリＩＣ群101 の動作モー
ド表、図５は引き抜き時の各信号ラインの電圧の時間的
経過を示したものであり、縦軸は電圧、横軸は時間を表
している。図５(502) は抵抗R1〜R3がプルダウンの場合
であり、(503) は抵抗R1〜R3を内部電源ライン105 にプ
ルアップした場合である。縦軸の電圧はシステム電源Vc
c が５Ｖ、電池電圧が３Ｖの場合を例に取っている。横
軸の時間軸はＡが引き抜き時点、ＢはRST バー信号が
「Ｈ」から「Ｌ」に変わる時点、ＣはコンデンサC1に充
電されていた電荷が放電して電圧が低下し、電池BT1 に
電源が切り替わる時点を表している。
【００１０】前記プルダウン(502) の場合は、引き抜か
れた直後に信号ライン107 （チップイネーブル端子CEバ
ー）、信号ライン108 （アウトプットイネーブル端子OE
バー）、信号ライン109 （ライトイネーブル端子WEバ
ー）がすべて「Ｌ」レベルとなり、図４のＮＯ．２のラ
イトモードに一致し、なんらかのデータが書かれてしま
う。特に電源リセットＩＣ IC1の RSTバー信号は他の信
号と同時に「Ｌ」レベルとなるわけではなく、前記 IC1
の内部の伝搬時間により数百ｎｓｅｃ遅れてしまう。こ
の遅れはメモリＩＣ群101 に書き込みを行うには充分な
時間であるため書き込みが発生することとなる。
れた直後に信号ライン107 （チップイネーブル端子CEバ
ー）、信号ライン108 （アウトプットイネーブル端子OE
バー）、信号ライン109 （ライトイネーブル端子WEバ
ー）がすべて「Ｌ」レベルとなり、図４のＮＯ．２のラ
イトモードに一致し、なんらかのデータが書かれてしま
う。特に電源リセットＩＣ IC1の RSTバー信号は他の信
号と同時に「Ｌ」レベルとなるわけではなく、前記 IC1
の内部の伝搬時間により数百ｎｓｅｃ遅れてしまう。こ
の遅れはメモリＩＣ群101 に書き込みを行うには充分な
時間であるため書き込みが発生することとなる。
【００１１】また内部電源ライン105 よりプルアップし
た(503) の場合は、前記コンデンサC1に５Ｖに充電され
た電荷があるため、CEバー、OEバー、WEバー各端子の電
圧は引き抜いた直後より５Ｖから電池電圧３Ｖに向けて
なだらかに低下する。従って図４におけるＮＯ．３のス
タンバイ状態にあり、RST バー端子が「Ｌ」レベルに変
化するまでの間に書き込みが生ずることはない。しかし
ながら本外部記憶装置がシステム本体に挿入されたまま
システム電源Vcc を切断された場合、前記CEバー、OEバ
ー、WEバー各端子がシステム本体側で「Ｌ」レベルであ
るとすれば、プルアップ抵抗R1〜R3を通じシステム側に
電池BT1 より電流が流れてしまい、電池の浪費という別
の問題が発生する。
た(503) の場合は、前記コンデンサC1に５Ｖに充電され
た電荷があるため、CEバー、OEバー、WEバー各端子の電
圧は引き抜いた直後より５Ｖから電池電圧３Ｖに向けて
なだらかに低下する。従って図４におけるＮＯ．３のス
タンバイ状態にあり、RST バー端子が「Ｌ」レベルに変
化するまでの間に書き込みが生ずることはない。しかし
ながら本外部記憶装置がシステム本体に挿入されたまま
システム電源Vcc を切断された場合、前記CEバー、OEバ
ー、WEバー各端子がシステム本体側で「Ｌ」レベルであ
るとすれば、プルアップ抵抗R1〜R3を通じシステム側に
電池BT1 より電流が流れてしまい、電池の浪費という別
の問題が発生する。
【００１２】外部記憶装置の製造者は取扱い説明書等の
注意書きに、電源通電時の引き抜き禁止や、挿入したま
まの電源切断を禁止する内容を記載しているものの、使
用者の完全遵守を期待することは難しい。そこで本発明
は、誤書き込み防止と電池浪費防止に優れた外部記憶装
置を提供しようとするものである。
注意書きに、電源通電時の引き抜き禁止や、挿入したま
まの電源切断を禁止する内容を記載しているものの、使
用者の完全遵守を期待することは難しい。そこで本発明
は、誤書き込み防止と電池浪費防止に優れた外部記憶装
置を提供しようとするものである。
【００１３】
【課題を解決するための手段】上記目的を達成するため
の本発明の第１の手段は、複数の揮発性メモリＩＣと、
その複数の揮発性メモリＩＣの一つを選択し、書き込み
・読み出しを制御するメモリ制御回路と、システム本体
より電源を入力され、その電圧が規定電圧以上である場
合にほぼその電圧を出力すると共に、前記メモリ制御回
路が動作可能となるような信号を発生する電源制御回路
と、システム本体より規定電圧以上の電源が入力されな
い場合に、前記揮発性メモリＩＣの記憶データを保持す
るための電池とを有する外部記憶装置において、システ
ム本体よりメモリ制御信号が入力される入力側制御信号
ラインを前記電源制御回路の入力側にプルアップするプ
ルアップ手段と、前記電源制御回路の入力側と接地間に
挿入されたコンデンサとプルダウン手段とを具備するこ
とを特徴としている。
の本発明の第１の手段は、複数の揮発性メモリＩＣと、
その複数の揮発性メモリＩＣの一つを選択し、書き込み
・読み出しを制御するメモリ制御回路と、システム本体
より電源を入力され、その電圧が規定電圧以上である場
合にほぼその電圧を出力すると共に、前記メモリ制御回
路が動作可能となるような信号を発生する電源制御回路
と、システム本体より規定電圧以上の電源が入力されな
い場合に、前記揮発性メモリＩＣの記憶データを保持す
るための電池とを有する外部記憶装置において、システ
ム本体よりメモリ制御信号が入力される入力側制御信号
ラインを前記電源制御回路の入力側にプルアップするプ
ルアップ手段と、前記電源制御回路の入力側と接地間に
挿入されたコンデンサとプルダウン手段とを具備するこ
とを特徴としている。
【００１４】さらに本発明の第２の手段は、複数の揮発
性メモリＩＣと、その複数の揮発性メモリＩＣの一つを
選択し、書き込み・読み出しを制御するメモリ制御回路
と、システム本体より電源を入力され、その電圧が規定
電圧以上である場合にほぼその電圧を出力すると共に、
前記メモリ制御回路が動作可能となるような信号を発生
する電源制御回路と、システム本体より規定電圧以上の
電源が入力されない場合に、前記揮発性メモリＩＣの記
憶データを保持するための電池とを有する外部記憶装置
において、システム本体よりメモリ制御信号が入力され
る入力側制御信号ラインをプルダウンするプルダウン手
段と、前記外部記憶装置の引き抜き前に前記電源制御回
路から前記メモリ制御回路を動作不能とする信号を発生
させる信号発生手段を具備しており、前記信号発生手段
は前記外部記憶装置の引き抜き時把持部に設けられた起
動手段により起動されることを特徴としている。
性メモリＩＣと、その複数の揮発性メモリＩＣの一つを
選択し、書き込み・読み出しを制御するメモリ制御回路
と、システム本体より電源を入力され、その電圧が規定
電圧以上である場合にほぼその電圧を出力すると共に、
前記メモリ制御回路が動作可能となるような信号を発生
する電源制御回路と、システム本体より規定電圧以上の
電源が入力されない場合に、前記揮発性メモリＩＣの記
憶データを保持するための電池とを有する外部記憶装置
において、システム本体よりメモリ制御信号が入力され
る入力側制御信号ラインをプルダウンするプルダウン手
段と、前記外部記憶装置の引き抜き前に前記電源制御回
路から前記メモリ制御回路を動作不能とする信号を発生
させる信号発生手段を具備しており、前記信号発生手段
は前記外部記憶装置の引き抜き時把持部に設けられた起
動手段により起動されることを特徴としている。
【００１５】
【作用】上記第１の手段のように電源入力端子と接地端
子間にコンデンサを挿入すると、外部記憶装置が引き抜
かれても、直ちに電源入力端子の電圧が低下する事はな
いので、ここからプルアップされている入力側制御信号
ラインの電圧降下も緩やかとなり、書き込みモードには
ならない。従って誤書き込みが発生しない。
子間にコンデンサを挿入すると、外部記憶装置が引き抜
かれても、直ちに電源入力端子の電圧が低下する事はな
いので、ここからプルアップされている入力側制御信号
ラインの電圧降下も緩やかとなり、書き込みモードには
ならない。従って誤書き込みが発生しない。
【００１６】コンデンサの電荷が充分放電した後は、コ
ンデンサに並列に挿入されたプルダウン抵抗により、前
記入力側制御信号ラインはプルダウンされることにな
り、メモリ制御回路の入力レベルは確定し、メモリ制御
回路における貫通電流による電池浪費が生じなくなる。
ンデンサに並列に挿入されたプルダウン抵抗により、前
記入力側制御信号ラインはプルダウンされることにな
り、メモリ制御回路の入力レベルは確定し、メモリ制御
回路における貫通電流による電池浪費が生じなくなる。
【００１７】また入力側制御信号ラインのプルアップ抵
抗は、システム本体からの電源入力端子に接続されてい
るので、本外部記憶装置をシステム本体に挿入したまま
システム本体の電源を切断された場合でも、バックアッ
プ電池を浪費することはない。 また上記第２の手段で
は、引き抜き時把持部にスイッチを設けて、スイッチを
押した場合には電源制御回路よりメモリ制御回路を動作
させない信号が発生するようにしているので、メモリＩ
Ｃは本外部記憶装置を引き抜く前に書き込み不能にな
り、より確実に誤書き込みを防止できる。
抗は、システム本体からの電源入力端子に接続されてい
るので、本外部記憶装置をシステム本体に挿入したまま
システム本体の電源を切断された場合でも、バックアッ
プ電池を浪費することはない。 また上記第２の手段で
は、引き抜き時把持部にスイッチを設けて、スイッチを
押した場合には電源制御回路よりメモリ制御回路を動作
させない信号が発生するようにしているので、メモリＩ
Ｃは本外部記憶装置を引き抜く前に書き込み不能にな
り、より確実に誤書き込みを防止できる。
【００１８】さらに入力側制御信号ラインをプルダウン
しているので、メモリ制御回路の入力レベルは確定し、
メモリ制御回路における貫通電流による電池浪費も発生
しないし、システム本体に挿入されたまま電源を切断さ
れた時の電池浪費も発生しない。
しているので、メモリ制御回路の入力レベルは確定し、
メモリ制御回路における貫通電流による電池浪費も発生
しないし、システム本体に挿入されたまま電源を切断さ
れた時の電池浪費も発生しない。
【００１９】
【実施例】以下本発明の実施例を図１乃至図５を参照し
て説明する。なお従来技術の説明に用いた図６を含め、
同一部分には同一番号を付してある。図１は本発明の第
１の実施例の構成を示した回路図であり、 101は揮発性
メモリＩＣ M1 〜M4で構成されるメモリＩＣ群である。
102はそのメモリ制御回路で、システム本体から入力さ
れるアドレス信号の一部をデコードして、前記メモリＩ
Ｃの一つを選択するデコーダＩＣX1（例えば 74HC138）
と、前記システム本体と前記メモリＩＣとを中継制御す
るトライステートバッファX2〜X4と、プルアップ抵抗R6
〜R8、プルダウン抵抗R9〜R10 より構成されている。
て説明する。なお従来技術の説明に用いた図６を含め、
同一部分には同一番号を付してある。図１は本発明の第
１の実施例の構成を示した回路図であり、 101は揮発性
メモリＩＣ M1 〜M4で構成されるメモリＩＣ群である。
102はそのメモリ制御回路で、システム本体から入力さ
れるアドレス信号の一部をデコードして、前記メモリＩ
Ｃの一つを選択するデコーダＩＣX1（例えば 74HC138）
と、前記システム本体と前記メモリＩＣとを中継制御す
るトライステートバッファX2〜X4と、プルアップ抵抗R6
〜R8、プルダウン抵抗R9〜R10 より構成されている。
【００２０】103 は電源制御回路で、この場合は電源リ
セットＩＣ IC1のみで構成されている。この電源リセッ
トＩＣ IC1には、システム本体からの電源Vcc がVin 端
子に入力されており、その電圧が規定電圧以上の場合は
ほぼその電圧をVout端子に出力すると共に、メモリ制御
回路 102を動作可能にする信号（「Ｈ」レベル有意）を
RSTバー端子に出力する。この RSTバー端子の出力はア
ドレスデコーダX1の正論理ゲートＧおよびトライステー
トバッファX2〜X4のゲートに入力している。また前記電
源入力 Vin端子が規定電圧以下の場合は出力Vout端子は
オープンであり、RST バー端子には「Ｌ」レベルが出力
される。このときX1〜X4は動作せず、その出力はハイイ
ンピーダンスとなり、プルアップ抵抗R6〜R8により
「Ｈ」レベルに保たれる。
セットＩＣ IC1のみで構成されている。この電源リセッ
トＩＣ IC1には、システム本体からの電源Vcc がVin 端
子に入力されており、その電圧が規定電圧以上の場合は
ほぼその電圧をVout端子に出力すると共に、メモリ制御
回路 102を動作可能にする信号（「Ｈ」レベル有意）を
RSTバー端子に出力する。この RSTバー端子の出力はア
ドレスデコーダX1の正論理ゲートＧおよびトライステー
トバッファX2〜X4のゲートに入力している。また前記電
源入力 Vin端子が規定電圧以下の場合は出力Vout端子は
オープンであり、RST バー端子には「Ｌ」レベルが出力
される。このときX1〜X4は動作せず、その出力はハイイ
ンピーダンスとなり、プルアップ抵抗R6〜R8により
「Ｈ」レベルに保たれる。
【００２１】BT1 は前記電源リセットＩＣ IC1の出力Vo
ut端子がオープンの場合、即ち前記電源入力Vin 端子の
電圧が規定電圧に達しない場合に、前記メモリＩＣ群 1
01の内部データを保持するための電圧を供給する電池で
ある。D1はダイオードで、電池 BT1への電流逆流を防止
すると共に、前記電源リセットＩＣ IC1の出力と前記電
池 BT1との切り換えを行う。通常前記電源リセットＩＣ
IC1の出力電圧は、電池電圧より高く設定されており、
このダイオードD1により前記電源リセットＩＣIC1の出
力が本外部記憶装置の内部電源ライン105 に供給され
る。前記電源リセットＩＣ IC1の出力がオープンの場合
は、このダイオードD1を通じて電池BT1 の電圧が前記内
部電源ライン105 に供給される。
ut端子がオープンの場合、即ち前記電源入力Vin 端子の
電圧が規定電圧に達しない場合に、前記メモリＩＣ群 1
01の内部データを保持するための電圧を供給する電池で
ある。D1はダイオードで、電池 BT1への電流逆流を防止
すると共に、前記電源リセットＩＣ IC1の出力と前記電
池 BT1との切り換えを行う。通常前記電源リセットＩＣ
IC1の出力電圧は、電池電圧より高く設定されており、
このダイオードD1により前記電源リセットＩＣIC1の出
力が本外部記憶装置の内部電源ライン105 に供給され
る。前記電源リセットＩＣ IC1の出力がオープンの場合
は、このダイオードD1を通じて電池BT1 の電圧が前記内
部電源ライン105 に供給される。
【００２２】C2は前記ダイオードD1の陽極側と接地間に
挿入され電荷を一時貯蔵するコンデンサで、不用意な電
源切断の場合でも短時間であれば前記メモリＩＣ群 101
への電圧供給を継続する事が出来る。R5は前記電池BT1
の過放電防止用の抵抗である。110 はコネクタで、上記
の回路とシステム本体とを接続し、このコネクタを介し
て信号やデータのやり取りを行う。
挿入され電荷を一時貯蔵するコンデンサで、不用意な電
源切断の場合でも短時間であれば前記メモリＩＣ群 101
への電圧供給を継続する事が出来る。R5は前記電池BT1
の過放電防止用の抵抗である。110 はコネクタで、上記
の回路とシステム本体とを接続し、このコネクタを介し
て信号やデータのやり取りを行う。
【００２３】以上までは従来例と同じであるが、本発明
はトライステートバッファX2〜X3の入力側制御信号ライ
ン 107, 108 、109 のプルアップを抵抗R1〜R3により、
電源リセットＩＣIC1 の電源入力ライン 104に行い、さ
らに前記電源入力ライン 104を抵抗R4によりプルダウン
し、さらにコンデンサC2を抵抗R4に並列に付加したもの
となっている。この様な構成であれば、システム本体よ
り電源Vcc 端子に電圧供給時には、入力側制御信号ライ
ン 107、 108、 109は抵抗R1〜R3によりプルアップ状態
となる。この状態で引き抜きが起きた場合について、図
４および図５(501) を用いて説明する。
はトライステートバッファX2〜X3の入力側制御信号ライ
ン 107, 108 、109 のプルアップを抵抗R1〜R3により、
電源リセットＩＣIC1 の電源入力ライン 104に行い、さ
らに前記電源入力ライン 104を抵抗R4によりプルダウン
し、さらにコンデンサC2を抵抗R4に並列に付加したもの
となっている。この様な構成であれば、システム本体よ
り電源Vcc 端子に電圧供給時には、入力側制御信号ライ
ン 107、 108、 109は抵抗R1〜R3によりプルアップ状態
となる。この状態で引き抜きが起きた場合について、図
４および図５(501) を用いて説明する。
【００２４】図４は使用する揮発性メモリＩＣM1〜M4の
モード表、図５(501) は各信号の時間経過を示したもの
であり、縦軸は電圧、横軸は時間を表している。縦軸の
電圧はシステム電源Vcc が５Ｖ、電池電圧が３Ｖの場合
を例に取っている。横軸の時間軸はＡが引き抜き時点、
ＢはRST バー信号が「Ｈ」から「Ｌ」に変わる時点、Ｃ
はコンデンサC1に充電されていた電荷が放電し、電池BT
1 に電源が切り替わる時点を表している。
モード表、図５(501) は各信号の時間経過を示したもの
であり、縦軸は電圧、横軸は時間を表している。縦軸の
電圧はシステム電源Vcc が５Ｖ、電池電圧が３Ｖの場合
を例に取っている。横軸の時間軸はＡが引き抜き時点、
ＢはRST バー信号が「Ｈ」から「Ｌ」に変わる時点、Ｃ
はコンデンサC1に充電されていた電荷が放電し、電池BT
1 に電源が切り替わる時点を表している。
【００２５】本発明では抜いた直後に各入力側制御信号
ラインが「Ｌ」レベルとなるわけではなく、コンデンサ
C2と抵抗R4により電源入力端子Vin と同一の経過を示
し、なだらかに電圧低下をする。これによりしばらくは
図４のＮＯ．３スタンバイの状態を保ち、電源入力端子
Vin の電圧が電源リセットＩＣ IC1の設定値以下となる
と、前記電源リセットＩＣIC1 の RSTバー端子が「Ｈ」
レベルから「Ｌ」レベルに変化する（図５のＢ時点）。
従ってこの期間における誤書き込みは防止されることに
なる。
ラインが「Ｌ」レベルとなるわけではなく、コンデンサ
C2と抵抗R4により電源入力端子Vin と同一の経過を示
し、なだらかに電圧低下をする。これによりしばらくは
図４のＮＯ．３スタンバイの状態を保ち、電源入力端子
Vin の電圧が電源リセットＩＣ IC1の設定値以下となる
と、前記電源リセットＩＣIC1 の RSTバー端子が「Ｈ」
レベルから「Ｌ」レベルに変化する（図５のＢ時点）。
従ってこの期間における誤書き込みは防止されることに
なる。
【００２６】さらに図５のＢ時点では電源出力端子Vout
はオープンとなる。コンデンサC1に充電されていた電荷
が放電し、電池BT1 の電圧に到達すると前記メモリＩＣ
M1〜M4は電池BT1 でのバックアップモードに入る（図５
のＣ時点）。コンデンサC2の電荷が放電後（図５のＤ時
点）は、抵抗R4により入力側制御信号ライン107 、108
、109 は「Ｌ」レベルに安定する。
はオープンとなる。コンデンサC1に充電されていた電荷
が放電し、電池BT1 の電圧に到達すると前記メモリＩＣ
M1〜M4は電池BT1 でのバックアップモードに入る（図５
のＣ時点）。コンデンサC2の電荷が放電後（図５のＤ時
点）は、抵抗R4により入力側制御信号ライン107 、108
、109 は「Ｌ」レベルに安定する。
【００２７】さらに本発明の第２の実施例として、引き
抜き時の誤書き込み防止を強化した例を図２に示す。図
２は電源制御回路103 の変形例103'を示したもので、電
源リセットＩＣ IC1の RSTバー出力とタクトスイッチSW
1 からの信号ライン201 とを加えたＡＮＤゲートX5の出
力を、図１の106 信号として使用する。信号ライン201
は通常電源リセットＩＣ IC1の入力よりプルアップされ
ており、スイッチSW1が押された時「Ｌ」レベルとな
る。これによりＡＮＤゲートX5は例え RSTバー端子が
「Ｈ」レベルであっても「Ｌ」レベルを出力することに
なり、内部回路は強制的にスタンバイモードになる。
抜き時の誤書き込み防止を強化した例を図２に示す。図
２は電源制御回路103 の変形例103'を示したもので、電
源リセットＩＣ IC1の RSTバー出力とタクトスイッチSW
1 からの信号ライン201 とを加えたＡＮＤゲートX5の出
力を、図１の106 信号として使用する。信号ライン201
は通常電源リセットＩＣ IC1の入力よりプルアップされ
ており、スイッチSW1が押された時「Ｌ」レベルとな
る。これによりＡＮＤゲートX5は例え RSTバー端子が
「Ｈ」レベルであっても「Ｌ」レベルを出力することに
なり、内部回路は強制的にスタンバイモードになる。
【００２８】図３は外部記憶装置の引き抜き時の様子を
示したものであり、 301はシステム本体, 302 は本外部
記憶装置、303 はスイッチSW1 のノブを表している。ノ
ブ303 を引き抜き時に必ず掴む部分に設置すれば、引き
抜く前にスタンバイモードになり、その状態で引き抜い
てもデータの書き込みは発生しない。
示したものであり、 301はシステム本体, 302 は本外部
記憶装置、303 はスイッチSW1 のノブを表している。ノ
ブ303 を引き抜き時に必ず掴む部分に設置すれば、引き
抜く前にスタンバイモードになり、その状態で引き抜い
てもデータの書き込みは発生しない。
【００２９】なお本実施例による方法は、入力側制御信
号ライン 107、 108、 109が入力側電源ライン104 にプ
ルアップされ、さらに入力側電源ライン104 がプルダウ
ンされる第１の実施例にのみ有効なのではなく、入力側
制御信号ライン 107、 108、109 が直接プルダウンされ
ていても良い。この場合は入力側電源ライン104 のプル
ダウン抵抗R4およびこれに並列に挿入されたコンデンサ
C4は無くてもよい。要は外部記憶装置が単体で放置され
たときに、入力側制御信号ライン 107、 108、109 がプ
ルダウンされていれば、この入力側制御信号ラインの入
力レベルは確定し、貫通電流による電池浪費は発生しな
いし、システム本体に挿入されたまま電源を切断された
時の電池浪費も発生しない。
号ライン 107、 108、 109が入力側電源ライン104 にプ
ルアップされ、さらに入力側電源ライン104 がプルダウ
ンされる第１の実施例にのみ有効なのではなく、入力側
制御信号ライン 107、 108、109 が直接プルダウンされ
ていても良い。この場合は入力側電源ライン104 のプル
ダウン抵抗R4およびこれに並列に挿入されたコンデンサ
C4は無くてもよい。要は外部記憶装置が単体で放置され
たときに、入力側制御信号ライン 107、 108、109 がプ
ルダウンされていれば、この入力側制御信号ラインの入
力レベルは確定し、貫通電流による電池浪費は発生しな
いし、システム本体に挿入されたまま電源を切断された
時の電池浪費も発生しない。
【００３０】また本実施例では外部記憶装置の引き抜き
時把持部にスイッチを設けたが、スイッチの設置場所は
把持部に限られるものではなく、またスイッチではなく
他の起動手段であってもよい。本発明はその主旨を逸脱
しない範囲で種々の変形を採り得る。
時把持部にスイッチを設けたが、スイッチの設置場所は
把持部に限られるものではなく、またスイッチではなく
他の起動手段であってもよい。本発明はその主旨を逸脱
しない範囲で種々の変形を採り得る。
【００３１】
【発明の効果】以上詳述した様に、第１の発明によれば
システムからコネクタを介して入力される制御信号を、
電源リセットＩＣの入力電源側即ちシステム本体からコ
ネクタを介して印加される電源側よりプルアップし、さ
らにその電源ラインからは接地へプルダウン抵抗とコン
デンサが付加されているため、システム本体より電源供
給中に本外部記憶装置を引き抜かれても、制御信号の電
圧変化は電源電圧と同期して低下して行くため、所定の
期間プルアップ即ち「Ｈ」レベルを保つことができる。
従って従来のプルダウンの様にすぐに「Ｌ」レベルとな
り、データの誤書き込みが生ずることはない。
システムからコネクタを介して入力される制御信号を、
電源リセットＩＣの入力電源側即ちシステム本体からコ
ネクタを介して印加される電源側よりプルアップし、さ
らにその電源ラインからは接地へプルダウン抵抗とコン
デンサが付加されているため、システム本体より電源供
給中に本外部記憶装置を引き抜かれても、制御信号の電
圧変化は電源電圧と同期して低下して行くため、所定の
期間プルアップ即ち「Ｈ」レベルを保つことができる。
従って従来のプルダウンの様にすぐに「Ｌ」レベルとな
り、データの誤書き込みが生ずることはない。
【００３２】コンデンサの電荷が充分放電した後は、コ
ンデンサに並列に挿入されたプルダウン抵抗により、前
記入力制御信号ラインはプルダウンされることになり、
制御回路の入力レベルは確定し、制御回路における貫通
電流による電池浪費が生じなくなる。
ンデンサに並列に挿入されたプルダウン抵抗により、前
記入力制御信号ラインはプルダウンされることになり、
制御回路の入力レベルは確定し、制御回路における貫通
電流による電池浪費が生じなくなる。
【００３３】また入力制御信号ラインのプルアップ抵抗
は、システム本体からの電源入力端子に接続されている
ので、本外部記憶装置をシステム本体に挿入したままシ
ステム本体の電源を切断された場合でも、バックアップ
電池を浪費することはない。
は、システム本体からの電源入力端子に接続されている
ので、本外部記憶装置をシステム本体に挿入したままシ
ステム本体の電源を切断された場合でも、バックアップ
電池を浪費することはない。
【００３４】また本外部記憶装置の第２の発明では、引
き抜き時把持部にスイッチを設けて、スイッチを押した
場合には電源制御回路よりメモリ制御回路を動作させな
い信号が発生するようにしているので、メモリＩＣは本
外部記憶装置を引き抜く前に書き込み不能になり、誤書
き込みを防止できる。
き抜き時把持部にスイッチを設けて、スイッチを押した
場合には電源制御回路よりメモリ制御回路を動作させな
い信号が発生するようにしているので、メモリＩＣは本
外部記憶装置を引き抜く前に書き込み不能になり、誤書
き込みを防止できる。
【００３５】さらに入力側制御信号ラインをプルダウン
しているので、メモリ制御回路の入力レベルは確定し、
メモリ制御回路における貫通電流による電池浪費も発生
せず、システム本体に挿入されたまま電源を切断された
時の電池浪費も発生しない。
しているので、メモリ制御回路の入力レベルは確定し、
メモリ制御回路における貫通電流による電池浪費も発生
せず、システム本体に挿入されたまま電源を切断された
時の電池浪費も発生しない。
【００３６】このように本発明によれば、電源供給中の
引き抜きによるデータの誤書き込みとシステムに挿入し
たままでのシステム電源切断による電池浪費の両方を解
決する外部記憶装置を提供することができる。
引き抜きによるデータの誤書き込みとシステムに挿入し
たままでのシステム電源切断による電池浪費の両方を解
決する外部記憶装置を提供することができる。
【図１】本発明の第１の実施例を示す回路図。
【図２】本発明の第２の実施例の電源制御回路を示す回
路図。
路図。
【図３】本発明の第２の実施例の引き抜き状態を表す説
明図。
明図。
【図４】外部記憶装置におけるメモリＩＣの動作モード
表。
表。
【図５】外部記憶装置における各信号ラインの引き抜き
後の電圧経時変化を表す説明図。
後の電圧経時変化を表す説明図。
【図６】従来技術による外部記憶装置の回路図。
１０１ … 揮発性メモリＩＣ群 １０２ … メモリ制御回路 １０３ … 電源制御回路 １０４ … 入力側電源ライン １０５ … 内部電源ライン １０６ … リセット信号ライン １０７ … チップイネーブル信号ライン １０８ … アウトプットイネーブル信号ライン １０９ … ライトイネーブル信号ライン １１０ … コネクタ Ｍ１〜Ｍ４ … 揮発性メモリＩＣ Ｘ１ … デコーダＩＣ Ｘ２〜Ｘ４ … トライステートバッファ ＩＣ１ … 電源リセットＩＣ ＢＴ１ … 電池 Ｄ１ … ダイオード Ｃ１〜Ｃ２ … コンデンサ Ｒ１〜Ｒ１１ … 抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ０６Ｋ 19/07
Claims (3)
- 【請求項１】 複数の揮発性メモリＩＣと、その複数の
揮発性メモリＩＣの一つを選択し、書き込み・読み出し
を制御するメモリ制御回路と、システム本体より電源を
入力され、その電圧が規定電圧以上である場合にほぼそ
の電圧を出力すると共に、前記メモリ制御回路が動作可
能となるような信号を発生する電源制御回路と、システ
ム本体より規定電圧以上の電源が入力されない場合に、
前記揮発性メモリＩＣの記憶データを保持するための電
池とを有する外部記憶装置において、システム本体より
メモリ制御信号が入力される入力側制御信号ラインを前
記電源制御回路の入力側にプルアップするプルアップ手
段と、前記電源制御回路の入力側と接地間に挿入された
コンデンサとプルダウン手段とを具備することを特徴と
する外部記憶装置。 - 【請求項２】 複数の揮発性メモリＩＣと、その複数の
揮発性メモリＩＣの一つを選択し、書き込み・読み出し
を制御するメモリ制御回路と、システム本体より電源を
入力され、その電圧が規定電圧以上である場合にほぼそ
の電圧を出力すると共に、前記メモリ制御回路が動作可
能となるような信号を発生する電源制御回路と、システ
ム本体より規定電圧以上の電源が入力されない場合に、
前記揮発性メモリＩＣの記憶データを保持するための電
池とを有する外部記憶装置において、システム本体より
メモリ制御信号が入力される入力側制御信号ラインをプ
ルダウンするプルダウン手段と、前記外部記憶装置の引
き抜き前に前記電源制御回路から前記メモリ制御回路を
動作不能とする信号を発生させる信号発生手段を具備す
ることを特徴とする外部記憶装置。 - 【請求項３】 前記信号発生手段は前記外部記憶装置の
引き抜き時把持部に設けられた起動手段により起動され
ることを特徴とする請求項２記載の外部記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5138008A JPH06348376A (ja) | 1993-06-10 | 1993-06-10 | 外部記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5138008A JPH06348376A (ja) | 1993-06-10 | 1993-06-10 | 外部記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06348376A true JPH06348376A (ja) | 1994-12-22 |
Family
ID=15211911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5138008A Pending JPH06348376A (ja) | 1993-06-10 | 1993-06-10 | 外部記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06348376A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007133565A (ja) * | 2005-11-09 | 2007-05-31 | Dainippon Printing Co Ltd | Ｉｃカード及びｉｃカードのプログラム |
| US7492663B2 (en) | 2003-12-26 | 2009-02-17 | Seiko Epson Corporation | Storage device with protection against inadvertent writing |
-
1993
- 1993-06-10 JP JP5138008A patent/JPH06348376A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7492663B2 (en) | 2003-12-26 | 2009-02-17 | Seiko Epson Corporation | Storage device with protection against inadvertent writing |
| JP2007133565A (ja) * | 2005-11-09 | 2007-05-31 | Dainippon Printing Co Ltd | Ｉｃカード及びｉｃカードのプログラム |
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