JPH0887890A - 集積回路メモリにおけるアドレスデコーディング方法および装置 - Google Patents

集積回路メモリにおけるアドレスデコーディング方法および装置

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JPH0887890A
JPH0887890A JP7259289A JP25928995A JPH0887890A JP H0887890 A JPH0887890 A JP H0887890A JP 7259289 A JP7259289 A JP 7259289A JP 25928995 A JP25928995 A JP 25928995A JP H0887890 A JPH0887890 A JP H0887890A
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Abstract

(57)【要約】 【課題】 集積回路メモリにおけるアドレスデコーディ
ング方法および装置 【解決手段】 メモリ１のアドレスをデコードするため
の方法において、アドレスフィルタリング回路７が、ア
ドレスバスＡＤＲにおいてアドレスの変化が検出される
たびにパルスが発生されて、所定の時間の間、アドレス
デコーダ２を禁止する。より具体的には、入力に印加さ
れたアドレスに相当する行を選択してその行に制御電圧
を印加する行デコーダＤＲにフィルタリング信号ｆが印
加される。低電源電圧メモリに適用される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する利用分野】本発明は、集積回路メモリに
おけるアドレスデコーディング方法、およびその方法を
実施するメモリに関するものである。
【０００２】
【従来の技術】集積回路における現在の傾向として、よ
り大規模な集積を目指すと共に、必要となる電圧および
電力値を低下させる方向での研究が進められている。特
にメモリの分野では、技術革新によって急速な発展が見
られ、すでに３ボルトオーダーの低電圧メモリ回路が提
案されている。しかしながら、これら低電圧回路の速度
と信頼性に関して性能特性を維持するには、特に、メモ
リセルの行に十分な読み出し電圧を印加するために、電
圧増倍回路を使用することが必要である。メモリセルの
行は、メモリセルのゲートを制御して、オンであるメモ
リセルが列（ドレインに接続する）に十分な電流を流
し、出力において（列に接続されている）読み出し回路
によってそれらのオン状態を迅速かつ高い信頼性を持っ
て検出することを思い出されたい。
【０００３】例えばこれらの電圧増倍回路に使用される
構造は、当業者には広く周知のチャージポンプ構造であ
る。これらのチャージポンプの一般的原理は、クロック
によって制御されてダイオード動作またはトランジスタ
動作されるスイッチのアレイを用いて、コンデンサを並
列に充電して、直列に放電するというものである。アメ
リカ合衆国特許第 4,839,787号を参照することができ
る。電圧増倍回路は、特に、そのトランジスタおよびコ
ンデンサの数と、その内部抵抗と、所定の時間にできる
だけ一定の出力電圧で所定の電流を、言い換えれば所定
の出力電荷を出力する能力とによって特徴付けられる。
ここで、この所定の時間とは、出力電圧が降下し始める
までの時間である。後者の特徴は特に扱いが難しく、表
面積が大きく大量の電流を消費する（使用するトランジ
スタとコンデンサの数および特性のために）ような構造
を用いない限りは、電圧増倍回路の使用が難しくなる。
【０００４】非同期メモリ回路、つまり外部からのクロ
ック信号を受けない回路は、常にデータ要素を受けるこ
とができる。これらのデータ要素は直ちに処理されて対
応する動作が行われる。特に、到着したアドレスは直ち
にデコードされる。従って、これらのメモリのアクセス
時間は非常に効率的なものである。メモリが、低電圧非
同期メモリである場合、非常に高速に新規のアドレスを
処理することができる。メモリの対応する行と列とが選
択され、制御電圧が印加される。特に、読み出しモード
（通常デフォルトアクセスモードである）では、電圧増
倍回路より出力された読み出し電圧が、アドレスされた
行に印加される。続いて回路が結果を出力せよという指
令を受けると（通常ＯＥで示される出力を可能化する信
号の活性化）、残された動作は出力読み出し回路を活性
化することであって、その後、速やかに結果が外部デー
タバスに出力される。
【０００５】ここで、メモリアドレスは内部バスによっ
て与えられるが、この内部バスは、（寄生によって）ノ
イズがのっているか、あるいは他の集積回路と共同で分
割使用されている。メモリのデコーダが外部バス上のア
ドレスの変化を全て考慮するならば、非常に近い周期で
異なる行（容量性の行）が選択され、これらの行に電圧
増倍回路から送られてくる電圧が次々に印加される。電
圧増倍回路はもはや、２つの行の選択の間で再充電され
るのに必要な時間をとることができず、電圧降下する。
電圧増倍回路に出力における電圧は、再び徐々に上昇す
る前に、危険な状態までゼロに向かって低下する。電圧
増倍回路を再充電するのにかかる時間は特に長く、約 1
00ｎｓ程度である。電圧増倍回路が放電されている時
に、読み出しモードにおいて選択されたアドレスについ
て結果を出力（ＯＥ）に出力せよという命令を受けるな
らば、読み出しは意味をなさない。このことは実際上信
頼性の点で問題となる。
【０００６】
【発明が解決しようとする課題】本発明は、メモリアク
セス時間と両立しない、行の読み出し電圧の降下という
上記の問題を解決することを提案するものである。請求
項に記載のとおり、本発明はメモリのアドレスをデコー
ドするための方法に関するものである。
【０００７】
【課題を解決するための手段】本発明では、アドレスバ
ス上で検出されるアドレスの変化のたびに、時間ｄ１の
間アドレスデコーディング禁止指令が発生される。つま
り、アドレスに、速い周期で連続しておこる変化があっ
た場合、これらの変化は無視されて、選択された変化の
みが最後の変化となり、このアドレスの最後の変化の
後、時間ｄ１の間、デコーダが禁止される。反対に、デ
コーダは、ｄ１より長い時間中、アドレスバス上の任意
の安定なアドレスを処理することができる。本発明はさ
らに、メモリセルを選択するためのアドレスデコーダを
備えた集積回路形のメモリに関するものである。本発明
によれば、メモリは、アドレスの変化をフィルタリング
して、アドレスの変化が検出された後所定の時間ｄ１の
間上記アドレスデコーダを禁止するための回路を備えて
いる。
【０００８】
【発明の実施の形態】さらに特定するならば、行と列と
のマトリクスに組織化されたメモリの場合、本発明は、
メモリの行のアドレスのフィルタリングに適用されるも
のである。本発明では、デコーダが行デコーダと列デコ
ーダとを備えている場合、フィルタリング回路が、行デ
コーダに印加されるフィルタリング信号を出力する。行
デコーダが、１つの行を選択してその他の行を非選択と
するアドレスデコーディング回路と、行への電圧を切り
換えるための電圧切換回路とを備える場合、行デコーダ
は、入力にフィルタリング信号を受けて上記電圧切換回
路を禁止する禁止回路をさらに備えているのが有利であ
る。つまり、アドレスのデコーディングは永続的に行わ
れる。禁止されるのは、読み出し電圧の行への切り換え
のみである。このようにして、メモリへのアクセス時間
は実際上変化せず、アドレスのデコーディングは、行へ
の電圧の切り換えよりも遅い。禁止の継続時間は、アド
レスのデコーディングに必要な最大の時間の範囲内（よ
り悪い場合）であるように選択するのが好ましい。
【０００９】フィルタリング回路のために、使用する回
路は、アドレス検出回路と、入力パルスを受けて所定の
持続時間のパルスを発生するための回路とである。アド
レスの遷移または制御信号における遷移を検出するため
の回路、あるいは回路を可能化するための回路は、実行
すべき動作のシーケンシングに必要な内部クロック信号
を発生させるために非同期回路内において従来用いられ
ている。反対に、アドレス遷移がない場合には、これら
は、回路をスタンバイ状態にして回路の消費電力を大幅
に減少させる信号を発生させるために使用される。アド
レス検出回路の動作原理は、入力信号の現在の状態をあ
らかじめ記憶された状態と比較して、違っていれば現在
の状態を記憶し、出力パルスを発生させるというもので
ある。パルス発生回路もまた、内部クロック信号を発生
させるために、これら同じ非同期回路のアドレス遷移検
出回路の出力に使用される。添付図を参照して行う以下
の詳細な記載より、本発明のその他の特徴および利点が
明らかとなろう。以下の記載は単なる具体例であって本
発明を限定するものではない。
【００１０】
【実施例】図１に、集積回路メモリの単純な一般構造を
示す。メモリ１のマトリクスは、メモリセルのドレイン
に接続された列とメモリセルのゲートに接続された行と
によって構成されている。この例では、メモリセルはフ
ローティングゲートＭＯＳ技術によって作製されてい
る。しかしながら、本発明はこの実施例に限定されるも
のではない。列アドレスと行アドレスとによって、行と
列との交差する位置にあるメモリセルがアドレスされ
る。従って、デコーダ２は行デコーダＤＲと列デコーダ
ＤＣを備えている。外部アドレスバスＢＡから与えられ
るアドレスは、アドレスレジスタ３に記憶され、このア
ドレスレジスタ３の出力は、メモリの内部アドレスバス
ＡＤＲに接続されている。この例では、内部アドレスバ
スＡＤＲは２つの部分、つまり、行デコーダＤＲに入力
される行アドレスと、列デコーダＤＣに入力される列ア
ドレス（この例ではそれぞれアドレスビットａ０〜ａ７
およびａ８〜ａ15にエンコードされている）に分割され
ている。
【００１１】行デコーダは直接メモリの行を制御する。
つまり行デコーダはアドレスされた行に制御電圧Ｖr を
印加して、一方、その他の行を接地する（つまりそれら
をＶssに接続する）。この制御電圧は、読み出しまたは
書き込み電圧である。列デコーダはゲート回路４を制御
し、このゲート回路４は、アドレスされた列（単数また
は複数）に制御電圧（Ｖｃ）を印加して、その他の列に
グランド電圧（Ｖss）を印加する。ゲート回路４は、列
をデータ入／出力回路５に接続する。データ入／出力回
路５は、メモリの外部入／出力バスＢＤに接続されてい
る。列および行のための制御電圧は、例えば電圧発生回
路６から供給される。この電圧発生回路６は、その入力
に電圧ＶccとＶssを受ける。電圧発生回路６は特に電圧
増倍回路６ｍを備え、この電圧増倍回路６は、その入力
に低い動作電圧Ｖcc（例えば３ボルト程度）を受けて、
行制御電圧Ｖｒとして５ボルト程度の読み出し電圧を出
力する。
【００１２】本発明によれば、メモリの構造にはさら
に、アドレスフィルタリング回路７が備えられている。
この回路は、その入力が内部アドレスバスＡＤＲに接続
されており、フィルタリング信号ｆを出力し、このフィ
ルタリング信号ｆがメモリのデコーダ２に入力される。
本発明によれば、このフィルタリング回路７は、内部ア
ドレスバスＡＤＲ上で任意のアドレス変化を検出した後
に時間ｄ１の間デコーダ２を禁止することによって、過
剰に速いアドレスの遷移をフィルタリングするものであ
る。
【００１３】図２にフィルタリング回路の具体例を示
す。このフィルタリング回路７が、個々のアドレスビッ
ト上での遷移を検出するための回路８と、アドレスビッ
ト上で少なくとも１つの遷移が検出されるやいなやアド
レスの変化に関する情報要素を出力するための論理ＯＲ
ゲート回路９と、フィルタリング信号ｆとして継続時間
ｄ１のパルスを発生させる回路10とを備えている。さら
に特定するならば、ここに示した例では、アドレス遷移
を検出するための回路８は、処理すべき１つのアドレス
ビットあたり１つの検出段を備えている。つまり、個々
の検出段８ｉが、その入力でアドレスビット（符号ａ
ｉ）を受けて、対応する検出信号（符号ａｔｉ）を出力
する。検出段８ｉは、例えば、フリップフロップ回路Ｄ
ｉおよび排他的ＯＲゲートＸｉを備えている。このフリ
ップフロップ回路の入力Ｄがアドレスビットａｉを受け
て、このフリップフロップ回路の出力Ｑが信号Ｑｉを出
力する。排他的ＯＲゲートＸｉは、一方の入力でアドレ
スビットａｉを受け、もう一方の入力で信号Ｑｉを受け
る。この排他的ＯＲゲートの出力が検出信号ａｔｉを与
え、この信号は、更に、フリップフロップ回路のクロッ
ク信号（Ｈ）に帰還される。
【００１４】動作の原理は単純である。アドレス遷移を
検出するには、その前の論理状態（高いか低いか）を記
憶することが必要である。この記憶はフリップフロップ
回路Ｄｉによって行われるもので、このフリップフロッ
プ回路はその出力Ｑに前の状態を記憶する。対応する信
号Ｑｉの状態は、排他的ＯＲゲート内で、常にアドレス
ビットａｉの現在の状態と比較される。排他的ＯＲゲー
トＸｉの出力ａｔｉは、信号ａｉとＱｉが同じ論理信号
を有する限りは第１の論理レベル（本実施例では０）で
ある。信号ａｉとＱｉが異なる論理状態をとるやいな
や、排他的ＯＲゲートＸｉの出力が第２の論理レベル
（本実施例では１）に移行する。第１のレベル（０）か
ら第２のレベル（１）への移行は、アドレスビットａｉ
の遷移が検出されたことを示し、これによって、フリッ
プフロップ回路の入力Ｄに印加されたビットａｉの現在
の状態が記憶される。従って、信号ａｉおよびＱｉが再
び同じ論理状態となり、ゲートＸｉの出力が第１の論理
状態（０）に戻る。従って、ビットａｉ上でのアドレス
遷移の検出によって、出力ａｔｉにおいて非常に短いパ
ルスが発生する。
【００１５】アドレス遷移検出信号ａｔｉは、ＯＲゲー
ト回路９の入力に印加され、少なくとも１つのアドレス
ビットにおける遷移に相当するアドレスの変化を検出し
たことを示す信号Ｓｄを出力させる。この信号Ｓｄがパ
ルス発生回路10に印加されて、このパルス発生回路10
が、上記のアドレス変化検出パルスに応答する形で所定
の持続時間ｄｉを有するパルスを発生させる。簡単な例
では（図には詳述せず）、パルス発生回路が、コンデン
サの充電および放電を制御するためのインバータと、コ
ンデンサによって与えられる信号を整形するための回路
とを備えていてもよい。さらに複雑なその他の例も可能
である。これら一般に使用される回路は当業者らには広
く周知である。
【００１６】本発明によれば、フィルタリング信号ｆと
して出力される所定の持続時間ｄ１を有するパルスが、
その持続時間の間、デコーダ２を禁止する。実際には、
従って、少なくともこの時間ｄ１の間アドレスバスＡＤ
Ｒ上に存在したアドレスのみがデコードされる。図３に
示すタイミングチャートは、フィルタリング回路の動作
を具体的に示している。アドレスバスＡＤＲ上でアドレ
ス遷移が起こるたびに、ＯＲゲートの出力Ｓｄからアド
レス変化検出パルスが出力される。この例では、６回の
アドレスの変化が示されている。これらの変化は非常に
素早く続いて起こり、その後、それよりもゆっくりとし
た２回の変化が続いて起こる。最後の２つのアドレスは
ｄ１よりも長い時間安定である。
【００１７】従って、対応するフィルタリング信号ｆ
は、最初のアドレス検出パルスで始まって、７番目のア
ドレス変化検出パルスによって制御される最後の時間ｄ
１が経過した後に停止する第１の長いパルスを有する。
その後、次のアドレス変化が検出されると、持続時間ｄ
１の別のパルスが出力される。その後アドレスは安定な
状態を保つ。本発明はとりわけ、メモリの行アドレスに
関連している。従って、フィルタリング信号は、本発明
では特に行デコーダＤＲに印加される。この場合、フィ
ルタリング回路は、行アドレスビット、この実施例では
ａ０〜ａ７（図２）のみを受けるのが好ましい。
【００１８】さらに、これまで見てきたように、デコー
ダは、第１に行アドレスをデコードして対応する行を選
択し、第２に、必要な電圧を行に印加させる。つまり、
選択された行には電圧Ｖｒを印加させ、その他の行
（『選択されない』行すなわち『非選択』行という）に
は０電圧（Ｖss）を印加させる。従って、デコーダは、
純粋なデコーディング回路と電圧切換回路とを備える。
本発明によれば、フィルタリング信号は、（禁止回路に
おいて）行デコーダの電圧切換回路を禁止するために使
用されるのが有利である。つまり、アドレスデコーディ
ングは、アドレス変化の検出と並行して常に行われ、電
圧の切り換えのみがフィルタリング信号によって禁止さ
れる。一方、選択が消えるならば、電圧は印加されな
い。
【００１９】好ましくは、フィルタリングされるのは、
選択された行に電圧Ｖｒを切り換えるための指令のみで
あるのが好ましい。実際、ある行が非選択である時、そ
の行にはゼロ電圧が印加される。このことによって電圧
増倍回路６ｍによって発生される電圧の降下という問題
が生じることは全くない。さらに、０電圧（Ｖss）の切
り換えは、それよりも前に行が選択されているならば
（Ｖr ）、電圧Ｖr の切り換えよりも遅くなる。選択の
みを遅らせて、『非選択』を遅らせないことによって、
メモリのアクセス時間は、本発明によるアドレスのフィ
ルタリングによって向上する。
【００２０】従って、本発明によれば、行デコーダは、
入力にフィルタリング信号ｆと行選択指令信号を受け、
フィルタリングされた行選択指令信号を出力する禁止回
路を各行ごとに備えている。このフィルタリングされた
行選択指令信号は、選択された行へと電圧（Ｖr ）を切
り換えるために電圧切換回路に印加される。以下、図４
を参照して、本発明のフィルタリング方法の好ましい実
施例を説明する。
【００２１】この例は、デコーディングのためにそれぞ
れｉ＝32行ずつのｋ＝８個のブロックに組織化された 2
56個のアドレス行０〜255 を有するメモリに対応してい
る。１つの行をアドレスするのに８ビットが必要であ
り、これら８個のビットをａ０〜ａ７で示す。ブロック
のアドレスはａ５〜ａ７の３ビットにコード化されてお
り、行のアドレスはａ０〜ａ４の５ビットにコード化さ
れている。
【００２２】従って簡単な具体例では、行デコーダは、
ブロック有効化信号を出力するｋ個のブロックアドレス
デコーダを有する。各ブロックアドレスデコーダごと
に、32個の行アドレスデコーダが存在する。それぞれの
行アドレスデコーダは、対応する行の選択指令信号と非
選択指令信号とを出力する。各ブロックに対応して、行
デコーダはさらに、１つの行につき１個ずつ32個の電圧
切換回路を有する。それぞれの電圧切換回路は、対応す
るブロックのアドレスデコーダの出力信号によって有効
化され、その入力において、この電圧切換回路の出力が
接続されている行のアドレスデコーダを選択するための
指令信号と非選択とするための指令信号とを受ける。電
圧切換回路は、対応する行に対して、電圧発生回路６に
よって与えられる電圧（Ｖr ）（選択用）または電圧Ｖ
ss（非選択）の切り換えを行う。
【００２３】図４には、アドレスブロックＢ2 のブロッ
クアドレスデコーダＤＥＣＢ2 と、アドレスブロックＢ
2のアドレス行ｒ4の行アドレスデコーダＤＥＣｒ4と、
電圧をブロックＢ2 のアドレス行ｒ4 （つまりメモリに
おけるアドレス行68）に切り換えるための回路ＣＭ4,2
とが示されている。慣例によって、ローアクディブアド
レスビットとＮＡＮＤゲートを用いたアドレスデコーデ
ィング方式を有するように選択されることに注意された
い。従ってデコーダＤＥＣＢ2 は、入力において内部ア
ドレスバスＡＤＲからビットａ５〜ａ７を受け、アドレ
スブロックＢ2 を認識する。デコーダＤＥＣＢ2 は、こ
こではビットａ６を反転させるインバータ段11を備えて
いる。従ってこのインバータ段の出力にはビットａ５、
ｎａ６およびａ７が存在し（ここで、ｎａ６は、ビット
ａ６の反転ビットを意味し、以下同様に、『ｎ』が先頭
に付されたビットは反転ビットを意味する）、これらの
ビットが、２つの絶縁された論理出力ｃｏｍｐ2 および
ｃｏｍｎ2 を有するＮＡＮＤゲート12の入力に印加され
る。従ってｃｏｍｐ2 ＝ｃｏｍｎ2 ＝／（ａ５・ｎａ６
・ａ７）となる（ここで、／は反転記号である。従っ
て、データバス上に存在するのが真にブロックＢ2 のア
ドレスであるならば、これら２つの論理信号がゼロとな
る。そうでない場合にはそれらは『１』となる。特に、
低電源電圧回路に関する本発明のケースにおいては、高
レベルの論理信号は低電源電圧Ｖcc、例えば３ボルトに
相当することに注意されたい。
【００２４】２つの絶縁された出力を有するＮＡＮＤゲ
ートを、図４のＣＭＯＳ技術に基づいて説明する。絶縁
は、公知の方法でＮチャネル形トランジスタの直列回路
網ＲＮとＰチャネル形トランジスタの並列回路網ＲＰと
の間に絶縁トランジスタＴｉｓｏを配置することによっ
て行われる。並列回路網ＲＰの出力と絶縁トランジスタ
Ｔｉｓｏとの間で１つの出力ｃｏｍｎ2 を取る。絶縁ト
ランジスタＴｉｓｏと直列回路網の入力との間でもう１
つの出力ｃｏｍｐ2 を取る（出力ｃｏｍｐ2 は以下に明
らかなように電圧Ｖr の切り換えを制御するもので、従
って２つの出力間で絶縁が必要となる）。
【００２５】ブロックＢ2 の選択を確認するためのこれ
らの２つの出力信号ｃｏｍｐ2 およびｃｏｍｎ2 は、ブ
ロックＢ2 の切り換え回路ＣＭi,2 、特に回路ＣＭ4,2
に印加される。さらに、信号ｃｏｍｎ2 を受けるインバ
ータ13は、行アドレスのデコーディングを確認するため
のデコーディング有効化信号ＶＢ2 を出力する。ブロッ
クＢ2 のアドレス行ｒ4 のデコーダＤＥＣｒ4 は、イン
バータ段14とＮＡＮＤゲート15とを有するこのグループ
のアドレス（４）をデコードするための第１の回路を備
えている。このＮＡＮＤゲート15はさらに、その入力に
おいて、対応するブロックのデコーダＤＥＣＢ2 によっ
て出力されるデコーディング有効化信号ＶＢ2 を受け
る。ＮＡＮＤゲートの後にはインバータ16が続き、この
インバータ16は行選択指令信号ｓｅｌ4,2 を出力する。
【００２６】ブロックＢ2 のアドレス行の非選択を指令
するための信号ｄｓｅｌ4,2 はＮＡＮＤゲートの出力か
ら直接出力される。本発明によれば、行デコーダはさら
に禁止回路17を備え、この禁止回路17は、その入力にお
いて、本発明のフィルタリング回路７によって与えられ
るフィルタリング信号ｆをインバータを介して受け、更
に、行選択指令信号ｓｅｌ4,2 をそのまま受けて、本発
明の方法に従ってフィルタリングされた選択指令信号ｆ
ｓｅｌ4,2 を出力する。この禁止回路は、本実施例にお
いては第１のＮＡＮＤゲート18を有し、このＮＡＮＤゲ
ート18の後には直列にインバータ19が続く。
【００２７】上記のデコーダでは、内部アドレスバスＡ
ＤＲによって実際にアドレスされるのがブロックＢ2 の
行ｒ4 であるならば、選択指令信号ｓｅｌ4,2 は、論理
状態「１」、つまり低電源電圧では約３Ｖとなり、非選
択指令信号ｄｓｅｌ4,2 は論理状態「０」となろう。そ
うでない場合には、信号ｄｓｅｌ4,2 が「１」となっ
て、信号ｓｅｌ4,2 が「０」となろう。ここで、本発明
では、バス上でのアドレスの変化によって、フィルタリ
ング信号ｆが発生される。従って、本発明の禁止回路17
の出力に現れるフィルタリングされた選択指令信号ｆｓ
ｅｌ4,2 は、図２のタイミングチャートに従って、アド
レスの変化が検出されたとき、少なくとも時間ｄ１の
間、強制的に論理レベル「０」にされる。実際、この信
号は時間ｄ１以上継続する安定なアドレスがない限りゼ
ロのまま維持される。その後、この信号は選択指令信号
ｓｅｌ4,2 の論理レベルを取る。実際にブロックＢ2 の
行４がアドレスされた場合には、この信号は論理レベル
「１」となる。
【００２８】従って、非選択指令信号ｄｓｅｌ4,2 と共
に、ブロックＢ2 のアドレス行ｒ4への電圧の切り換え
を行うための電圧切換回路ＣＭ4,2 に印加されるのは、
このフィルタリングされた選択指令信号ｆｓｅｌ4,2 で
ある。本実施例では、この電圧切換回路は、以下の。電
圧Ｖr と電圧Ｖssとの間に直列接続されて、Ｐチャネル
形トランジスタＴｐとＮチャネル形トランジスタＴｎと
を備えたＣＭＯＳインバータであって、トランジスタＴ
ｎのゲートがデコーダＤＥＣＢ2 より出力される信号ｃ
ｏｍｐ2 を受け、（トランジスタＴｐとＴｎのドレイン
における）出力がコントロールすべき行Ｗ4,2 に接続さ
れているインバータと、ゲートにおいてフィルタリング
された選択指令信号ｆｓｅｌ4,2 を受け、ソースがトラ
ンジスタＴｐのゲートに接続されており、ドレインがデ
コーダＤＥＣＢ2 より出力される信号ｃｏｍｐ2 を受け
る、Ｎチャネル形選択トランジスタＴｓと、電圧Ｖr と
トランジスタＴｐのゲートとの間に接続され、ゲートが
インバータの出力に接続された、Ｐチャネル形ロッキン
グトランジスタＴｂと、ゲートを非選択指令信号ｄｓｅ
ｌ4,2 によって制御され、ソースがＶssに接続され、ド
レインがインバータの出力に接続された、Ｎチャネル形
非選択トランジスタＴｄｓとを備えている。
【００２９】行が選択された時にその行に電圧Ｖr を切
り換え、あるいは行が非選択とされた時にその行に電圧
Ｖssを切り換えなければならないこの回路においては、
制御信号ｃｏｍｐ2 とｃｏｍｎ2 は、「０」で表される
ゼロ論理電圧Ｖssに対応したローレベル状態においてア
クティブであり、一方、信号ｆｓｅｌ4,2 およびｄｓｅ
ｌ4,2 は、「１」で表される高論理電圧Ｖcc（本実施例
では３ボルト）に対応したハイレベル状態でアクティブ
である。動作の原理は簡単である。つまり、ブロック２
がアドレスされて行ｒ4 が選択される時、制御信号ｃｏ
ｍｎ2 とｃｏｍｐ2 は「０」であって、信号ｆｓｅｌ
4,2 が「１」である。信号ｄｓｅｌ4,2 は「０」であ
る。
【００３０】トランジスタＴｎのゲートに印加される
（プラスの閾値電圧を有する）信号ｃｏｍｐ
2 （「０」）がこのトランジスタをオフにし、一方、選
択トランジスタＴｓは信号ｆｓｅｌ4,2 （「１」）によ
ってオンされる。つまり、従ってインバータのトランジ
スタＴｐはオンであって、電圧Ｖr を行Ｗ4,2 に切り換
える。もしもブロックＢ2 の行ｒ4 が非選択ならば、信
号ｄｓｅｌ4,2 がアクティブとなり（「１」）、非選択
トランジスタＴｄｓを導通状態とし、トランジスタＴｓ
とＴｐはオフである。その場合この行Ｗ4,2 はＶssとな
る。
【００３１】ブロックが選択されないならば、制御信号
ｃｏｍｎ2 とｃｏｍｐ2 は共に「１」であって、フィル
タリングされた選択指令信号ｆｓｅｌ4,2 は「０」であ
り、非選択指令信号ｄｓｅｌ4,2 は「１」である。その
結果、トランジスタＴｓとＴｐはオフとなり、一方トラ
ンジスタＴｎとＴｄｓがオンとなる。このことは、非選
択行を接地された状態に保つ（この行が前に非選択とさ
れている場合）かまたはこの行を接地させる（この行が
前には選択されている場合）という結果をもたらす。行
が接地されているならばロッキングトランジスタＴｂは
オンである。つまり、その場合ロッキングトランジスタ
が、トランジスタＴｐのゲートに電圧Ｖr を印加して。
トランジスタＴｐをオフに保つ。
【００３２】以上見てきたように、フィルタリングされ
た選択指令信号ｆｓｅｌ4,2 は、アドレスが本発明の意
味において安定でない限りは（つまり少なくとも時間ｄ
１の間存在しない限りは）禁止回路17によって「０」の
状態に維持され、トランジスタＴｐはオフであって、電
圧ラインＶｒへの電流の引込みが全て阻止される。従っ
て電圧増倍回路は、アドレスがバス上で安定でない限り
は作動されない。図４を参照して上記に説明したデコー
ダの具体例、およびより一般的には選択指令（ｓｅｌ
4,2 ）の禁止によって、電圧Ｖr の選択された行への切
り換えのみを遅延させることが可能となる。特に、デコ
ーディングおよび非選択は遅延されない。最大の持続時
間ｄ１は、アドレスのデコーディングに必要な最大時間
に相当し、本発明のフィルタリングがメモリのアクセス
時間に及ぼす影響をできるだけ小さくするのが好まし
い。本発明のフィルタリング方法は、低電源電圧非同期
メモリの動作を内部電圧増倍回路の使用と両立可能にす
るものであって、その好ましい具体例では、メモリのア
クセス時間が過剰な不利益を被ることはなく、有利であ
る。
【図面の簡単な説明】
【図１】 本発明のフィルタリング回路を備えたメモリ
のブロック図である。
【図２】 本発明のフィルタリング回路の具体例を示す
ブロック図である。
【図３】 図２のフィルタリング回路のタイミングチャ
ートである。
【図４】 本発明の具体例におけるメモリの詳細な構造
を示す。
【符号の説明】
１ メモリ ２ アドレスデコーダ ３ アドレスレジスタ ４ ゲート回路 ５ データ入／出力回路 ６ 電圧発生回路 ６ｍ 電圧増倍回路 ７ アドレスフィルタリング回路 ８ｉ 検出段 ９ ＯＲゲート 10 パルス発生回路 11、14 インバータ段 12、15、18 ＮＡＮＤゲート 13、16、19 インバータ 17 禁止回路 ＡＤＲ メモリのアドレスバス ａｉ、ａ０〜ａ15 アドレスビット ａｔｉ 検出信号 ＢＡ アドレスバス ＣＭ4,2 、（ＣＭi,2 ） 電圧切換回路 ｓｅｌ4,2 選択指令信号 ｄｓｅｌ4,2 非選択指令信号 ｆｓｅｌ4,2 フィルタリングされた選択指令信号 ｃｏｍｎ2 、ｃｏｍｐ2 制御信号 ＤＲ 行デコーダ ＤＣ 列デコーダ Ｄｉ フリップフロップ回路 ｆ フィルタリング信号 Ｔｉｓｏ 絶縁トランジスタ Ｔｓ Ｎチャネル形選択トランジスタ Ｔｂ Ｐチャネル形ロッキングトランジスタ Ｔｐ Ｐチャネル形トランジスタ Ｔｎ Ｎチャネル形トランジスタ Ｔｄｓ Ｎチャネル形非選択トランジスタ Ｖr 、Ｖss 電圧 Ｘｉ 排他的ＯＲゲート
【手続補正書】
【提出日】平成７年１１月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 行と列とのマトリクスに組織化されたメ
    モリに対して、行デコーダが、アドレスされた行を選択
    してその他の行を非選択とするデコーディング回路と、
    上記の行への電圧を切り換えるための電圧切換回路とを
    備えている、メモリにおけるアドレスデコーディング方
    法であって、アドレスバス上でアドレスの変化が検出さ
    れるたびに、所定時間の間、禁止指令が発生して、上記
    禁止指令を上記電圧切換回路に印加することを特徴とす
    る方法。
  2. 【請求項２】 上記所定の時間が、上記デコーディング
    回路がアドレスされた行を選択するのに必要な最大の時
    間に相当することを特徴とする請求項１に記載のデコー
    ディング方法。
  3. 【請求項３】 行と列とのマトリクスに組織化された集
    積回路メモリであって、行デコーダが、アドレスされた
    行を選択してその他の行を非選択とするアドレスデコー
    ディング回路と、上記の行への電圧を切り換えるための
    電圧切換回路とを備えており、上記行デコーダが、フィ
    ルタリング信号を受けて上記電圧切換回路を禁止する禁
    止回路を備えていることを特徴とする集積回路メモリ。
  4. 【請求項４】 上記アドレスデコーディング回路が、そ
    れぞれの行ごとに、行選択指令信号と行非選択指令信号
    とを出力するデコーディング段を備え、上記電圧切換回
    路が、それぞれの行ごとに、上記行選択指令信号と上記
    行非選択指令信号の論理状態に基づいて選択電圧または
    非選択電圧を、対応する行に切り換えるための切り換え
    段を備え、上記デコーディング回路が、それぞれのデコ
    ーディング段ごとに禁止回路を備えており、この禁止回
    路が、上記フィルタリング信号と対応する行選択指令信
    号とを受けて、フィルタリングされた行選択指令信号を
    出力し、このフィルタリングされた行選択指令信号が、
    対応する非選択指令信号と共に上記電圧切換回路に印加
    されることを特徴とする請求項３に記載の集積回路メモ
    リ。
  5. 【請求項５】 上記行デコーダが、それぞれの行ごと
    に、禁止回路を備え、この禁止回路が、上記フィルタリ
    ング信号と上記行の選択を指令する信号とを受けて、選
    択電圧を上記の行に切り換えるための回路に、フィルタ
    リングされた選択指令信号を印加することを特徴とする
    請求項３に記載の集積回路メモリ。
  6. 【請求項６】 フィルタリング回路が、アドレスビット
    を受けて、その対応するアドレスビットの遷移を検出し
    たこと示す信号を出力するアドレス遷移検出用回路と、
    上記遷移検出信号を受けてアドレスの変化を検出したこ
    とを示す検出パルス信号を出力するＯＲゲートと、上記
    検出パルス信号を受けて、上記検出パルス信号に応答し
    て所定の持続時間を有するパルスを上記フィルタリング
    信号として出力するためのパルス発生回路とを備えてい
    ることを特徴とする請求項３〜５のいずれか一項に記載
    の集積回路メモリ。
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