JPH04195894A - 非同期式ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は非同期式ＲＡＭに関し、特に必要に応し任意の
と・ソト、ワードサイズのＲＡＭを発生するセルコンパ
イラまたは敷きつめ方式ケートアレイで使用する非同期
式ＲＡＭに関する。

［従来の技術］ 従来スタンタートセルなとの特定用途向は半導体集積回
路ては、顧客の要求に応してＲＡＭのヒツト、ワードサ
イズが変るため、セルコンパイラによりＲＡＭのアート
ワークパターンを発生し使用していた。

前記セルコンパイラによるＲＡＭは、従来、アドレス検
出回路の自動発生かレイアウト士または回路構成上困蛇
な為クロックを外部から供給する同期式のものか多く、
汎用品の非同期式のものと異なっていた。

このため、顧客か非同期式ＲＡＭの使用を８望した場合
は、第３図のブロック図に示すようにセルコンパイラて
自動発生を行なった同期式ＲＡＭ１０の外部にア］・レ
ス検出回路２００を付加し、非同期式ＲＡＭとして使用
していた。アドレス検出回路２００は、ＲＡＭのアドレ
ス信号１００〜１０５か変化したことを検出しクロック
（アドレスデコーダ回路の制御信号）を発生する回路で
ある。

第４図は、非同期式ＲＡＭの要部であるアドレスデコー
ダとアドレス検出回路２００の従来例を示したものであ
る。

アドレス信号１００〜１０２か変化するとアドレスデコ
ーダ３００てテコ−１・処理が開始され最終的には、選
択ざわたアドレス線１本かハイレヘルとなり、他の非選
択のアドレス線は全てロウレベルになるか、テコート処
理の途中で２本以上のアドレス線かハイレヘルになると
セル干渉を生し、書き込まれたテークか破壊する。

このため、第５図に示すようにアドレス信号１００〜１
０２か変化すると、同時にアドレス検出回路２００か動
作し、出力イー号２４にクロック９０を発生し、アトレ
ステコート処理が完了するまて遅延ケート２２１の遅延
時間て定まるパルス４３号２４によってアドレスデコー
ダ回路の出力をティセイフル状態（全出力口つしヘル状
、牲）に制御している。

［発明か解決しようとする課！］ 上述した従来の非同期式ＲＡＭは、必要なとットワート
サイズをセルコンパイラて自動発生した同期式ＲＡＭｌ
０と外部に付加するア）・レス検出回路２００により構
成されている。アドレス検出回路２００かアドレス信号
の変化を検出して発生するクロック９０は、アドレス変
化かア［・レス子コータ回路３００の出力３２に伝播し
ないうちにアドレスデコーダをティセイブル状態に制御
し、アドレスデコーダ回路でのテコ−１・処理か完了し
選択されるへきアドレス線か確定した後、ア］・レス子
コータ回路をイネーブル状態に制御して、セル干渉を防
止する機能を達成するためである。そこてヒ・ントワー
トの変化に対するアトしステコータの遅延量の変化を見
積って、外部に付加するアドレスデコーダとは別の回路
構成によりアドレス検出回路のクロックパルス幅を設定
する必要かあり、加えて、外部回路のレイアウトに自動
配置配線を使用するとアドレス検出回路を構成する基本
回路プロ・ツク間を接続する配線長の変動の影響を加味
して相当量の余裕度を持たせてクロックパルス幅を設計
する必要かあるためアクセス時間か遅くなるという欠点
かある。

また、特性を優先し、アトレステコーダ回路３００の遅
延時間とアドレス検出回路２００のクロックとの関係を
余裕度のない状態に設計すると、その都度レイアラ］・
後のタイミング検証に時間かかかったり、特性改善のた
めにレイアウトをやり直す場合などが生じ、設計期間か
延びるという欠点もある。

本発明は上記の欠点のない非同期式ＲＡＭを提供するこ
とを目的とする。

［課題を解決するための手段］ 本発明の非同期式ＲＡＭは、 アｔ・レス４３号の変化を検出して変化検出信号を発生
する検出手段と 前記変化検出信号をアドレスデコーダ回路の最長経路と
同〜構成の回路の伝播遅延時間分遅延させる遅延手段と
、 アドレスデコーダ回路を前記変化検出信号発生時にティ
セイブル状態に、遅延手段により遅延させられた前記変
化検出信号によりイネーブル状態にそわそわ制御する制
御手段とを共働するアドレス検出回路を有する。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の非同期式ＲＡＭの一実施例の要部であ
るアドレステコータ回路とアドレス検出回路を示す構成
図、第２区は第１図の実施例の動作を示すタイミンクチ
ャートである。

本実施例は第３図の従来例のアドレス検出回路２００の
代りにアドレス検出回路２０を用い、さらにアトレステ
コーダ３００内に、ケート３３゜３４．３５．３６より
なるテコータ遅延回路を設けたアドレスデコーダ３０を
用いたものである。

次に、第１図の実施例の動作について第２図を参照して
説明する。

アトレス１５号１００〜１０２か変化するど、その変化
をアドレス検出回路２０により検出し、検出した信号２
５により、制御回路４０を介して直ちにアドレスデコー
ダ回路３０の出力信号３２を制御して、全出カイ５号（
アドレス線）をロウレベルに設定し、テコート処理か完
了するまで、この状態をフリップフロップ２６により保
持する。

一方、アドレス変化を検出した前記検出信号２５は、ア
ドレスデコーダ回路内に設けられたテコーダ遅延回路（
ケート３３〜３６）の入力１５０に供給される。

航記テコータ遅延回路はアドレスデコーダ回路と同じ回
路構成になっているため概ねアドレスデコーダ回路３０
の長軽路の遅延量に相当する遅延時間を設定してあり、
この出力部１５１に前記検出イΔ号２５か到達すると、
テコ−］・処理か完了し２ているタイミンクになるため
この信号をフリップフロップ２６の別の人力とし、アド
レス検出回路のティセイブル状態を解除する。

本発明では基本的にアト・レス検出回路か発生するクロ
・・ツクのパルス幅を常にア［・レステコータの長軒路
の遅延時間と等しく設定できるため、正規動作に必要な
りロックパルスを確実に発生てきる。

［発明の効果コ 以上説明したように、本発明は、非同期式ＲＡＭのアド
レス検出回路の発生するクロックのパルス幅をアドレス
デコーダ回路の長軽路の遅延時間に設定することにより
、顧客要求による任意のヒツト・ワード構成の非同期式
ＲＡＭのアドレスデコーダ回路とクロック（アドレスデ
コーダ回路制御信号）のタイミンク、クロックパルス幅
を常に最適に保つことかでき、非同期式ＲＡＭのアクセ
ス時間を高速かつ容易に設計てきる効果がある。

特にセルコンパイラを利用して任意のヒツト・ワード構
成のＲＡＭアートワークパターンを発生するスタンター
トセルや敷きつめ方式のケートアレイに使用する場合に
有利である。

【図面の簡単な説明】

第１図は本発明の非同期式ＲＡＭの一実施例の要部であ
るアドレスデコーダ回路とア］・レス検出回路を示す構
成図、第２図は第１図の実施例の動作を示すタイミンク
チャート、第３図は従来の非同期式ＲＡＭを示す構成図
、第４図は、第３図の非同期式ＲＡＭの要部であるアド
レスデコーダとアドレス検出回路２００の従来例を示す
回路図、第５図は第４図の回路の動作を示すタイミンク
チャートである。 １０・・・同期式ＲＡＭ、 ２０．２００−・・アドレス検出回路、２１．２２１・
・・遅延ケート、 ２２．２２２−・・Ｅ７５Ｒゲート、 ２３．２２３・・・ＯＲゲー］・、 ２６・・・フリップフロップ回路、 ３０．３００・・・アドレスデコーダ回路、４０・・・
制御回路、 ４１・・・高駆動ケート、 ５０・・・プリチャージ回路、 ６０・・・メモリセル、 ７０・・・出力回路、 ８０・・・ソートライト回路、 ９０・・・クロック、 １００〜１０５・・・アドレス信号、 １１０・・・リート・イネーブル信号、１１１・・・チ
ップセレクト信号、 １２０〜１２３・・・テータ入カ、 １３０〜１３３・・・テータ出力、 １４０・・・制御信号、 １５０・・・アドレス検出信号久方、 １５１・・・アドレス検出信号出力。 特許出願人　日本電気アイジ−マイコンシステム株式会
社

Claims (1)

1. 【特許請求の範囲】 １）アドレス信号の変化を検出してアドレスデコーダ制
   御信号であるクロックを発生する非同期式ＲＡＭにおい
   て、 アドレス信号の変化を検出して変化検出信号を発生する
   検出手段と 前記変化検出信号をアドレスデコーダ回路の最長経路と
   同〜構成の回路の伝播遅延時間分遅延させる遅延手段と
   、 アドレスデコーダ回路を前記変化検出信号発生時にディ
   セイブル状態に、遅延手段により遅延させられた前記変
   化検出信号によりイネーブル状態にそれぞれ制御する制
   御手段とを具備するアドレス検出回路を有することを特
   徴とする非同期式ＲＡＭ。