JPS62137796A - ワ−ド線駆動回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体メモリ回路、特にアドレス遷移検出回路
とワード線パルス駆動回路とを備えたスタティックＲＡ
Ｍのワード線駆動回路に関するものである。

従来の技術 従来、半導体スタティックＲＡＭにおいて動作時の消費
電力を低減するため、アドレス入力の遷移を検出して発
生させたパルスを利用して、そのパルスが生じている期
間のみワード線を活性化するという方式が採られる場合
があった。そのワード線活性期間中にメモリセルから読
み出されたデータは、例えば出力バッファ等の回路でラ
ッチしてワード線活性期間終了後もデータを保持するこ
ととし、ワード線活性期間終了後は選択行をも含めて全
てのワード線をローレベルに落としてメモリセルアレー
で消費される電流をなくし、全体としての消費電力を低
減している。これはワード線パルス駆動方式と呼ばれ、
特にサイクル時間が長い場合の消費電力低減に効果があ
る。

第２図はそのような従来のワード線パルス駆動方式の一
例を示すブロック図である。第２図において、１１．　
Ｉ２．　Ｉ３．　Ｉ４　　はアドレス入力が変化したと
きてアドレス遷移検出パルス金主じるアドレス遷移検出
信号である。同図ではアドレス入力が４本の場合につい
て示しであるが、それ以外の場合でもアドレス遷移検出
信号はアドレス入力の数ｎだけある０１ばそれらアドレ
ス遷移検出パルスの論理ＴＯ’ａ＝とるＯＲゲート、２
はその論理和パルスの遅延信号をつくる遅延回路、３は
ＯＲゲートで、遅延回路２と合せて前記パルスのパルス
幅を広げている。第２図ではＯＲゲート３の出力がワー
ド線駆動パルス７となっている。さらに広いパルス幅が
必要な場合は、遅延回路２およびＯＲゲート３と同様構
成の回路をさらに何段か接続する場合もある。インバー
タ６によってワード線駆動パルスの相補信号８がつくら
れる。９は行アドレスデコーダで、同図では１個のみを
示したが、実際には行の数だけある。１０はその出方で
あり、その行が選択されたときローレベル、非選択のと
きハイレベルとなる０１１はＰチャネルトランジスタ、
１２．１３はＮチャネルトランジスタであり、これら両
トランジスタ１１．１２の働きによって、ワード線駆動
パルス７がハイレベルになったとき、選択された行のワ
ード線１４がハイレベルとなる。ワード線駆動パルス７
がローレベルニなれば、ワード線駆動パルスの相補信号
８とトランジスタ１３との働きにより、行デコーダによ
って選択された行であっても、ワード線１４はローレベ
ルに落ちる。そうするとメモリセルアレーで消費される
電流がなくなり、消費電力が大幅に減る。ただしそのま
まの状態ではビット線対（Ｃ読み出されたデータは時間
とともに消えてしまうことになるので、出力バッファ等
の適当な箇所でデータをラッチし、以後のデータ全保持
している。

発明が解決しようとする問題点 このようなワード線パルス駆動方式を用いる場合、少な
くともセンスアンプの出力が確定するまでは選択された
行のワード線をハイレベルとしておかなければならない
。実際にはワード線をハイレヘルニ保つタイミングは、
センスアンプの出力が確定するタイミングに対し、製造
条件のばらつき等による各回路素子の動作タイミングの
ずれを考慮して、多少遅らせるのが普通である。したが
って従来のワード線パルス駆動方式ではワード線が活性
状態になっている期間が、データの出力されるまでの期
間、すなわちアクセス時間に比べて長くなっていた。

しかし、ワード線活性期間がアクセス時間を越えるとす
ると、アクセス時間に等しいサイクル時間で動作させた
場合、前サイクルのワード線活性期間が次サイクルに入
り込んでしまい、場合によっては次サイクルのワード線
活性期間と重なってしまうことになる。

このように前サイクルのワード線活性期間が仄サイクル
のワード線活性期間に重なってしまうと、前サイクルの
ワード線がローレベルに下がるタイミングは、アドレス
遷移検出信号スから決まるタイミングとは無関係に、行
アドレスデコーダ回路の動作スピードで決まってしまう
ようになる。行アドレスデコーダは行アドレス入力をデ
コードして所定のワード線を選択する信号をつく９出さ
ねばならないため、一般に回路が複雑で動作スピードが
遅い。すなわちこの場合、行アドレスが変化した後、行
アドレスデコーダの動作スピードで決まる遅れ時間を経
て、前サイクルで選択されていた行デコーダ出力が非選
択の状態に変わった後始めて前サイクルのワード線がロ
ーレベルに下がり始めることになる。そのタイミングは
、新サイクルのワード線がハイレベルに上がるタイミン
グをアクセス時間を犠牲にして大きく遅らせない限り、
新サイクルのワード線がハイレベルに上がるタイミング
と殆ど同時になってしまう。

そうすると、新サイクルのワード線がハイレベルに上が
った時点でも前サイクルのデータがピッ）［対土に残っ
ていることになる。ワード線パルス駆動方式の場合、サ
イクル時間が長ければ、ワード線活性期間終了後、新サ
イクルのワード線がハイレベルに上がるまでの間に、ビ
ット線負荷トランジスタの働きによって、前サイクルの
データがビット線対上から消えてしまうことになるので
アクセス時間が短かくなる。しかしサイクル時間が短く
なり、アクセス時間と同程度になると、前述したように
前サイクルのデータがビット線対上に残るようになるた
め、それを打ち消すのに必要な時間だけアクセス時間が
長くなる。

サイクル開始時にアドレス遷移検出信号によってビット
疎全強制的にイコライズするような回路を追加すれば、
サイクル時間が短い場合でもアクセス時間の遅れを小さ
くすることができるｏしかし、その場合でも、前述した
ように行アドレスデコーダの動作スピードが遅いため、
ワード線がローレベルに下がるタイミングが、アドレス
遷移検出信号が発生するタイミングよりもかなり遅くな
ってしまい、前サイクルのワード線によりて選択されて
いるメモリセルがピット線のイコライズを防げるように
働き、イコライズの効果が十分生かせなくなり、したが
って、アクセス時間の改善も十分でなくなる。

以上は前サイクルのワード線がローレベルに下がる場合
に関わる問題点であるが、従来のワード線パルス駆動方
式では新サイクルのワード線がノ・イレベルに上がるタ
イミングに関しても問題があるＯ 新サイクルのワード線がハイレベルに上がるタイミング
についてみてみると、これもサイクル時間が長い場合に
はワード線駆動パルスのタイミングによって決まり、サ
イクル時間が短い場合には行アドレスデコーダの動作ス
ピードで決まるというように、サイクル時間に依存して
変わってしまう。さらに、ワード線がハイレベルに上が
るタイミングが行アドレスデコーダの動作スピードで決
まるようになると、どのアドレスが変化したのかという
ことによっても、そのタイミングがかなり変わってしま
うことになる。

メモリの特性としてアクセス時間について考えた場合、
新サイクルのワード線がノ・イレベルに上がるタイミン
グは早ければ早い程良い。しかし、ライドリカバリ一時
間について考えた場合、新サイクルのワード線がハイレ
ベルになるタイミングがあまり早くなり過ぎると具合が
悪い。場合によって新サイクルのワード線がハイレベル
に上がるタイミングが変わるとすると、アクセス時間の
最大値はそのタイミングが最も遅い場合によって決定さ
れ、ライドリカバリ一時間のマージンはそのタイミング
が最も早い場合によって決定されることになる。したが
って、新サイクルのワード線がハイレベルに上がるタイ
ミングが場合によって変わるということは、アクセス時
間の短縮とライドリカバリ一時間マージンの確保という
スタティックＲＡＭ設計上重要な二項口の両立を困難に
してしまうことになる。

問題点を解決するための手段 本発明は上記問題点を解決するため、アドレス遷移検出
信号を利用して、サイクル時間が短くなり、前サイクル
のワード線活性期間が新サイクルに割り込んできた場合
でも前記アドレス遷移検出信号に１って前サイクルのワ
ード線が素早くローレベルに下がるようにし、また、新
サイクルのワード線がハイレベルに上がるタイミングを
常に前記アドレス遷移検出信号によって制御されるよう
にするため、アドレス入力が遷移した後の一定期間、常
にワード線駆動パルスを非活性とするゲート回路手段を
そなえたものである。

作用 上述の構成によれば、サイクル時間が短い場合でも前サ
イクルのワード線が早くローレベルに落ちるのでアクセ
ス時間が短くなる。また新サイクルのワード線がハイレ
ベルに上がるタイミングがアドレス遷移に対して常に一
定てなるようにできるので、アクセス時間の犠牲を最小
限にしてライ　　　　□トリカバリ一時間マージンの十
分な確保を図ることができる。

実施例 本発明によるワード線駆動回路の一実施例を第１図に示
す。第１図において、１１．　Ｉ２．　Ｉ、、　Ｉ４は
アドレス入力が変化したときにアドレス遷移検出パルス
を生じるアドレス遷移検出信号、１はそれらの論理和を
とるＯＲゲート、２はその論理和パルスの遅延信号をつ
くる遅延回路、３はＯＲゲートで、遅延回路２と合せて
、前記パルスのパルス幅を広げている。４は前記論理和
パルスを反転するインバータ、６はＡＮＤゲートであり
、このインバータ４とＡＮＤゲート５とによって、アド
レス入力の遷移が検出された後の短期間、ワード線駆動
パルスアが必ずローレベルとなるよってなっている。ワ
ード線駆動パルス７はその後ハイレベルとなり、遅延回
路２およびＯＲゲート３によって幅の広げられたパルス
が終了するまでハイレベルを維持し、そのパルスの終了
とともにローレベルに戻る。６はワード線駆動パルス７
の相補信号８をつくるためのインバータである。９は行
アドレスデコーダで同図では１個のみを示したが、実際
には行の数だけある。１Ｑはその出力でその行が選択さ
れたときローレベル、非選択のときハイレベルとなる。

１１はＰチャネルトランジスタ、１２．１３はＮチャネ
ルトランジスタで、１１゜１２の働きによって、ワード
線１駆動パルス７がハイレベルになったとき、選択され
た行のワード線がハイレベルとなる。ワード線駆動パル
ス７がローレベルになれば、ワード線駆動パルスの相補
信号８とトランジスタ１３との働きにより、行デコーダ
によって選択された行であっても、ワード線はローレベ
ルに落ち、消費電力が低減する。

本実施例によれば前サイクルのワード線がローレベルに
下がるタイミングはアドレス遷移検出パルスが発生する
タイミングにほぼ等しく、行デコーダ回路の動作スピー
ドによって決まるタイミングよりも早くなり、アクセス
時間が短くなる。また新サイクルのワード線が・・イレ
ベルに上がるタイミングは、アドレス遷移検出パルスの
パルス：幅等によってＶ＋’Ｊ　）￥でき、そのタイミ
ング全、行アドレスデコーダの動作スピードによって決
まる最も遅いタイミングに合わせればアクセス時間２　
ｑ−１１牲にすることなくライドリカバリ一時間マージ
ンを最大限確保することができる。また必要に応じて、
アクセス時間の犠牲を最小にしてライドリカバリ一時間
マージン全十分大きく確保することも容易である。

発明の詳細 な説明したように本発明によれば、ワード線パルス駆動
力式を用いたメモリにおいて、アドレス遷移検出後ワー
ド線駆動パルスが必ず非活性となるような期間を設ける
ことによって、アクセス時間が短く、かつライドリカバ
リ一時間マージンが十分大きなメモリが得られる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるワード線駆動回路を
示すプロｙり図、第２図は従来のワード線駆動回路を示
すブロック図である。 Ｉ＋　、Ｉ２　、　Ｉ５　、　Ｉ４・・・・・・アドレ
ス遷移検出信号、７・・・・・・ワード線駆動パルス、
９・・・・・・行アドレスデコーダ、１４・・・・・・
ワード線。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名菓　
１　図

Claims (1)

【特許請求の範囲】
1. 　アドレス入力の遷移を検出して発生された信号によっ
   てワード線活性期間を決定する期間設定パルス形成回路
   と、アドレス入力遷移検出後の所定期間において前記ワ
   ード線活性期間パルスを非活性化する回路とを備えたこ
   とを特徴とするワード線駆動回路。