JPH06110794A - メモリバックアップ回路 - Google Patents
メモリバックアップ回路Info
- Publication number
- JPH06110794A JPH06110794A JP4258481A JP25848192A JPH06110794A JP H06110794 A JPH06110794 A JP H06110794A JP 4258481 A JP4258481 A JP 4258481A JP 25848192 A JP25848192 A JP 25848192A JP H06110794 A JPH06110794 A JP H06110794A
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- JP
- Japan
- Prior art keywords
- signal
- bvcc
- capacitor
- output
- memory
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Abstract
(57)【要約】
【目的】 本発明はメモリバックアップ回路に関し、そ
の目的は、コンデンサの出力電圧をバックアップ電源と
するメモリに格納されるデータの信頼性を高めることが
できるメモリバックアップ回路を提供することにある。 【構成】 コンデンサ３の出力電圧をバックアップ電源
とするメモリバックアップ回路において、前記コンデン
サ３の出力電圧がメモリ４の動作限界値より低いか高い
かを監視し、該監視結果に基づいて、前記メモリ４に格
納されているデータの有効，無効を判断する制御回路５
を設けたもの。
の目的は、コンデンサの出力電圧をバックアップ電源と
するメモリに格納されるデータの信頼性を高めることが
できるメモリバックアップ回路を提供することにある。 【構成】 コンデンサ３の出力電圧をバックアップ電源
とするメモリバックアップ回路において、前記コンデン
サ３の出力電圧がメモリ４の動作限界値より低いか高い
かを監視し、該監視結果に基づいて、前記メモリ４に格
納されているデータの有効，無効を判断する制御回路５
を設けたもの。
Description
【０００１】
【産業上の利用分野】本発明はメモリバックアップ回路
に関し、詳しくは、バックアップ電源としてコンデンサ
の出力電圧を用いたメモリバックアップ回路の改良に関
する。
に関し、詳しくは、バックアップ電源としてコンデンサ
の出力電圧を用いたメモリバックアップ回路の改良に関
する。
【０００２】
【従来の技術】スタティック・ランダム・アクセス・メ
モリ（以下ＳＲＡＭと略す）を用いた回路では、ＳＲＡ
Ｍに格納されているデータを停電から保護するために、
駆動電源と並列にバッテリーやコンデンサを接続して電
源をバックアップすることが行われている。
モリ（以下ＳＲＡＭと略す）を用いた回路では、ＳＲＡ
Ｍに格納されているデータを停電から保護するために、
駆動電源と並列にバッテリーやコンデンサを接続して電
源をバックアップすることが行われている。
【０００３】バッテリーによるバックアップは、バッテ
リーのメインテナンスが必要になるものの、長時間の保
護が行える。これに対し、コンデンサの出力電圧による
バックアップは、基本的にメインテナンスが不要であ
り、瞬停等の極めて短時間の安価な電源異常対策として
有効である。
リーのメインテナンスが必要になるものの、長時間の保
護が行える。これに対し、コンデンサの出力電圧による
バックアップは、基本的にメインテナンスが不要であ
り、瞬停等の極めて短時間の安価な電源異常対策として
有効である。
【０００４】そこで、一般には、ＳＲＡＭの用途に応じ
て、バッテリーまたはコンデンサによる適切な電源バッ
クアップ対策が講じられている。
て、バッテリーまたはコンデンサによる適切な電源バッ
クアップ対策が講じられている。
【０００５】
【発明が解決しようとする課題】しかし、コンデンサの
出力電圧による従来のメモリバックアップ回路では、目
的が極めて短時間のデータ保護に限定されていることか
ら、バックアップされているＳＲＡＭのデータは必ず有
効なものとして扱われることが多く、データの有効，無
効についての判断は特別には行われていなかった。
出力電圧による従来のメモリバックアップ回路では、目
的が極めて短時間のデータ保護に限定されていることか
ら、バックアップされているＳＲＡＭのデータは必ず有
効なものとして扱われることが多く、データの有効，無
効についての判断は特別には行われていなかった。
【０００６】このために、コンデンサによるバックアッ
プ可能時間よりも長い時間の停電が発生した場合でも、
見掛上ＳＲＡＭのデータは有効なものとして処理される
ことになり、データの信頼性に問題があった。
プ可能時間よりも長い時間の停電が発生した場合でも、
見掛上ＳＲＡＭのデータは有効なものとして処理される
ことになり、データの信頼性に問題があった。
【０００７】本発明は、このような従来の問題点に鑑み
てなされたものであり、その目的は、コンデンサの出力
電圧をバックアップ電源とするメモリに格納されるデー
タの信頼性を高めることができるメモリバックアップ回
路を提供することにある。
てなされたものであり、その目的は、コンデンサの出力
電圧をバックアップ電源とするメモリに格納されるデー
タの信頼性を高めることができるメモリバックアップ回
路を提供することにある。
【０００８】
【課題を解決するための手段】本発明に係るメモリバッ
クアップ回路は、コンデンサの出力電圧をバックアップ
電源とするメモリバックアップ回路において、前記コン
デンサの出力電圧がメモリの動作限界値より低いか高い
かを監視し、該監視結果に基づいて、前記メモリに格納
されているデータの有効，無効を判断する制御回路を設
けたことを特徴とするものである。
クアップ回路は、コンデンサの出力電圧をバックアップ
電源とするメモリバックアップ回路において、前記コン
デンサの出力電圧がメモリの動作限界値より低いか高い
かを監視し、該監視結果に基づいて、前記メモリに格納
されているデータの有効，無効を判断する制御回路を設
けたことを特徴とするものである。
【０００９】
【作用】制御回路はメモリをバックアップするコンデン
サの出力電圧がメモリの動作限界値より低いか高いかを
監視し、該監視結果に基づいて、コンデンサの出力電圧
がメモリの動作限界値より低い場合にはメモリに格納さ
れているデータを無効と判断し、メモリの動作限界値よ
り高い場合にはメモリに格納されているデータを有効と
判断する。
サの出力電圧がメモリの動作限界値より低いか高いかを
監視し、該監視結果に基づいて、コンデンサの出力電圧
がメモリの動作限界値より低い場合にはメモリに格納さ
れているデータを無効と判断し、メモリの動作限界値よ
り高い場合にはメモリに格納されているデータを有効と
判断する。
【００１０】これにより、メモリに格納されているデー
タの信頼性を高めることができる。
タの信頼性を高めることができる。
【００１１】
【実施例】以下、図面を参照して、本発明の実施例を詳
細に説明する。図１は本発明の一実施例の電源系統に着
目した概略ブロック図である。図において、１はマイク
ロプロセッサであり、その電源はＶＣＣから供給されて
いる。２は半導体スイッチであり、ＶＣＣとコンデンサ
３の間に接続されている。該半導体スイッチ２は、ＶＣ
Ｃがオンのときは閉じられ、ＶＣＣがオフのときは開か
れる。４はＳＲＡＭで、駆動電源としてコンデンサ３の
出力電圧ＢＶＣＣが直接加えられるとともに、半導体ス
イッチ２を介してＶＣＣが加えられている。該ＳＲＡＭ
はＶＣＣがオフ（停電）のときはスタンバイモードにな
り、コンデンサ３の出力電圧ＢＶＣＣとしてスタンバイ
モードに必要な電圧が供給されている限りは内部格納デ
ータを保証するが、コンデンサ３の出力電圧ＢＶＣＣが
スタンバイモードに必要な電圧よりも低下すると内部格
納データを保証しない。５は制御回路である。該制御回
路５は、ＶＣＣのオン，オフの検出、ＶＣＣの立ち上が
り時におけるコンデンサ３の出力電圧ＢＶＣＣの電圧監
視と判定、マイクロプロセッサ１へのRESET ＊信号やBV
CC OK 信号の出力、オンオフ制御信号ON/OFF＊による半
導体スイッチ２のオン，オフ制御等を所定のシーケンス
に従って実行する。なお、信号に付した符号「＊」は負
でアクティブになることを意味する。
細に説明する。図１は本発明の一実施例の電源系統に着
目した概略ブロック図である。図において、１はマイク
ロプロセッサであり、その電源はＶＣＣから供給されて
いる。２は半導体スイッチであり、ＶＣＣとコンデンサ
３の間に接続されている。該半導体スイッチ２は、ＶＣ
Ｃがオンのときは閉じられ、ＶＣＣがオフのときは開か
れる。４はＳＲＡＭで、駆動電源としてコンデンサ３の
出力電圧ＢＶＣＣが直接加えられるとともに、半導体ス
イッチ２を介してＶＣＣが加えられている。該ＳＲＡＭ
はＶＣＣがオフ（停電）のときはスタンバイモードにな
り、コンデンサ３の出力電圧ＢＶＣＣとしてスタンバイ
モードに必要な電圧が供給されている限りは内部格納デ
ータを保証するが、コンデンサ３の出力電圧ＢＶＣＣが
スタンバイモードに必要な電圧よりも低下すると内部格
納データを保証しない。５は制御回路である。該制御回
路５は、ＶＣＣのオン，オフの検出、ＶＣＣの立ち上が
り時におけるコンデンサ３の出力電圧ＢＶＣＣの電圧監
視と判定、マイクロプロセッサ１へのRESET ＊信号やBV
CC OK 信号の出力、オンオフ制御信号ON/OFF＊による半
導体スイッチ２のオン，オフ制御等を所定のシーケンス
に従って実行する。なお、信号に付した符号「＊」は負
でアクティブになることを意味する。
【００１２】このような構成において、ＶＣＣがオンの
ときは半導体スイッチ２が閉じられることにより、ＶＣ
Ｃがコンデンサ３及びＳＲＡＭ４に供給される。一方、
ＶＣＣがオフのときは半導体スイッチ２が開かれること
により、コンデンサ３からの放電によるＳＲＡＭ４への
ＢＶＣＣの供給がＶＣＣ系統に妨害されることなく安定
に行われる。
ときは半導体スイッチ２が閉じられることにより、ＶＣ
Ｃがコンデンサ３及びＳＲＡＭ４に供給される。一方、
ＶＣＣがオフのときは半導体スイッチ２が開かれること
により、コンデンサ３からの放電によるＳＲＡＭ４への
ＢＶＣＣの供給がＶＣＣ系統に妨害されることなく安定
に行われる。
【００１３】図２は図１の制御回路５の具体例のブロッ
ク図である。５１はＶＣＣの電圧を監視する第１の電源
監視回路であり、その出力信号RESET0＊はシフトレジス
タ５２に入力されるとともにゲート５３の一方の入力端
子に入力されている。シフトレジスタ５２にはクロック
CLOCK も入力されている。そして、該シフトレジスタ５
２は、RESET1＊信号をフリップフロップ５４のクロック
端子に与え、半導体スイッチ２にオン／オフ制御信号ON
/OFF＊を与え、RESET2＊信号をゲート５３の一方の入力
端子に与えている。５５はＢＶＣＣの電圧を監視する第
２の電源監視回路であり、その出力信号BVCC ON/OFF は
フリップフロップ５４のデータ端子Ｄに入力されてい
る。そして、フリップフロップ５４はBVCC OK 信号をマ
イクロプロセッサ１に出力する。
ク図である。５１はＶＣＣの電圧を監視する第１の電源
監視回路であり、その出力信号RESET0＊はシフトレジス
タ５２に入力されるとともにゲート５３の一方の入力端
子に入力されている。シフトレジスタ５２にはクロック
CLOCK も入力されている。そして、該シフトレジスタ５
２は、RESET1＊信号をフリップフロップ５４のクロック
端子に与え、半導体スイッチ２にオン／オフ制御信号ON
/OFF＊を与え、RESET2＊信号をゲート５３の一方の入力
端子に与えている。５５はＢＶＣＣの電圧を監視する第
２の電源監視回路であり、その出力信号BVCC ON/OFF は
フリップフロップ５４のデータ端子Ｄに入力されてい
る。そして、フリップフロップ５４はBVCC OK 信号をマ
イクロプロセッサ１に出力する。
【００１４】本発明の動作を図３のタイミングチャート
を用いて説明する。図３において、（Ａ）はコンデンサ
３のＢＶＣＣが完全に放電してしまってＳＲＡＭ４にデ
ータが保存されていない場合を示し、（Ｂ）はコンデン
サ３のＢＶＣＣがほとんど放電することなくＳＲＡＭ４
にデータが保存されている場合を示している。
を用いて説明する。図３において、（Ａ）はコンデンサ
３のＢＶＣＣが完全に放電してしまってＳＲＡＭ４にデ
ータが保存されていない場合を示し、（Ｂ）はコンデン
サ３のＢＶＣＣがほとんど放電することなくＳＲＡＭ４
にデータが保存されている場合を示している。
【００１５】ＶＣＣが投入されると、制御回路５の第
１の電源監視回路５１から出力されるRESET0＊信号が所
定のタイミングでアクティブになり、所定のタイミング
でインアクティブになる。
１の電源監視回路５１から出力されるRESET0＊信号が所
定のタイミングでアクティブになり、所定のタイミング
でインアクティブになる。
【００１６】制御回路５のシフトレジスタ５２は、第
１の電源監視回路５１から出力されるRESET0＊信号をあ
るCLOCK に同期してシフトさせ、RESET1＊信号，ON/OFF
＊信号及びRESET2＊信号を作成出力する。
１の電源監視回路５１から出力されるRESET0＊信号をあ
るCLOCK に同期してシフトさせ、RESET1＊信号，ON/OFF
＊信号及びRESET2＊信号を作成出力する。
【００１７】一方、制御回路５の第２の電源監視回路
５２は、コンデンサ３の出力電圧ＢＶＣＣを監視し、Ｓ
ＲＡＭ４のスタンバイモードの動作限界値より低くなっ
たか否かの判定出力BVCC ON/OFF 信号を出力する。
５２は、コンデンサ３の出力電圧ＢＶＣＣを監視し、Ｓ
ＲＡＭ４のスタンバイモードの動作限界値より低くなっ
たか否かの判定出力BVCC ON/OFF 信号を出力する。
【００１８】制御回路５のフリップフロップ５４は、
第２の電源監視回路５２から出力されるBVCC ON/OFF 信
号をシフトレジスタ５２で作成されたRESET1＊信号の立
ち上がりエッジでラッチし、その出力をBVCC OK 信号と
してマイクロプロセッサ１に出力する。
第２の電源監視回路５２から出力されるBVCC ON/OFF 信
号をシフトレジスタ５２で作成されたRESET1＊信号の立
ち上がりエッジでラッチし、その出力をBVCC OK 信号と
してマイクロプロセッサ１に出力する。
【００１９】ここで、ＢＶＣＣがＳＲＡＭ４のスタンバ
イモードの動作限界値より低くなった場合にはBVCC ON/
OFF 信号がＬレベルになってBVCC OK 信号もＬレベルに
なり、ＢＶＣＣがＳＲＡＭ４のスタンバイモードの動作
限界値より高くなった場合にはBVCC ON/OFF 信号がＨレ
ベルになってBVCC OK 信号もＨレベルになる。
イモードの動作限界値より低くなった場合にはBVCC ON/
OFF 信号がＬレベルになってBVCC OK 信号もＬレベルに
なり、ＢＶＣＣがＳＲＡＭ４のスタンバイモードの動作
限界値より高くなった場合にはBVCC ON/OFF 信号がＨレ
ベルになってBVCC OK 信号もＨレベルになる。
【００２０】なお、このような状態では、マイクロプロ
セッサ１等は電源ＶＣＣは供給されているもののRESET
＊信号がアクティブ状態で動作を開始しておらず、ＳＲ
ＡＭ４はON/OFF＊信号がまだOFF ＊の状態で半導体スイ
ッチ２はオフになっておりコンデンサ３がＶＣＣで充電
される前の状態が続いていることを意味している。
セッサ１等は電源ＶＣＣは供給されているもののRESET
＊信号がアクティブ状態で動作を開始しておらず、ＳＲ
ＡＭ４はON/OFF＊信号がまだOFF ＊の状態で半導体スイ
ッチ２はオフになっておりコンデンサ３がＶＣＣで充電
される前の状態が続いていることを意味している。
【００２１】フリップフロップ５４でラッチされたBV
CC OK 信号は、以後、新たに電源がオフからオンになら
ない限り更新されず、同じ状態が保持される。一方、シ
フトレジスタ５２で作成されたON/OFF＊信号はオンに変
わって半導体スイッチ２はオンになり、コンデンサ３は
ＶＣＣで充電される。そして、ＳＲＡＭ４はスタンバイ
モードから通常モードに移行して駆動電圧はＶＣＣに上
昇する。
CC OK 信号は、以後、新たに電源がオフからオンになら
ない限り更新されず、同じ状態が保持される。一方、シ
フトレジスタ５２で作成されたON/OFF＊信号はオンに変
わって半導体スイッチ２はオンになり、コンデンサ３は
ＶＣＣで充電される。そして、ＳＲＡＭ４はスタンバイ
モードから通常モードに移行して駆動電圧はＶＣＣに上
昇する。
【００２２】でスタンバイモードにおけるコンデン
サ３の出力電圧ＢＶＣＣを判定してその結果をラッチ
し、でＳＲＡＭ４に通常の電源電圧ＶＣＣを供給し、
最後にマイクロプロセッサ１等のRESET ＊信号をインア
クティブにする。
サ３の出力電圧ＢＶＣＣを判定してその結果をラッチ
し、でＳＲＡＭ４に通常の電源電圧ＶＣＣを供給し、
最後にマイクロプロセッサ１等のRESET ＊信号をインア
クティブにする。
【００２３】これにより、マイクロプロセッサ１は通常
の場合と全く同様に動作可能になるとともに、イニシャ
ルシーケンスの中ででラッチされたBVCC OK 信号がＨ
レベルかＬレベルかを識別することにより、ＳＲＡＭ４
内のデータが有効か無効かを簡単に判別できることにな
る。
の場合と全く同様に動作可能になるとともに、イニシャ
ルシーケンスの中ででラッチされたBVCC OK 信号がＨ
レベルかＬレベルかを識別することにより、ＳＲＡＭ４
内のデータが有効か無効かを簡単に判別できることにな
る。
【００２４】なお、ゲート５３によりRESET0＊信号とRE
SET2＊信号の論理和をとってRESET ＊信号としているの
は、ＶＣＣがオフになったときにRESET0＊信号で直ちに
RESET ＊信号が出力できるようにするためである。
SET2＊信号の論理和をとってRESET ＊信号としているの
は、ＶＣＣがオフになったときにRESET0＊信号で直ちに
RESET ＊信号が出力できるようにするためである。
【００２５】また、半導体スイッチ２の代わりに、機械
的な接点を備えたスイッチを用いてもよい。
的な接点を備えたスイッチを用いてもよい。
【００２６】
【発明の効果】以上説明した本発明のメモリバックアッ
プ回路によれば、メモリをバックアップするコンデンサ
の出力電圧がメモリの動作限界値より低いか高いかを監
視するとともに、該監視結果に基づいてコンデンサの出
力電圧がメモリの動作限界値より低い場合にはメモリに
格納されているデータを無効と判断し、メモリの動作限
界値より高い場合にはメモリに格納されているデータを
有効と判断するので、比較的安価なシステム構成でメモ
リに格納されているデータの信頼性を高めることができ
る。
プ回路によれば、メモリをバックアップするコンデンサ
の出力電圧がメモリの動作限界値より低いか高いかを監
視するとともに、該監視結果に基づいてコンデンサの出
力電圧がメモリの動作限界値より低い場合にはメモリに
格納されているデータを無効と判断し、メモリの動作限
界値より高い場合にはメモリに格納されているデータを
有効と判断するので、比較的安価なシステム構成でメモ
リに格納されているデータの信頼性を高めることができ
る。
【図１】本発明の一実施例の概略ブロック図である。
【図２】図１の制御回路の具体例のブロック図である。
【図３】本発明の動作を説明するタイミングチャートで
ある。
ある。
１ マイクロプロセッサ ２ スイッチ ３ コンデンサ ４ ＳＲＡＭ ５ 制御回路 ５１ 第１電源監視回路 ５２ シフトレジスタ ５３ ゲート ５４ フリップフロップ ５５ 第２電源監視回路
Claims (1)
- 【請求項１】 コンデンサの出力電圧をバックアップ電
源とするメモリバックアップ回路において、 前記コンデンサの出力電圧がメモリの動作限界値より低
いか高いかを監視し、該監視結果に基づいて、前記メモ
リに格納されているデータの有効，無効を判断する制御
回路を設けたことを特徴とするメモリバックアップ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258481A JPH06110794A (ja) | 1992-09-28 | 1992-09-28 | メモリバックアップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4258481A JPH06110794A (ja) | 1992-09-28 | 1992-09-28 | メモリバックアップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06110794A true JPH06110794A (ja) | 1994-04-22 |
Family
ID=17320814
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4258481A Pending JPH06110794A (ja) | 1992-09-28 | 1992-09-28 | メモリバックアップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06110794A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012133750A (ja) * | 2010-12-20 | 2012-07-12 | Lsi Corp | メモリ・バックアップのための電力分離 |
-
1992
- 1992-09-28 JP JP4258481A patent/JPH06110794A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012133750A (ja) * | 2010-12-20 | 2012-07-12 | Lsi Corp | メモリ・バックアップのための電力分離 |
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