JP2001084761A - メモリ内容保持装置 - Google Patents
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Abstract
(57)【要約】
【課題】従来方式では、セルフリフレッシュ中において
消費電力が大きくなるという問題があった。 【解決手段】前記問題は、電源断時にセルフリフレッシ
ュ実行可能なDRAMの内容を保持し、復電時に当該DRAM内
容を使用するシステムにおいて、電源電圧低下を検出し
た時に、停電時にDRAMにリフレッシュ制御信号を出力す
るリフレッシュ制御部に対して出力する指令信号によ
り、外部からのクロック信号を制御し、停電中にカウン
タ回路動作を停止するタイミング生成部を具備すること
により解決される。
消費電力が大きくなるという問題があった。 【解決手段】前記問題は、電源断時にセルフリフレッシ
ュ実行可能なDRAMの内容を保持し、復電時に当該DRAM内
容を使用するシステムにおいて、電源電圧低下を検出し
た時に、停電時にDRAMにリフレッシュ制御信号を出力す
るリフレッシュ制御部に対して出力する指令信号によ
り、外部からのクロック信号を制御し、停電中にカウン
タ回路動作を停止するタイミング生成部を具備すること
により解決される。
Description
【０００１】
【発明の属する技術分野】本発明は、計算機においてメ
モリ内容を保持するためのメモリバックアップ方式に関
する。
モリ内容を保持するためのメモリバックアップ方式に関
する。
【０００２】
【従来の技術】従来停電時においてメモリ内容をバッテ
リ等バックアップ電源によりバックアップするための方
法として、図２のように、データを記憶するセルフリフ
レッシュ動作可能なDRAM 060（SDRAM等でも可）、電源
150からの電源電圧信号P5 101を監視する検出IC 107を
有する電圧検出部 100、アドレス・データ及び制御信号
をDRAM 060に出力するバス制御部 160、メモリバックア
ップ時にDRAM 060がセルフリフレッシュを行うのに必要
とするセルフリフレッシュ制御信号を出力するリフレッ
シュ制御部 200という構成がとられていた。
リ等バックアップ電源によりバックアップするための方
法として、図２のように、データを記憶するセルフリフ
レッシュ動作可能なDRAM 060（SDRAM等でも可）、電源
150からの電源電圧信号P5 101を監視する検出IC 107を
有する電圧検出部 100、アドレス・データ及び制御信号
をDRAM 060に出力するバス制御部 160、メモリバックア
ップ時にDRAM 060がセルフリフレッシュを行うのに必要
とするセルフリフレッシュ制御信号を出力するリフレッ
シュ制御部 200という構成がとられていた。
【０００３】また上記DRAM 060については公知例（特開
平7−85658号）として、DRAM（SDRAMでも可） 060のリ
フレッシュ制御部内に、OSC、分周回路を具備するタイ
ミング生成回路を有し、セルフリフレッシュ動作中によ
るバックアップ中においても本回路を絶えず動作させ、
DRAM 060内メモリセルをリフレッシュさせる技術が公開
されている。
平7−85658号）として、DRAM（SDRAMでも可） 060のリ
フレッシュ制御部内に、OSC、分周回路を具備するタイ
ミング生成回路を有し、セルフリフレッシュ動作中によ
るバックアップ中においても本回路を絶えず動作させ、
DRAM 060内メモリセルをリフレッシュさせる技術が公開
されている。
【０００４】
【発明が解決しようとする課題】従来方式の構成では、
公知例（特開平7−85658号）にて説明するリフレッシュ
技術を用いたセルフリフレッシュ機能付きのDRAMを使用
したシステムにおいて、図２に示すようにDRAM 060をセ
ルフリフレッシュ動作に移行させるためのリフレッシュ
制御部 200内タイミング生成回路がバックアップ中でも
動作し続けるため、セルフリフレッシュ中において消費
電力が大きくなるという問題があった。
公知例（特開平7−85658号）にて説明するリフレッシュ
技術を用いたセルフリフレッシュ機能付きのDRAMを使用
したシステムにおいて、図２に示すようにDRAM 060をセ
ルフリフレッシュ動作に移行させるためのリフレッシュ
制御部 200内タイミング生成回路がバックアップ中でも
動作し続けるため、セルフリフレッシュ中において消費
電力が大きくなるという問題があった。
【０００５】
【課題を解決するための手段】本発明によるメモリバッ
クアップは、電源電圧信号P5 101の電圧低下を検出した
時、電圧検出部 100の出力する電圧低下信号により、分
周回路を動作させるクロック信号 171を抑止し、かつDR
AM 060がセルフリフレッシュ動作を行うのに必要なリフ
レッシュ制御信号を出力するための、バッテリ等バック
アップ電圧BVCC053により動作可能な分周回路のカウン
タ動作を停止状態とするタイミング生成回路 240を設け
たことにより実現する。
クアップは、電源電圧信号P5 101の電圧低下を検出した
時、電圧検出部 100の出力する電圧低下信号により、分
周回路を動作させるクロック信号 171を抑止し、かつDR
AM 060がセルフリフレッシュ動作を行うのに必要なリフ
レッシュ制御信号を出力するための、バッテリ等バック
アップ電圧BVCC053により動作可能な分周回路のカウン
タ動作を停止状態とするタイミング生成回路 240を設け
たことにより実現する。
【０００６】つまり本発明では公知例（特開平7−85658
号）にて説明するリフレッシュ技術を用いたセルフリフ
レッシュ機能付きDRAMを使用したシステムにおいて、電
圧低下時の検出信号によりDRAMをセルフリフレッシュ動
作に移行させるためのDRAM外部の制御回路の一部を停止
させることを特徴としている。
号）にて説明するリフレッシュ技術を用いたセルフリフ
レッシュ機能付きDRAMを使用したシステムにおいて、電
圧低下時の検出信号によりDRAMをセルフリフレッシュ動
作に移行させるためのDRAM外部の制御回路の一部を停止
させることを特徴としている。
【０００７】さらにRAS向上を目的として、電圧低下後
クロック信号 250が停止する前に、電圧検出部 100内メ
モリ保護要求出力回路 109が出力するメモリ保護要求出
力信号 071とクロック信号 250によりメモリアクセスが
正常に終了したことを判定し、かつバッテリ等によるバ
ックアップ電圧BVCC 053により動作可能な、プログラム
暴走等によるメモリ内容破壊を防止するための判定回路
221と判定結果を保持する正常フラグ 222を具備するメ
モリアクセス終了判定回路 220を新規に設けた。
クロック信号 250が停止する前に、電圧検出部 100内メ
モリ保護要求出力回路 109が出力するメモリ保護要求出
力信号 071とクロック信号 250によりメモリアクセスが
正常に終了したことを判定し、かつバッテリ等によるバ
ックアップ電圧BVCC 053により動作可能な、プログラム
暴走等によるメモリ内容破壊を防止するための判定回路
221と判定結果を保持する正常フラグ 222を具備するメ
モリアクセス終了判定回路 220を新規に設けた。
【０００８】本発明によれば、停電時のメモリバックア
ップにおいて、バックアップ中にDRAM 060外部のセルフ
リフレッシュ制御動作をする回路動作の一部を停止させ
ることにより、低消費電力化を図ることが可能となる。
ップにおいて、バックアップ中にDRAM 060外部のセルフ
リフレッシュ制御動作をする回路動作の一部を停止させ
ることにより、低消費電力化を図ることが可能となる。
【０００９】また、メモリアクセス中にバス制御部から
リフレッシュ制御部への切替が生じたか否かの判定をす
る回路を新規に設けたことにより、立ち上げ時において
DRAM060の保持内容が正常かどうかの診断をすることが
可能となる。
リフレッシュ制御部への切替が生じたか否かの判定をす
る回路を新規に設けたことにより、立ち上げ時において
DRAM060の保持内容が正常かどうかの診断をすることが
可能となる。
【００１０】
【発明の実施の形態】本構成図は、各回路に 3.3V電圧P
3.3 052、５V電圧P5 101を供給する電源 150、MPU 140
とMPUバス 161、データを記憶するセルフリフレッシュ
実行可能なDRAM060とMPU 140間でリード／ライトの制御
を行うバス制御部 160、バス制御部 160からDRAM 060に
対して出力する制御信号のメモリ制御バス 072、バック
アップ時にDRAM 060に対しリフレッシュ信号を出力する
タイミング生成回路 240とメモリアクセス終了判定回路
220と切替回路 070とを具備するリフレッシュ制御部 2
00とリフレッシュ制御信号バス 071、メモリ制御バス 0
72とリフレッシュ制御信号バス 071を切り替えるリフレ
ッシュ制御部 200内切替回路 070により選択された制御
信号をDRAM 060に出力するメモリ制御バス 061、電源 1
50とバッテリ BATT 040を切り離したり接続したりしてB
VCC 053の出力を切り替えるMOS-SW1 050及びMOS-SW2 05
1と停電時に当該MOS-SW 051,052のMOSSW切替信号 252と
リフレッシュ制御部 200への制御信号及びメモリ保護要
求信号MPROTREQ_P 071を出力する電圧検出部 100と、MO
S-SW 050,051切替時及びバッテリ 040交換時に一時的DR
AM 060に対し電流を供給するコンデンサＣ 010、各回路
に動作クロック信号MEMCLK_P171を供給するOSC 170から
構成される。本図での停電時のメモリバックアップ範囲
は、リフレッシュ制御部 200及びDRAM 060のみであり、
両方ともバッテリ 040等のバックアップ電圧BVCC 053に
よりバックアップ動作可能である。
3.3 052、５V電圧P5 101を供給する電源 150、MPU 140
とMPUバス 161、データを記憶するセルフリフレッシュ
実行可能なDRAM060とMPU 140間でリード／ライトの制御
を行うバス制御部 160、バス制御部 160からDRAM 060に
対して出力する制御信号のメモリ制御バス 072、バック
アップ時にDRAM 060に対しリフレッシュ信号を出力する
タイミング生成回路 240とメモリアクセス終了判定回路
220と切替回路 070とを具備するリフレッシュ制御部 2
00とリフレッシュ制御信号バス 071、メモリ制御バス 0
72とリフレッシュ制御信号バス 071を切り替えるリフレ
ッシュ制御部 200内切替回路 070により選択された制御
信号をDRAM 060に出力するメモリ制御バス 061、電源 1
50とバッテリ BATT 040を切り離したり接続したりしてB
VCC 053の出力を切り替えるMOS-SW1 050及びMOS-SW2 05
1と停電時に当該MOS-SW 051,052のMOSSW切替信号 252と
リフレッシュ制御部 200への制御信号及びメモリ保護要
求信号MPROTREQ_P 071を出力する電圧検出部 100と、MO
S-SW 050,051切替時及びバッテリ 040交換時に一時的DR
AM 060に対し電流を供給するコンデンサＣ 010、各回路
に動作クロック信号MEMCLK_P171を供給するOSC 170から
構成される。本図での停電時のメモリバックアップ範囲
は、リフレッシュ制御部 200及びDRAM 060のみであり、
両方ともバッテリ 040等のバックアップ電圧BVCC 053に
よりバックアップ動作可能である。
【００１１】次に電圧検出部 100の内部動作について図
３、図4を用いて説明する。
３、図4を用いて説明する。
【００１２】停電時の動作において、電源 150は、停電
になる前に電圧が一定値より低下すると電圧低下予告信
号POP_N 102を電圧検出部に出力する。電圧検出部 100
内にはメモリ保護要求出力回路を具備し、当該出力回路
109はPOP_N 102を受信後、MPU 140に対して電圧低下予
告割込み信号CINT_N 141をMPU 140に出力する。また電
源 150からの電源電圧有効信号PAVL_P 103によりGR_N 1
22を出力しまたPOP_N102入力後一定時間経過後にメモリ
保護要求信号MPROTREQ_P 071を各々リフレッシュ制御部
200に対して出力する。また、検出IC 107による電源電
圧P5 101の電圧低下検出に伴いPOWERFAIL_N 121信号をO
Nし、同じくリフレッシュ制御部 200へ出力する。またM
OSSW切替制御部 251によりPOWERFAIL_N 121信号を基にM
OSSW切替信号 252を生成し、MOSSW 050,051へ出力す
る。
になる前に電圧が一定値より低下すると電圧低下予告信
号POP_N 102を電圧検出部に出力する。電圧検出部 100
内にはメモリ保護要求出力回路を具備し、当該出力回路
109はPOP_N 102を受信後、MPU 140に対して電圧低下予
告割込み信号CINT_N 141をMPU 140に出力する。また電
源 150からの電源電圧有効信号PAVL_P 103によりGR_N 1
22を出力しまたPOP_N102入力後一定時間経過後にメモリ
保護要求信号MPROTREQ_P 071を各々リフレッシュ制御部
200に対して出力する。また、検出IC 107による電源電
圧P5 101の電圧低下検出に伴いPOWERFAIL_N 121信号をO
Nし、同じくリフレッシュ制御部 200へ出力する。またM
OSSW切替制御部 251によりPOWERFAIL_N 121信号を基にM
OSSW切替信号 252を生成し、MOSSW 050,051へ出力す
る。
【００１３】MPU 140はCINT_N 141受信後、停電に備え
てプロセッサコンテキスト等をメモリセルに保存しメモ
リアクセスを停止する。
てプロセッサコンテキスト等をメモリセルに保存しメモ
リアクセスを停止する。
【００１４】次にリフレッシュ制御部 200の内部動作に
ついて図５、図６を用いて説明する。
ついて図５、図６を用いて説明する。
【００１５】図５において上位アドレスストローブ信号
RAS_N 078、下位アドレスストローブ信号CAS_N 079、書
き込み有効信号WE_N 081、メモリアドレス信号MADDR_P
091は図５のメモリ制御バス 072に相当し、上位リフレ
ッシュ制御信号ＥＸＴＲＡＳ＿Ｎ ０８２、下位リフレ
ッシュ制御信号ＥＸＴＣＡＳ＿Ｎ ０８３は図５のリフ
レッシュ制御信号バス 071に相当する。
RAS_N 078、下位アドレスストローブ信号CAS_N 079、書
き込み有効信号WE_N 081、メモリアドレス信号MADDR_P
091は図５のメモリ制御バス 072に相当し、上位リフレ
ッシュ制御信号ＥＸＴＲＡＳ＿Ｎ ０８２、下位リフレ
ッシュ制御信号ＥＸＴＣＡＳ＿Ｎ ０８３は図５のリフ
レッシュ制御信号バス 071に相当する。
【００１６】停電時において、MPROTREQ_P 071信号がON
すると、メモリアクセス終了判定回路 220内判定回路 2
21は、OSC 170が出力するクロック信号MEMCLK_P 171か
ら得られるクロック信号CCLK_P 250に同期して、上位ア
ドレスストローブ信号RAS_N078がOFFするタイミングで
リフレッシュ切替信号EXTREFSEL_P 085をONし、切替回
路 070内切替部１ 087及び切替部２ 088により、タイミ
ング生成部 240から出力される上位リフレッシュ制御信
号EXTRAS_N 082及び下位リフレッシュ制御信号EXTCAS_N
079をDRAM 060に接続し、バス制御部 160からの上位ア
ドレスストローブ信号RAS_N 080と下位アドレスストロ
ーブ信号CAS_N 081と書き込み有効信号WE_N 081とメモ
リアドレス信号MADDR_P 091をDRAM 060から切り離す。
以上の信号を停電時に切り離す処理（切替部２が出力す
るバス側をHI-Z状態にする）をすることにより、電源過
渡期に当該信号が長時間に電流を減少させることができ
る。
すると、メモリアクセス終了判定回路 220内判定回路 2
21は、OSC 170が出力するクロック信号MEMCLK_P 171か
ら得られるクロック信号CCLK_P 250に同期して、上位ア
ドレスストローブ信号RAS_N078がOFFするタイミングで
リフレッシュ切替信号EXTREFSEL_P 085をONし、切替回
路 070内切替部１ 087及び切替部２ 088により、タイミ
ング生成部 240から出力される上位リフレッシュ制御信
号EXTRAS_N 082及び下位リフレッシュ制御信号EXTCAS_N
079をDRAM 060に接続し、バス制御部 160からの上位ア
ドレスストローブ信号RAS_N 080と下位アドレスストロ
ーブ信号CAS_N 081と書き込み有効信号WE_N 081とメモ
リアドレス信号MADDR_P 091をDRAM 060から切り離す。
以上の信号を停電時に切り離す処理（切替部２が出力す
るバス側をHI-Z状態にする）をすることにより、電源過
渡期に当該信号が長時間に電流を減少させることができ
る。
【００１７】リフレッシュ切替信号EXTREFSEL_P 085がO
N後、電圧検出部 100は電圧検出部100が出力する外部リ
フレッシュモード信号GR_N 122がONするタイミングでメ
モリ保護要求信号MPROTREQ_P 071をOFFし、かつメモリ
アクセス終了判定回路 220内正常終了フラグ 222は、判
定回路 221が出力するEXTREFSEL_Pの状態をGR_N 122信
号ONのタイミングでFF3 223に対して保持する。同時に
リセット制御部 090がMPU 140及びバス制御部 160に対
してリセット信号RESET_N 074を発行する。判定回路 22
1は停電時にセルフリフレッシュ動作に移行する際、バ
ス制御部 160からのメモリアクセス動作が正常に終了し
たかどうかを判定するものである。正常終了フラグ 222
内FF3 223が’H’レベルで保持された場合は、MPU 140
がCINT_N 141受信後、停電に備えてプロセッサコンテキ
スト等をメモリセルに保存する際に生じるメモリアクセ
スが正常に終了したことを判定回路 221にて判定したDR
AM 160内部によるセルフリフレッシュ動作に正常に移行
したことを意味し、正常終了フラグ 222内FF3 223が’
L’レベルで保持された場合は、ソフトウェアプログラ
ムの暴走等の理由によりメモリアクセスが正常に終了し
ないか或いはメモリアクセス中においてDRAM 160による
リフレッシュ動作に移行したことを意味する。つまり後
者はバス制御部 160がDRAM 060に対してメモリアクセス
動作を行う最中にメモリ制御バス 072とリフレッシュ制
御バス 071の切替動作を行い、メモリ内容を破壊したこ
とによりメモリバックアップに失敗したことになる。
N後、電圧検出部 100は電圧検出部100が出力する外部リ
フレッシュモード信号GR_N 122がONするタイミングでメ
モリ保護要求信号MPROTREQ_P 071をOFFし、かつメモリ
アクセス終了判定回路 220内正常終了フラグ 222は、判
定回路 221が出力するEXTREFSEL_Pの状態をGR_N 122信
号ONのタイミングでFF3 223に対して保持する。同時に
リセット制御部 090がMPU 140及びバス制御部 160に対
してリセット信号RESET_N 074を発行する。判定回路 22
1は停電時にセルフリフレッシュ動作に移行する際、バ
ス制御部 160からのメモリアクセス動作が正常に終了し
たかどうかを判定するものである。正常終了フラグ 222
内FF3 223が’H’レベルで保持された場合は、MPU 140
がCINT_N 141受信後、停電に備えてプロセッサコンテキ
スト等をメモリセルに保存する際に生じるメモリアクセ
スが正常に終了したことを判定回路 221にて判定したDR
AM 160内部によるセルフリフレッシュ動作に正常に移行
したことを意味し、正常終了フラグ 222内FF3 223が’
L’レベルで保持された場合は、ソフトウェアプログラ
ムの暴走等の理由によりメモリアクセスが正常に終了し
ないか或いはメモリアクセス中においてDRAM 160による
リフレッシュ動作に移行したことを意味する。つまり後
者はバス制御部 160がDRAM 060に対してメモリアクセス
動作を行う最中にメモリ制御バス 072とリフレッシュ制
御バス 071の切替動作を行い、メモリ内容を破壊したこ
とによりメモリバックアップに失敗したことになる。
【００１８】上記判定をするタイミングはクロック信号
CCLK_P 250を用いて、電源電圧P5 101が低下する前に行
う。電源電圧P5 101低下を検出すると、電圧検出部100
はPOWERFAIL_N信号をONし、当該信号をリフレッシュ制
御部 200内タイミング生成回路240が受信すると、従来
リフレッシュ制御部 200内に存在したものを外部に設け
たOSC 170が出力するクロック信号MEMCLK_P 171をAND回
路 242により抑止し、判定回路 220及びタイミング生成
回路 240内分周回路 241へのクロック信号CCLK_P250の
動作を停止させる。これによりメモリバックアップ時に
おける回路動作の一部を停止させ、バックアップ電圧BV
CC 053の消費電力を低減することが可能となる。
CCLK_P 250を用いて、電源電圧P5 101が低下する前に行
う。電源電圧P5 101低下を検出すると、電圧検出部100
はPOWERFAIL_N信号をONし、当該信号をリフレッシュ制
御部 200内タイミング生成回路240が受信すると、従来
リフレッシュ制御部 200内に存在したものを外部に設け
たOSC 170が出力するクロック信号MEMCLK_P 171をAND回
路 242により抑止し、判定回路 220及びタイミング生成
回路 240内分周回路 241へのクロック信号CCLK_P250の
動作を停止させる。これによりメモリバックアップ時に
おける回路動作の一部を停止させ、バックアップ電圧BV
CC 053の消費電力を低減することが可能となる。
【００１９】復電時において、電源電圧P5 101が復活す
るとPOWERFAIL_N 121がOFFし、これによりタイミング生
成回路 240が出力するクロック信号 CCLK_P241が出力を
再開する。次に判定回路 221は外部リフレッシュモード
信号GR_N 122をOFFするタイミングでクロック信号 CCLK
_P 250に同期してリフレッシュ切替信号EXTREFSEL_P085
をOFFし、タイミング生成回路 240からの上位リフレッ
シュ制御信号EXTRAS_N 078と下位リフレッシュ制御信号
EXTCAS_N 079をDRAM 060から切り離し、バス制御回路 1
60からの上位アドレスストローブ信号RAS_N 080及び下
位アドレスストローブ信号CAS_N 081と書き込み有効信
号WE_N 081とメモリアドレス信号MADDR_P 091をDRAM 06
0と接続する。リフレッシュ切替信号EXTREFSEL_P 085を
OFFするタイミングでリセット信号RESET_N 074をOFFす
る。
るとPOWERFAIL_N 121がOFFし、これによりタイミング生
成回路 240が出力するクロック信号 CCLK_P241が出力を
再開する。次に判定回路 221は外部リフレッシュモード
信号GR_N 122をOFFするタイミングでクロック信号 CCLK
_P 250に同期してリフレッシュ切替信号EXTREFSEL_P085
をOFFし、タイミング生成回路 240からの上位リフレッ
シュ制御信号EXTRAS_N 078と下位リフレッシュ制御信号
EXTCAS_N 079をDRAM 060から切り離し、バス制御回路 1
60からの上位アドレスストローブ信号RAS_N 080及び下
位アドレスストローブ信号CAS_N 081と書き込み有効信
号WE_N 081とメモリアドレス信号MADDR_P 091をDRAM 06
0と接続する。リフレッシュ切替信号EXTREFSEL_P 085を
OFFするタイミングでリセット信号RESET_N 074をOFFす
る。
【００２０】次にプロセッサコンテキストのセーブレジ
ューム処理について図７を用いて説明する。停電になる
と電圧低下予告割込み信号CINT_N 141を検出し、プロセ
ッサコンテキストのセーブレジューム処理プログラムを
実行する。プロセッサコンテキストのセーブ処理では、
MPU 140内部のキャッシュ内容をメモリセル 060に掃き
出し、MPU 140内部の全レジスタ値をDRAAM 060に退避し
た後、DRAM 060にセーブ成功フラグを書き込む。復電
後、メモリ制御がバス制御部 160に戻った後、MPU 140
はプロセッサコンテキストのレジューム処理プログラム
を実行する。プロセッサコンテキストのレジューム処理
ではセーブ成功フラグがDRAM 060に書き込まれていた
ら、プロセッサコンテキストがDRAM 060に正常に書き込
まれたと判断し、DRAM 060に保存したMPU 140のレジス
タ値をMPU 140のレジスタに戻し、MPU140に戻したプロ
グラムカウントからプログラムを再開する。このセーブ
レジューム処理により、停電前のMPU 140動作状態に戻
すことができる。
ューム処理について図７を用いて説明する。停電になる
と電圧低下予告割込み信号CINT_N 141を検出し、プロセ
ッサコンテキストのセーブレジューム処理プログラムを
実行する。プロセッサコンテキストのセーブ処理では、
MPU 140内部のキャッシュ内容をメモリセル 060に掃き
出し、MPU 140内部の全レジスタ値をDRAAM 060に退避し
た後、DRAM 060にセーブ成功フラグを書き込む。復電
後、メモリ制御がバス制御部 160に戻った後、MPU 140
はプロセッサコンテキストのレジューム処理プログラム
を実行する。プロセッサコンテキストのレジューム処理
ではセーブ成功フラグがDRAM 060に書き込まれていた
ら、プロセッサコンテキストがDRAM 060に正常に書き込
まれたと判断し、DRAM 060に保存したMPU 140のレジス
タ値をMPU 140のレジスタに戻し、MPU140に戻したプロ
グラムカウントからプログラムを再開する。このセーブ
レジューム処理により、停電前のMPU 140動作状態に戻
すことができる。
【００２１】
【発明の効果】本発明によれば、DRAMバックアップ時に
おいてDRAM内容を保持する為に必須となるセルフリフレ
ッシュ動作をさせるリフレッシュ制御部内の回路動作を
少なくすることによって、従来のリフレッシュ制御部を
通電するのに比べ消費電力を低く抑えることが可能とな
る。
おいてDRAM内容を保持する為に必須となるセルフリフレ
ッシュ動作をさせるリフレッシュ制御部内の回路動作を
少なくすることによって、従来のリフレッシュ制御部を
通電するのに比べ消費電力を低く抑えることが可能とな
る。
【００２２】またメモリアクセスの正常終了をハード的
に判定する回路と判定結果を保持するバックアップ可能
な回路を設けたことにより、電源回復後において当該判
定保持回路の内容をチェックし停電時のメモリバックア
ップがメモリアクセス正常終了後に行われたかを判定す
ることができる。
に判定する回路と判定結果を保持するバックアップ可能
な回路を設けたことにより、電源回復後において当該判
定保持回路の内容をチェックし停電時のメモリバックア
ップがメモリアクセス正常終了後に行われたかを判定す
ることができる。
【図１】本発明の原理図。
【図２】従来方式を示す図。
【図３】本発明の全体構成図。
【図４】電圧検出部内部構成図。
【図５】リフレッシュ制御部内部構成図。
【図６】リフレッシュ制御部内部動作を説明する図。
【図７】セーブ・レジューム動作フロー。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大橋 章宏 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか事業所内 (72)発明者 桝井 晃二 茨城県日立市大みか町五丁目２番１号 株 式会社日立製作所大みか事業所内 Ｆターム(参考） 5B024 AA01 BA21 CA07 DA18
Claims (3)
- 【請求項１】 電源断時にセルフリフレッシュ実行可能
なDRAMの内容を保持し、復電時に当該DRAM内容を使用す
るシステムにおいて、電源電圧低下を検出した時に、停
電時にDRAMにリフレッシュ制御信号を出力するリフレッ
シュ制御部に対して出力する指令信号により、外部から
のクロック信号を制御し、停電中にカウンタ回路動作を
停止するタイミング生成部を具備することを特徴とする
メモリ内容保持装置。 - 【請求項２】 請求項１のタイミング生成部において生
成するクロック信号により動作し、且つ電源電圧低下時
にリフレッシュ制御部に対して出力するメモリ保護要求
出力信号により、停電時にリフレッシュ制御部へ動作を
切り替える前にメモリアクセスが正常に終了したかどう
か判定する判定回路を具備することを特徴とするメモリ
内容保持装置。 - 【請求項３】 請求項２の判定回路により判定結果を保
持するバックアップ可能なフラグを具備し、復電時にお
いて当該フラグをチェックすることにより、メモリアク
セス正常終了後にリフレッシュ制御部への切替動作が行
われたかどうか判定可能とするメモリ内容保持装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26321699A JP2001084761A (ja) | 1999-09-17 | 1999-09-17 | メモリ内容保持装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26321699A JP2001084761A (ja) | 1999-09-17 | 1999-09-17 | メモリ内容保持装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001084761A true JP2001084761A (ja) | 2001-03-30 |
Family
ID=17386402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26321699A Pending JP2001084761A (ja) | 1999-09-17 | 1999-09-17 | メモリ内容保持装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001084761A (ja) |
-
1999
- 1999-09-17 JP JP26321699A patent/JP2001084761A/ja active Pending
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