IT9048595A1 - Circuito e metodo per l'accesso ai dati di una memoria ad accesso seriale con una bassa corrente di funzionamento. - Google Patents
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- 238000000034 method Methods 0.000 title claims description 15
- 238000001514 detection method Methods 0.000 claims description 26
- 239000011159 matrix material Substances 0.000 claims description 20
- 230000005540 biological transmission Effects 0.000 claims description 14
- 230000000630 rising effect Effects 0.000 claims description 11
- 230000003321 amplification Effects 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000005265 energy consumption Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- FGRBYDKOBBBPOI-UHFFFAOYSA-N 10,10-dioxo-2-[4-(N-phenylanilino)phenyl]thioxanthen-9-one Chemical compound O=C1c2ccccc2S(=O)(=O)c2ccc(cc12)-c1ccc(cc1)N(c1ccccc1)c1ccccc1 FGRBYDKOBBBPOI-UHFFFAOYSA-N 0.000 description 1
- 108010038083 amyloid fibril protein AS-SAM Proteins 0.000 description 1
- 238000013480 data collection Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000036316 preload Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
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Description
DESCRIZIONE
La presente Invenzione si riferisce ad un circuito e ad un metodo per accedere al dati di una memoria ad accesso seriale (chiamata nel seguito SAM) che richiedono una bassa corrente di funzionamento, e particolarmente ad un circuito e ad un metodo di que sto tipo in cui la corrente di picco pud essere ridotta separando il tempo di rilevamento dei dati dal tempo di emissione del dati e in cui la corrente di funzionamento pud essere ridotta evitando il consumo di corrente non necessaria durante l'accesso seriale.
In generale,in una memoria ad accesso casuale dinami ca (chiamata nel seguito DRAM) a doppia entrata,una prima entrata ha la stessa struttura di quella di una normale DRAM e la seconda entrata & costituita da un registro di dati seriale e da un circuito per immettere ed estrarre i dati in modo seriale.
A differenza delle normali DRAM,una tale DRAM a dop pia entrata è in grado di emettere i dati in modo indi pendente e l’accesso ai dati avviene attraverso la dop s-a entrata,col risultato che il consumo di energia di_ venta molto alto rispetto a quello della DRAM normale. Perciò, se si vuole evitare che la DRAM a doppia entra ta dia seri problemi in relazione al consumo di ener già rispetto alla normale DRAM,è necessario che l'acce_s so ai dati venga compiuto col minimo consumo di energia .
Lo scopo della presente invenzione è di realizzare un circuito ed un metodo per l'accesso ai dati di una SAM in cui il consumo di energia possa essere ridotto separando il tempo di rilevamento dei da ti dal tempo di emissione del dati.
Per ottenere questo scopo,il metodo della presente invenzione è caratterizzato dal fatto che viene generato un indirizzo in funzione di un segnale di orologio di conteggio seriale,viene decodificato un indirizzo di colonna per selezionare un dato,l’opera zione di rilevamento del dato viene sottoposta a modulazione finché il dato selezionato viene applicato attraverso una linea d'ingresso/uscita del dati ad un amplificatore di rilevamento d'ingresso/uscita; l’operazione di rilevamento del dato e l'operazione di emissione in uscita del dato sono separate secondo il tempo della modulazione; e poi si esegue l’accesso al dato della SAM.
Inoltre, per ottenere lo scopo sopra definito,il circuito di accesso ai dati di una SAM secondo la pre sente invenzione comprende: un contatore seriale per emettere in uscita un indirizzo seriale mediante il conteggio di un segnale di orologio seriale;un decodificatore di colonna per· selezionare una porta d'in gresso/uscita;un codificatore di rilevamento d’ingresso/usclta per amplificare i dati forniti attraverso la porta d’ingresso/uscita e una linea d'ingresso/uscita;e una memoria di transito per l’emissione in uscita del dati per immettere su un percorso d’ingresso/uscita i dati amplificati dall’amplificatore di rìlevamento .
Il circuito della presente invenzione è caratterizato inoltre dal fatto che comprende anche un precodificatore di colonna per emettere in uscita un segnale di selezione di codifica di colonna dopo la ricezione di un indirizzo seriale emesso dal contatore seriale; un circuito di disabilitazione di decodifica seriale, per emettere in uscita un segnale di disabilitazlone per il precodificatore di colonna alla ricezione di un segnale di rilevazione di inseguimento proveniente da un circuito di inseguimento e per emettere in uscita un segnale di abilitazione per il precodificatore di colonna dopo la ricezione di un segnale di orologio di conteggio seriale; e
un circuito di inseguimento per precodificare l'uscita del contatore seriale dopo la ricezione di un segnale d'orologio di conteggio seriale per selezionare una porta d’ingresso/uscita quando viene fornito un segnale d'uscita del precodificatore di colonna ad un codificatore di colonna,per modulare il tempo fino a quando il dato della SAM é fornito,attraverso la linea d'ingresso/uscita all'amplificatore di rilevamento, e per emettere in uscita dei segnali d'inseguimento per l'amplificatore di rilevamento d'ingresso/uscita, per il circuito di disabilitazione di decodifica seriale e per il precodificatore di colonna.
Lo scopo sopra indicato ed altri vantaggi della presente invenzione risulteranno evidenti dalla deserti zione dettagliata di una forma preferita d'esecuzione della presente invenzione con riferimento agli uniti disegni,in cui:
la fig.lA è un diagramma dei tempi che mostra l'emissione in uscita dei dati dopo aver eseguito un accesso seriale ai dati della SAM secondo la tecnica usuale; la fig.lB é un diagramma dei tempi che mostra l’emis sione in uscita dei dati dopo aver eseguito un accesso seriale alla SAM nel modo perfezionato secondo la pre sente invenzione;
la fig.2 illustra i valori di corrente (I) misurati durante l'accesso ai dati della SAM e l'emissione in uscita degli stessi secondo la tecnica tradizionale e secondo la presente invenzione a titolo comparativo;
la fig.3 è uno schema a blocchi del circuito di accesso al dati della SAM secondo la presente Invenzione che richiede una bassa corrente di funzionamento;
la flg.4 è un diagramma del tempi che mostra l'accesso e l’emissione in uscita dei dati della SAM che richiede una bassa corrente di funzionamento secondo la presente Invenzione;
le figg.da 5 a 7 sono delle rappresentazioni circuì tali dettagliate del circuito d’inseguimento,del circuì to di disabilitazione di decodifica seriale e del precodlficatore di colonna della fig.3; e
la fig.8 è una rappresentazione circuitale dettagliata di un amplificatore di rilevamento d’ingresso/uscita e di una memoria di transito d'uscita.
I diagrammi dei tempi della fig.l mostrano il tempo di rilevamento dei dati e il tempo di emissione in uscita del dati in una DRAM a due entrate.
Secondo il metodo usuale,come è rappresentato nella fig.lA,un dato viene rilevato e al tempo stesso emesso in uscita in corrispondenza del fronte di salita di un segnale di orologio di conteggio seriale SC e,percld,in corrispondenza della parte in cui l'operazione di rilevamento e l'operazione di emissione in uscita del dato sono sovrapposte,cioè,in corrispondenza del fronte di salita del segnale d'orologio SC,le correnti di picco sono sovrapposte,come è rappresentato con una linea continua nella fig.2,ciè che aumenta in modo problematico la corrente di picco.
Lo scopo della presente invenzione è di impedire l'aumento delle correnti di picco dovuto al verificar si contemporaneo dell'operazione di rilevamento e dell'operazione di emissione del dato in uscita.Come è mostrato nella fig.lB,l'accesso, il rilevamento e l'amplificazione di un dato SI da emettere in uscita avviene con un anticipo di tre semicicli prima della uscita, cioè in corrispondenza del fronte di discesa del segnale d'orologio SC,poi il dato viene immagazzinato in un primo stadio di una memoria di transito a due stadi con un metodo a scorrimento.
Successivamente, in corrispondenza del fronte di salita del segnale d'orologio SC,il dato DO che è immagazzinato nel secondo stadio nella memoria di transito viene emesso in uscita dopo essere stato rilevato un ciclo e mezzo prima.
Poi, in corrispondenza del fronte di discesa del segnale d'orologio, SC un nuovo dato S2 viene rivelato, amplificato e Inviato al primo stadio della memoria di transito e il dato SI immagazzinato nel primo sta dio viene trasferito nel secondo stadio,e,all'arrivo di un altro fronte di salita,il dato SI immagazzinato nel secondo stadio viene emesso in uscita come dato DI.
Pertanto, secondo la presente Invenzione,il tempo di rilevamento e il tempo di emissione in uscita dei dati seriali sono diversi tra loro e,perciò,come è mostrato con una linea a tratti nella fig.2,i picchi di corrente vengono distanziati ,ottenendo cosi un'ef fetto di riduzione di consumo di energia.
Come si è detto sopra,la presente invenzione interi de diminuire il consumo d’energia separando l’operazione di rilevamento dei dati dall’operazione di emis sione in uscita dei dati.Essa sarà descritta più in dettaglio nel seguito in relazione alle fig.3 e 4.
La fig.3 illustra un circuito per l’accesso seria le dei dati della memoria a doppia entrata secondo la presente invenzione, dove il numero di riferimento 1 indica una matrice di memoria di entrata alla memoria ad accesso casuale (RAM) e il numero di riferimento 2 indica una matrice di entrata della SAM.
Il circuito di accesso al dati della SAM secondo la presente invenzione comprende:
un contatore seriale 3 per emettere in uscita un indirizzo seriale SADDRi dopo la ricezione di un segnale dì orologio di conteggio seriale SC;
un precodificatore di colonna 4 per emettere in uscita un indirizzo seriale PSAi per 1 decodificatori di colonna dopo aver decodificato l'indirizzio seriale SADDRi fornito dal contatore seriale 3;
dei decodificatori di colonna per emettere in uscita segnali per comandare una porta logica d’in gresso/uscita (che sarà chiamata nel seguito porta I/O) dopo aver ricevuto un indirizzio PSAi dal precodificatore di colonna 4;
un circuito di inseguimento 7 per emettere in uscita dei segnali di inseguimento TR per un amplificatore di rilevamento di ingresso/uscita (I/O) 8,per il pre codificatore di colonna 4 e per un circuito di disabilitazione di decodifica seriale 6 modulando il tempo finché il precodificatore di colonna 4 non abbia pre codificato l'uscita del contatore seriale 3,partendo dal fronte di discesa del segnale di orologio di con teggio seriale SC,finché i decodificatori di colonna non abbiano ricevuto i segnali d’uscita del pre codificatore di colonna 4 relativi alla porta I/O da elezionare,e finché il dato immagazzinato nella memoria 2 di entrata alla SAM non sia fornito dalla matrice di memoria 1,attraverso la linea d'ingresso/ uscita ad un amplificatore di rilevamento I/O 8;
un circuito di disabilitazione di decodifica seriale 6 per emettere in uscita un segnale di disabilitazione di decodifica seriale SDD per il precodificatore di co lonna 4 dopo aver ricevuto un segnale di orologio di conteggio seriale SC e un segnale di inseguimento TR dal circuito d'inseguimento 7;
un amplificatore di rilevamento d'ingresso/uscita (I/O) 8 per amplificare i dati forniti dalla matrice d’entrata 2 attraverso una porta I/O (indicata con I/O G nella figura) ed una linea d’ingresso/uscita (indicata con I/O L nella figura) selezionata dal de codificatore di colonna ; e
una memoria di transito 9 per inviare in uscita ad una memoria di transito d'ingresso/uscita 10 i dati amplificati dall'amplificatore di rilevamento.
Si intende che,se il dato d'uscita di una riga selezionata dalla matrice di memoria 1 di entrata alla RAM è costituito da N bit,il numero delle linee di co lonna necessarie è N.
Sarà descritta ora l'operazione di accesso ai dati secondo la presente invenzione con riferimento al dia· gramma dei tempi della fig.4. Se si deve accedere in modo seriale ai dati della matrice di memoria l,il dato di una riga della matrice di memoria 1 deve esse re rilevato e il dato rilevato deve essere trasferito in anticipo,attraverso una porta di trasferimento (indicata come DTG nella fig.3),alla matrice di memo ria 2 di entrata alla SAM.
Se un segnale di orologio di conteggio seriale SC vie ne inviato da un controllore esterno al contatore seriale 3,quest 'ultimo genera in sequenza dei segnali d'indirizzo seriali per selezionare una delle linee di colonna in base al segnale di orologio SC.
Come S mostrato nella flg.4,quando il segnale si trova sul fronte di discesa,il contatore seriale 3 vie ne attivato dopo un intervallo di tempo t1 e fornisce un segnale d'indirizzo seriale SADDRi (fig.4B) al pre codificatore di colonna 4.Contemporaneamente, il circuito di disabilitazione di decodifica seriale 6 emette in uscita un segnale di disabilitazione di decodifica seriale SDD (fig.4C) per il precodificatore di colonna 4 e,pertanto,quest' ultimo è abilitato a decodificare l'indirizzo seriale.
Poi, il decodificatore 4 decodifica il segnale di indirizzo SADDRi per fornire un segnale d'indirizzo seriale precodificato PSAi ai decodificatori di colon na dopo un intervallo di tempo t2 (fig.4D).
I decodificatori di colonna generano dei se gnali per selezionare una porta I/O dopo aver ricevuto il segnale d'indirizzo seriale PSAi che é precodifica to dal precodificatore di colonna 4.
Se una porta I/O è selezionata dai segnali di usci ta dei decodificatori di colonna ,il dato che è stato trasferito dalla matrice di memoria 1 di entra ta alla RAM alla matrice di memoria 2 di entrata alla SAM attraverso una porta di trasmissione di dati DTG viene emesso in uscita sulla linea I/O L.
Il circuito di inseguimento 7 serve per modulare l'intervallo di tempo .
che é richiesto per le operazioni nel periodo di tempo in cui il dato trasferito alla matrice di memoria 2 viene forni to,attraverso una linea I/O L,all'amplificatore di ri levamento d’ingresso/uscita 8.Più in particolare,que sto circuito d'inseguimento 7 serve per: modulare l'intervallo di tempo t1 che è richiesto per emettere in uscita un indirizzo seriale SADDRi da parte del contatore seriale 3 dopo la ricezione di un segnale di orologio di conteggio seriale SC;modulare l'intervallo di tempo t2 che é richiesto per emettere in uscita un segnale d'indirizzo seriale precodiflcato PSAi dopo la decodifica dell'indirizzo seriale SADDRi da parte del precodificatore di colonna 4;modulare l'intervallo di tempo t3 (fig.4E) che è richiesto per selezionare una linea d'ingresso/uscita (I/O L) dopo la ricezione del segnale d'indirizzo seriale precodificato PSAi da parte dei decodificatori di colonna e modulare il tempo t4 (fig.4F) che è richiesto per fornire il dato,attraverso la linea d'ingresso/ uscita I/O,all'amplificatore di rilevamento 8 dopo che il dato é stato inviato attraverso la porta I/O selezionata a partire dalla matrice di memoria 2 di entra ta alla SAM.
Pertanto,dopo che gli intervalli di tempo t1,t2,t3,t4 sono stati inseguiti dal circuito di inseguimento 7, se un segnale di inseguimento TR (fig.4G) è applicato all’amplificatore di rilevamento d'ingresso/uscita 8 (I/O SA) per attivarlo,l’amplificatore di rilevamento 8 rileva e amplifica il dato fornito attraverso la li. nea d’ingresso/uscita I/O L e fornisce un dato seriale alla memoria di transito d’uscita 9.
Ora,il segnale d'inseguimento è fornito anche al circuito di disabilitazione di decodifica seriale 7 e,perciò,dopo che un dato,amplificato dall'amplifica tore di rilevamento 8,è applicato alla memoria di transito d’uscita dei dati 9 (fig.4H),il circuito di disabilltazione di decodifica seriale 6 emette in uscita un segnale di disabilltazione SDD (fig.4C) per il precodificatore di colonna 4 dopo un intervallo di tempo t6.Perciò come è mostrato nella fig.4D,il precodificatore di colonna 4 viene disattivato perchè il segnale d'indirizzo seriale è passato al livello alto e l'operazione di rilevamento sopra descritta non viene piò eseguita.Cioè,fino a quando non arriva il successivo fronte di discesa del segnale d’orologio, l’operazione di rilevamento dei dati dalla matrice di memoria 2 viene arrestata.
Dopo la fine dell'operazione di rilevamento sopra descritta,se arriva il fronte di salita del segnale d’orologio SC,il dato che è stato rilevato nel modo sopra descritto e memorizzato nella memoria di transi to d'uscita dei dati 9 un ciclo e mezzo prima dal tempo t7 (fig.4A) viene emesso in uscita attraverso la memoria di transito I/O 10.Naturalmente,il dato ri levato sarà emesso dopo un ciclo e mezzo dall'inizio dell’intervallo di tempo t1,come é illustrato nella fig.lB.
Una descrizione dettagliata sull'emissione in uscita di dati sarà data nel seguito con riferimento ad una illustrazione circuitale dettagliata.
Pertanto,è possibile separare il tempo di rilevamento del dato e il tempo di emissione in uscita del dato stesso nell'accesso ai dati della matrice di memoria d’entrata alla SAM.
Sarà ora descritto un altro metodo per diminuire il consumo di corrente secondo la presente Invenzione con riferimento alla flg.4F.Quando un dato viene fornito, attraverso la linea I/O (I/O L),all'amplificatore di rilevamento I/O SA,se la linea I/O L deve salire fino allo stato della tensione d’alimentazione Vcc,il tempo di salita si prolunga e la corrente passa attraverso il registro (non rappresentato) dell’entrata della SAM durante il periodo di tempo prolungato.
Per impedire,però,il consumo di corrente secondo la presente invenzione,la linea I/O L è aperta per un periodo di tempo tale che l’amplificatore di rilevamento 8 possa consentire una sufficiente salita della linea I/O L,come è mostrato nella fig.4F e il resto del tempo è utilizzato per eseguire la precarica.
Per descrivere ciò pili dettagliato,nella fig.3,se la linea I/O L è precarlcata,allora,per impedire una dissipazione di corrente continua,i circuiti dei codi ficatori per azionare la porta d'ingresso/ uscita I/O 0 sono disabilitati per mezzo del segnale di orologio di disabilitazione generato dal circuito di disabilitazione di decodifica seriale 6 sopra descritto.Perciò, la linea I/O L e i circuiti di decodificazione sono attivati durante il periodo che va dal fronte di discesa del segnale di conteggio seriale SC alla fine del rilevamento.Durante il resto del pe riodo,tutti i circuiti di accesso seriale,tranne la memoria di transito d’uscita dei dati 9,sono disabili tati dal circuito di disabilitazione SDD.
La fig.5 illustra in dettaglio il circuito del pre codificatore di colonna 4 della fig.3-In questo dise gno,se un segnale di disabilitazione di decodifica se riale SDD che si trova nello stato basso viene fornito dal circuito di disabilitazione di decodifica seriale 6,il circuito di precodificazione di colonna 4 viene abilitato a decodificare il segnale d’indirizzo seriale SADDRi fornito dal contatore seriale 3 e ad emettere un segnale d’indirizzo seriale di colonna PSAi.D’altra parte,se viene fornito un segnale di disabilitazione di decodifica seriale di livello alto, il precodiflcatore di colonna 4 é disabilitato,per cui esso non pud pili eseguire la sua funzione.
La fig.6 illustra in dettaglio il circuito di disa bilitazione di decodifica seriale 6.Questo circuito è costituito da: uno stadio (D) per ritardare il segnale d’orologio di conteggio seriale SC finché non viene emesso un segnale d’inrizzo seriale SADDRi dopo l’alimentazione di un segnale SC e da uno stadio (T) per modulare il tempo finché un segnale di inseguimen to TR non vieme immesso in ingresso dal circuito di inseguimento dopo l’emissione in uscita di un indirizzo seriale ADDRi e finché non sia completata l'operazio ne di rilevamento dei dati.
Il segnale C4 é un segnale di comando fornito dallo esterno ed é mantenuto al livello basso durante l'ope razione di accesso seriale ai dati.
La flg.7 illustra in dettaglio il circuito di inseguimento.La struttura di questo circuito corrisponde a quella del percorso del segnale corrispondente alla sezione tra l’ingresso del segnale di orologio di con teggio seriale SC e l’alimentazione del dato all’ampli flcatore di rilevamento 8 dopo il rilevamento del dato proveniente dalla matrice di memoria d’entrata alla
SAM 2.
Percid,il circuito d’inseguimento 7 esegue la modu lazione del tempo finché il dato rilevato non viene fornito all'amplificatore di rilevamento 8 dopo l’applicazione in ingresso ad esso del segnale d'orologio di conteggio seriale SC.Poi,il circuito d'inseguimento 7 emette in uscita un segnale di inseguimento TR per comandare l’amplificatore di rilevamento 8 nello istante in cui il dato é fornito all’amplificatore 8 stesso.
Come é mostrato nella fig.4H,l'amplificatore di ri levamento d’ingresso/uscita 8 esegue l’operazione di amplificazione solo fino a quando gli viene fornito il dato dal segnale di inseguimento TR del circuito d’inseguì mento 7.Alla fine dell'operazione di amplificazione dell'amplificatore di rilevamento 8,11 circuito di di_ sabilitazlone 6 emette un segnale di disabilitazione
di decodifica seriale SDD secondo il segnale di inse guimento, dopodiché l'operazione di precodifica di co lonna viene arrestata.
Un segnale CI imposta il modo di accesso seriale o il modo di funzionamento di trasmissione dei dati ed é mantenuto ad un livello alto quando si effettua l'accesso seriale ai dati come nel caso della presen te invenzione.il segnale C2 è un segnale di comando fornito dall'esterno che é mantenuto ad un livello alto durante l'accesso seriale ai dati.
Un segnale C3 è applicato al circuito d'inseguimen to e comanda la porta di trasmissione in modo che un segnale di inseguimento venga emesso in uscita in re lazione all'operazione di accesso seriale ai dati do po che tale segnale C3 è passato ad un livello basso durante l'accesso seriale ai dati della memoria a dop pia entrata.D' altra parte.durante il modo di trasmissione dei dati.il segnale C3 comanda la porta di tra smisslone in modo che questa emetta in uscita un segnale d’inseguimento in relazione con l'operazione di trasmissione dei dati.
Il loro funzionamento sarà ora descritto in detta glio in relazione alle figg.8 e 4.di cui la fig.8 è un'illustrazione circuitale dettagliata dell'amplificatore di rilevamento d'ingresso/uscita 8 e della me moria di transito d'uscita 9 sopra descritta e la flg.
4 contiene i diagrammi dei tempi dei circuiti della flg.8 .
Come è rappresentato nello schema circuitale detta gllato della flg.5,1 segnali d'uscita PSAi del preco diflcatore di colonna 4 sono forniti rispettivamenti al decodificatori di colonna per cui il corrispondente decodificatore di colonna attiverà la porta d'ingresso/uscita I/O G.Pertanto,! dati sono forniti dalla matrice di memoria d'entrata alla SAM 2 all'amplificatore di rilevamento 8 (da descrivere nel seguito) sotto forma di segnali d'ingresso/uscita (I/O) e segna li d'ingresso/uscita negati
Come è mostrato nella fig.8,l'amplificatore di ri levamento d'ingresso/uscita 8 e la corrispondente me moria di transito d'uscita 9 sono costituiti da un prl mo e da un secondo circuito di bloccaggio collegati tra loro.
Come si è detto all'inizio della descrizione,l'emissione dei dati viene eseguita in modo tale che,in corrispondeza del fronte di discesa del segnale di oroio gio SC,si eseguono le operazioni di accesso,di rilevamento e di amplificazione del dato da emettere in uscita,poi il dato viene memorizzato nella memoria di transito a due stadi (per l’emissione in uscita secon do il metodo dello scorrimento) e precisamente nel primo stadio (il primo circuito di bloccaggio) 81 dei due circuiti di bloccaggio 81,82.Successivamente,in corrispondenza del fronte di salita del segnale di orologio SC,viene emesso in uscita un altro dato che é stato rilevato un ciclo e mezzo prima ed è stato memorizzato nel secondo stadio della memoria di tran sito a scorrimento,cioè nel secondo circuito di bloc caggio 82.
Poi,in corrispondenza del fronte di discesa del segnale d'orologio SC,un altro dato viene rilevato ed amplificato e poi fornito al primo circuito di bloccaggio 8l,mentre il dato che era immagazzinato nel primo circuito di bloccaggio 81 viene trasferito nel secondo circuito di bloccaggio 82.Poi,in corrisponden za del fronte di salita,il dato che era immagazzinato nel secondo circuito di bloccaggio 82 viene emesso in uscita.Questo modo di funzionare risulta chiaro in riferimento alle figg.8 e 4.
Il primo circuito di bloccaggio 81 comprende una prima porta di trasmissione 811,una prima memoria di transisto 812 (costituita da due invertitori) e una seconda porta di trasmissione 813,tutte collegate in cascata,la seconda porta di trasmissione ricevendo un segnale ∅PSOT come segnale di comando dall'esterno.
Il secondo circuito di bloccaggio 82 comprende una seconda memoria di transito 821 costituita da due in vertitori e una terza e una quarta porta di trasmissione 822,823 alle quali sono applicate rispettivamente l’uscita non invertita e l’uscita invertita della me moria di transito.La terza e la quarta porta di trasmissione 822,823 ricevono dei segnali ∅SOT dall'ester no come segnali di comando.
Con riferiamento alla fig.4,in corrispondenza del fronte di discesa del segnale d’orologio SC,cioS in corrispondenza dell'inizio dell’intervallo di tempo t1,un segnale di livello alto ∅PSOT (fig.41)viene applicato come segnale di comando al primo circuito di bloccaggio dell'amplificatore di rilevamento d'ingresso/uscita.
Poi,in corrispondenza del fronte di discesa del segnale d'orologio SC,viene applicato in ingresso alla prima porta di trasmissione 811 del primo circuito di bloccaggio 81 un segnale di livello alto come segnale di comando (fig.4H),mentre l’amplificatore di rilevamento 8 mantiene il dato immesso in ingresso,cioè il dato rilevato dal primo circuito di bloccaggio 8l.In corrispondenza del fronte di salita del segnale di oro logio SC (nell'istante t7 della fig.4),i segnali ∅PSOT ∅SOT passano ad un livello basso e alto,rlspettivamen te, e pertanto,il dato che era Immagazzinato nel secon do circuito di bloccaggio,cioè il dato SDB che esisteva già un ciclo e mezzo prima dell’istante t7,vie ne emesso in uscita (SPOUT) attraverso la memoria di transito B sotto forma di un dato SDB” derivato dal dato SDB’,in base al funzionamento della terza e del la quarta porta di trasmissione.il segnale ∅PSOT è normalmente ad un livello basso e,perciò,il dato che si ottiene nella fase di rilevamento non viene trasfe rito al secondo circuito di bloccaggio 82,ma viene mantenuto nel primo circuito di bloccaggio 81.
La fig.4 illustra il processo per emettere in usci ta i dati sul percorso di uscita 10 in corrispondenza del fronte di salita del segnale di rologio SC e all'istante t7.Poì all'istante tg,viene eseguito un nuo vo rilevamento di dati e in queste condizioni,il dato che esisteva un ciclo e mezzo prima dell’istante tj è già stato emesso in uscita.In queste condizioni, quando il segnale ∅PSOT passa al livello alto,il dato rilevato un ciclo e mezzo prima dell'istante tg viene trasferito nel secondo circuito di bloccaggio 82 sotto forma di SDB',mentre il dato che viene ora rilevato viene mantenuto nel primo circuito di bloccaggio 81 sotto forma di SDB.
Poi, in corrispondenza del fronte di salita del se gnale d'orologio SC dopo un ciclo e mezzo dall'inizio dell'invervallo di tempo t1 viene emesso in usci ta il dato che è stato rilevato dopo l'inizio dell'in tervallo t1 stesso.
Secondo la presente invenzione sopra descritta,il tempo di rilevamento dei dati con l'accesso ai dati della SAM e il tempo per l'emissione dei dati allo esterno sono separati l'uno dall'altro,ciò che porta ad una riduzione della corrente di picco.Inoltre,viene utilizzato un circuito di inseguimento per modulare l'operazione di rilevamento dei dati,allo scopo di far funzionare l'amplificatore di rilevamento d’ingresso/uscita e il precodificatore di colonna solo durante il tempo necessario affinchè il consumo della corrente di funzionamento sia mantenuto al minimo.
Claims (1)
- RIVENDICAZIONI 1.Metodo per accedere ai dati di una memoria ad accesso seriale (SAM) che richiede una bassa corrente di funzionamento per accedere al dato fornito da una matri ce di memoria d'entrata di una memoria ad accesso casua le (RAM) 1,attraverso una porta di trasmissione,ad una matrice di memoria 2 della SAM per essere immagazzina to in esso,caratterizzato dal fatto che,in corrispon denza del fronte di discesa di un segnale d'orologio di conteggio seriale SC,cioè,un ciclo e mezzo prima dell’emissione in uscita del dato,il dato viene rive lato nella matrice di memoria 2 come il dato da imma gazzinare in uno primo stadio di una memoria di tran sito a due stadi del tipo a scorrimento; dal fatto che,in corrispondenza del fronte di discesa del segnale d’orologio di conteggio seriale SC,cioè mezzo ciclo prima dell'emissione in uscita del dato, il dato immagazzinato nel primo stadio della memoria di transito a due stadi viene trasferito nel secondo stadio della memoria di transito a due stadi per esse re immagazzinato in esso;e dal fatto che,in corrispondenza del fronte di salita del segnale d’orologio di conteggio seriale SC,il da to immagazzinato nel secondo stadio della memoria di transito a due stadi viene emesso in uscita. 2.Metodo per accede re ai dati di una SAM secondo la rivendicazione 1,caratterizzato dal fatto che l’ope razione di rilevamento dei dati comprende una fase di generazione di un segnale d'indirizzo seriale SADDRi secondo un segnale d'orologio di conteggio seriale SC; una fase di emissione in uscita di un indirizzo preco dificato di colonna PSAi dopo la decodifica del segna le d’indirizzo seriale SADDRi;una fase di selezione dei dati dalla matrice di memoria 2 d'ingresso alla SAM dopo la decodifica dell'indirizzo di colonna PSAi e dopo l'azionamento di una porta d'ingresso/uscita;una fase di emissione in uscita di un segnale di inseguimento modulando le operazioni dalla generazione del segnale d’indirizzo alla amplificazione del dato seie zionato dalla matrice di memoria 2 d’ingresso alla SAM;e una fase di amplificazione del dato selezionato secondo il segnale di inseguimento. 3-Metodo per l'accesso ai dati di una SAM secondo la rivendicazione 1,caratterizzato dal fatto che comprende una fase in cui,quando il dato rilevato nella SAM è fornito attraverso una linea d'ingresso/uscita ad un aplìficatore di rilevamento d’ingresso/uscita, tale linea d'ingresso/uscita è aperta soltanto duran te un periodo sufficiente affinché tale linea d'ingresso/uscita sia completamente attivata dal detto amplificatore di rilevamento d’ìngresso/uscita;e;per il resto del tempo,viene eseguita una precarlca,nonché una disabilltazione dell’operazione di decodificazione per attivare tale linea d'ingresso/uscita,impedendo cosi il consumo di corrente. 4.Circuito di accesso ai dati di una SAM che richie de una bassa corrente di funzionamento comprendente un contatore seriale 3 per emettere in uscita un indirizzo seriale contando dei segnali d'orologio di conteggio seriali;dei decodificatori di colonnaper selezionare una porta di ingresso/uscita un amplificatore di rilevamento d'ingresso/uscita per amplificare il dato fornito attraverso tale porta d'ingresso/uscita e tale linea di ingresso/uscita;ed una memoria di transito di emissione dei dati per fornire ad un percorso di ingresso/uscita 10 il dato amplificato dall'amplificatore di rilevamento d'ingresso/uscita 8,caratterizzato dal fatto che comprende inoltre un precodificatore di co lonna 4 per emettere in uscita un segnale di selezione di decodificazione di colonna dopo la ricezione di un indirizzo seriale SADDRi dal contatore seriale 3; un circuito di disabilitazione di decodifica 6 per emettere in uscita un segnale di abilitazione per il precodificatore di colonna 4 dopo la ricezione di un segnale d'orologio di conteggio seriale SC e per emet tere in uscita un segnale di disabilitazione SDD per il precodlficatore di colonna 4 dopo la ricezione di un segnale d'inseguimento TR da un circuito d'inseguimento 7; e un circuito di inseguimento 7 per emettere in uscita un segnale di inseguimento TR dopo la ricezione di un segnale d'orologio di conteggio seriale SC per coman dare l'amplificatore di rilevamento 8 mediante una struttura slmile a quella del percorso di segnale tra l'ingresso di un segnale d'orologio di conteggio seriale SC e l’alimentazione dei dati dalla matrice di memoria 2 all'amplificatore di rilevamento 8. 5·Circuito d'accesso ai dati di una SAM secondo la vi vendicazione 4,caratterizzato dal fatto che il circuìto di inseguimento 7 precodifica l'uscita del contata re seriale 3 dopo la ricezione di un segnale d'orologio SC;tale circuito di inseguimento 7 eseguendo una modulazione del tempo finché il dato della SAM é fornito attraverso una linea d'ingresso/uscita all'amplificatore di rilevamento d'ingresso/uscita dopo che i decodificatori di colonna hanno selezionato una porta d'ingresso/uscita alla ricezione del segnale di uscita del precodificatore di colonna 4; tale circuito d'inseguimento 7 emettendo anche in uscita un segnale d'inseguimento TR sia per il circuito di disabilitazione 6 che per il precodificatore 4 quando il dato rilevato è fornito all'amplificatore di rilevamento 8.
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900010364A KR920004417B1 (ko) | 1990-07-09 | 1990-07-09 | 낮은 동작 전류를 갖는 sam 데이터 억세스회로 및 그 방법 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| IT9048595A0 IT9048595A0 (it) | 1990-12-18 |
| IT9048595A1 true IT9048595A1 (it) | 1992-01-10 |
| IT1242185B IT1242185B (it) | 1994-02-16 |
Family
ID=19301060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| IT48595A IT1242185B (it) | 1990-07-09 | 1990-12-18 | Circuito e metodo per l'accesso ai dati di una memoria ad accesso seriale con una bassa corrente di funzionamento. |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US5119333A (it) |
| JP (1) | JPH06103596B2 (it) |
| KR (1) | KR920004417B1 (it) |
| CN (1) | CN1022958C (it) |
| DE (1) | DE4040054A1 (it) |
| FR (1) | FR2664422B1 (it) |
| GB (1) | GB2246004B (it) |
| HK (1) | HK80095A (it) |
| IT (1) | IT1242185B (it) |
| SE (1) | SE9003888D0 (it) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2719852B2 (ja) * | 1991-03-07 | 1998-02-25 | 三菱電機株式会社 | 半導体記憶装置およびそれからのデータ読出方法 |
| JPH0963262A (ja) * | 1995-08-17 | 1997-03-07 | Fujitsu Ltd | シンクロナスｄｒａｍ |
| KR0167687B1 (ko) * | 1995-09-11 | 1999-02-01 | 김광호 | 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치 |
| JPH09180435A (ja) * | 1995-12-28 | 1997-07-11 | Mitsubishi Electric Corp | 半導体記憶装置 |
| TW340262B (en) | 1996-08-13 | 1998-09-11 | Fujitsu Ltd | Semiconductor device, system consisting of semiconductor devices and digital delay circuit |
| GB2355096B (en) * | 1996-08-13 | 2001-05-23 | Fujitsu Ltd | Semiconductor device and semiconductor circuitry |
| KR100335397B1 (ko) * | 1998-05-25 | 2002-09-05 | 주식회사 하이닉스반도체 | 센스앰프순차구동장치 |
| KR100301046B1 (ko) * | 1998-09-01 | 2001-09-06 | 윤종용 | 그래픽처리속도를향상시킬수있는듀얼포트를갖는고속싱크로너스메모리장치 |
| DE502008002380D1 (de) * | 2008-03-28 | 2011-03-03 | Micronas Gmbh | Schaltungsanordnung, Vorrichtung bzw. Verfahren zum seriellen Senden von Daten über einen Anschlusskontakt |
| KR101647333B1 (ko) | 2016-04-20 | 2016-08-10 | 창원대학교 산학협력단 | 롱피치형 롤러체인 어셈블리의 마모시험장치 |
| KR101631693B1 (ko) | 2016-04-22 | 2016-06-20 | 창원대학교 산학협력단 | 롱피치형 롤러체인 어셈블리용 마모시험장치 |
| FR3066033B1 (fr) * | 2017-05-05 | 2019-06-21 | Stmicroelectronics (Rousset) Sas | Dispositif d'etage tampon, en particulier apte a etre connecte sur un bus du type interface de peripherique serie |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4649516A (en) * | 1984-06-01 | 1987-03-10 | International Business Machines Corp. | Dynamic row buffer circuit for DRAM |
| DE3435752A1 (de) * | 1984-09-28 | 1986-04-10 | Siemens AG, 1000 Berlin und 8000 München | Schaltung zur zwischenspeicherung digitaler signale |
| JPS62226498A (ja) * | 1986-03-28 | 1987-10-05 | Hitachi Ltd | 半導体記憶装置 |
| JP2591010B2 (ja) * | 1988-01-29 | 1997-03-19 | 日本電気株式会社 | シリアルアクセスメモリ装置 |
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07111829B2 (ja) * | 1988-09-12 | 1995-11-29 | 株式会社東芝 | 半導体メモリ |
-
1990
- 1990-07-09 KR KR1019900010364A patent/KR920004417B1/ko not_active IP Right Cessation
- 1990-12-05 US US07/622,477 patent/US5119333A/en not_active Expired - Lifetime
- 1990-12-06 SE SE9003888A patent/SE9003888D0/xx unknown
- 1990-12-13 GB GB9027075A patent/GB2246004B/en not_active Expired - Fee Related
- 1990-12-14 FR FR9015696A patent/FR2664422B1/fr not_active Expired - Fee Related
- 1990-12-14 DE DE4040054A patent/DE4040054A1/de active Granted
- 1990-12-18 IT IT48595A patent/IT1242185B/it active IP Right Grant
-
1991
- 1991-01-15 CN CN91100225A patent/CN1022958C/zh not_active Expired - Lifetime
- 1991-07-04 JP JP3164520A patent/JPH06103596B2/ja not_active Expired - Fee Related
-
1995
- 1995-05-25 HK HK80095A patent/HK80095A/xx not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| HK80095A (en) | 1995-06-01 |
| KR920004417B1 (ko) | 1992-06-04 |
| GB2246004B (en) | 1994-08-17 |
| US5119333A (en) | 1992-06-02 |
| DE4040054C2 (it) | 1993-06-03 |
| KR920003169A (ko) | 1992-02-29 |
| FR2664422A1 (fr) | 1992-01-10 |
| JPH06103596B2 (ja) | 1994-12-14 |
| IT9048595A0 (it) | 1990-12-18 |
| CN1058115A (zh) | 1992-01-22 |
| GB2246004A (en) | 1992-01-15 |
| GB9027075D0 (en) | 1991-02-06 |
| FR2664422B1 (fr) | 1993-11-19 |
| DE4040054A1 (de) | 1992-01-23 |
| SE9003888D0 (sv) | 1990-12-06 |
| CN1022958C (zh) | 1993-12-01 |
| JPH04229483A (ja) | 1992-08-18 |
| IT1242185B (it) | 1994-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 0001 | Granted | ||
| TA | Fee payment date (situation as of event date), data collected since 19931001 |
Effective date: 19961213 |