JPH0222469B2 - - Google Patents
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- JPH0222469B2 JPH0222469B2 JP58106987A JP10698783A JPH0222469B2 JP H0222469 B2 JPH0222469 B2 JP H0222469B2 JP 58106987 A JP58106987 A JP 58106987A JP 10698783 A JP10698783 A JP 10698783A JP H0222469 B2 JPH0222469 B2 JP H0222469B2
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】
本発明は、ダイナミツク論理メモリセルとスタ
テイツク論理データ入出力回路のインタフエース
回路構成に関する。
テイツク論理データ入出力回路のインタフエース
回路構成に関する。
以下は、説明の便宜上、Ｎチヤンネル
MOSFETを用いた回路について話を進める。
MOSFETを用いた回路について話を進める。
ダイナミツクRAMは16Kビツト以降、２クロ
ツクマルチアドレス方式が採用されている。
RAS（Row Address Strobe）及び
（Column Address Strobe）という２本のクロツ
クがあり、前者は１トランジスタ・メモリセルの
配列のリフレツシユ動作をコントロールし、後者
は、読み出し及び書き込みというデータ入出力動
作のコントロールに寄与する。
ツクマルチアドレス方式が採用されている。
RAS（Row Address Strobe）及び
（Column Address Strobe）という２本のクロツ
クがあり、前者は１トランジスタ・メモリセルの
配列のリフレツシユ動作をコントロールし、後者
は、読み出し及び書き込みというデータ入出力動
作のコントロールに寄与する。
以下ダイナミツクRAMの動作を図面を用いて
説明する。まず、読み出しサイクルのタイミング
波形を第１図に示す。の後にと順序を
置いて活性化し、前者を基準にセツトアツプ時間
及びホールド時間をとつて行アドレスを、後者を
基準に同様に列アドレスをマルチ入力する。
RAS及びの活性化の時間間隔tRCDに依存し
て、出力データ（DATA OUT）のアクセスタ
イムに２種の定義がある。このためtRCD（MAX）
という最大規格値が設けられ、tRCDtRCD（MAX）
のときは、の活性化時点から測つたアクセ
スタイムtRACで規定される。活性化により、
外部からの行アドレス入力で指定されるワード線
上の１トランジスタ・メモリセルの情報が各デイ
ジツト線にあらわれ、センスアンプによりそれぞ
れリフレツシユされる。はによるリフ
レツシユ系回路動作へのデータ入出力回路の接続
時点を決め、選択するデイジツト線すなわちメモ
リセルに対して読み出しあるいは書き込み動作を
行う。ダイナミツクRAMのユーザからみると、
tRCDの期間に行アドレスから列アドレスに切り換
える必要があり、複数本のマルチアドレス入力間
のスキユー（SKew）があるため、時間余裕が要
求される。したがつて、アクセスタイムは実質的
にはtCACと受けとめられる場合が大半である。こ
の場合、tRCDが大きいこと、およびtCACが高速で
あることが基本的な要求になる。
説明する。まず、読み出しサイクルのタイミング
波形を第１図に示す。の後にと順序を
置いて活性化し、前者を基準にセツトアツプ時間
及びホールド時間をとつて行アドレスを、後者を
基準に同様に列アドレスをマルチ入力する。
RAS及びの活性化の時間間隔tRCDに依存し
て、出力データ（DATA OUT）のアクセスタ
イムに２種の定義がある。このためtRCD（MAX）
という最大規格値が設けられ、tRCDtRCD（MAX）
のときは、の活性化時点から測つたアクセ
スタイムtRACで規定される。活性化により、
外部からの行アドレス入力で指定されるワード線
上の１トランジスタ・メモリセルの情報が各デイ
ジツト線にあらわれ、センスアンプによりそれぞ
れリフレツシユされる。はによるリフ
レツシユ系回路動作へのデータ入出力回路の接続
時点を決め、選択するデイジツト線すなわちメモ
リセルに対して読み出しあるいは書き込み動作を
行う。ダイナミツクRAMのユーザからみると、
tRCDの期間に行アドレスから列アドレスに切り換
える必要があり、複数本のマルチアドレス入力間
のスキユー（SKew）があるため、時間余裕が要
求される。したがつて、アクセスタイムは実質的
にはtCACと受けとめられる場合が大半である。こ
の場合、tRCDが大きいこと、およびtCACが高速で
あることが基本的な要求になる。
通常の読み出し及び書き込みに加えてページ・
モードと呼ばれる動作がダイナミツクRAMには
あり、このページ読み出しサイクルのタイミング
波形を第２図に示す。
モードと呼ばれる動作がダイナミツクRAMには
あり、このページ読み出しサイクルのタイミング
波形を第２図に示す。
第２図において、，の活性化により
読み出しサイクルが行なわれてから、は活
性化状態すなわち低レベルのまま、のパル
ス印加を行い、高レベルから低レベルへの活性化
変化を基準に列アドレスを与えることにより、行
アドレスで指定されるワード線上のメモリセルに
ついて、ランダムな読み出し、あるいは書き込み
を行うことができる。このページモードのサイク
ルタイムは通常の／サイクルの2/3程度
であり、高速化を計る上で有効となる。アクセス
タイムは通常サイクルと同じtCACで規定される。
しかし、実使用では、サイクルタイム、アクセス
タイムとも、更に高速動作が課題となつており、
現状のダイナミツクRAMでは、要求特性を満た
すことがむずかしい。
読み出しサイクルが行なわれてから、は活
性化状態すなわち低レベルのまま、のパル
ス印加を行い、高レベルから低レベルへの活性化
変化を基準に列アドレスを与えることにより、行
アドレスで指定されるワード線上のメモリセルに
ついて、ランダムな読み出し、あるいは書き込み
を行うことができる。このページモードのサイク
ルタイムは通常の／サイクルの2/3程度
であり、高速化を計る上で有効となる。アクセス
タイムは通常サイクルと同じtCACで規定される。
しかし、実使用では、サイクルタイム、アクセス
タイムとも、更に高速動作が課題となつており、
現状のダイナミツクRAMでは、要求特性を満た
すことがむずかしい。
以上述べたように通常の／サイクル
およびページ・モード・サイクルでの特性向上に
は、tCACおよびページ・モード・サイクル・タイ
ムの高速化が必須となる。このことは、現状のダ
イナミツクRAMでは、がコントロールする
回路部の高速化が課題であることを意味する。
およびページ・モード・サイクルでの特性向上に
は、tCACおよびページ・モード・サイクル・タイ
ムの高速化が必須となる。このことは、現状のダ
イナミツクRAMでは、がコントロールする
回路部の高速化が課題であることを意味する。
本発明の目的は大容量かつ高速動作のRAMを
提供することにある。
提供することにある。
本発明では、ダイナミツクRAMの大容量とい
う特質を生かしたまま、系回路を高速にす
るためにダイナミツク論理からスタテイツク論理
へ切換える。高速スタテイツクRAMのサイクル
タイムおよびアクセスタイムの性能を系回
路で実現すれば、ダイナミツクRAMの容量をも
ち、スタテイツクRAMの高速性を兼ね備えた
RAMが得られ、前述の課題が達成されることに
なる。
う特質を生かしたまま、系回路を高速にす
るためにダイナミツク論理からスタテイツク論理
へ切換える。高速スタテイツクRAMのサイクル
タイムおよびアクセスタイムの性能を系回
路で実現すれば、ダイナミツクRAMの容量をも
ち、スタテイツクRAMの高速性を兼ね備えた
RAMが得られ、前述の課題が達成されることに
なる。
本発明によると、Ｍ行Ｎ列に配置された１トラ
ンジスタ型メモリセル３４と、Ｎ個のリフレツシ
ユアンプ配列３１とＮ個のスタテイツク型差動増
幅器で構成されるレジスタ３２、さらにスタテイ
ツク型差動増幅器３５と入力データ発生回路３６
を備えた読み出し／書き込みデータバス３３にお
いて、ゲートがデータ保持信号に駆動され、ドレ
インがデイジツト線に、ソースがスタテイツクレ
ジスタにそれぞれ接続される１対のトランジスタ
と、ゲートが読み出し制御信号に駆動され、ドレ
インがデータバスに、ソースがスタテイツクレジ
スタにそれぞれ接続される１対のトランジスタ
と、ゲートが書き込み制御信号に駆動され、ドレ
インがデータバスにソースが前記Ｎ個の各デイジ
ツト線にそれぞれ接続される１対のトランジスタ
を配置することにより、１トランジスタ型ダイナ
ミツクメモリセルの情報をスタテイツク動作の読
み出し回路３５により高速に読み出すことがで
き、且つ、書き込み時には読み出し時に作動する
スタテイツクレジスタを仲介せず直接データバス
とデイジツト線との結合を行なうことにより、従
来にない高速書き込みが可能となることを特徴と
するメモリ回路が得られる。
ンジスタ型メモリセル３４と、Ｎ個のリフレツシ
ユアンプ配列３１とＮ個のスタテイツク型差動増
幅器で構成されるレジスタ３２、さらにスタテイ
ツク型差動増幅器３５と入力データ発生回路３６
を備えた読み出し／書き込みデータバス３３にお
いて、ゲートがデータ保持信号に駆動され、ドレ
インがデイジツト線に、ソースがスタテイツクレ
ジスタにそれぞれ接続される１対のトランジスタ
と、ゲートが読み出し制御信号に駆動され、ドレ
インがデータバスに、ソースがスタテイツクレジ
スタにそれぞれ接続される１対のトランジスタ
と、ゲートが書き込み制御信号に駆動され、ドレ
インがデータバスにソースが前記Ｎ個の各デイジ
ツト線にそれぞれ接続される１対のトランジスタ
を配置することにより、１トランジスタ型ダイナ
ミツクメモリセルの情報をスタテイツク動作の読
み出し回路３５により高速に読み出すことがで
き、且つ、書き込み時には読み出し時に作動する
スタテイツクレジスタを仲介せず直接データバス
とデイジツト線との結合を行なうことにより、従
来にない高速書き込みが可能となることを特徴と
するメモリ回路が得られる。
第３図に本発明に係わるRAMの回路ブロツク
を示す。はRASタイミング発生回路４０に
入力され、この発生回路４０から行アドレスイン
バータ３７、行デコーダ３９、メモリセルアレイ
３４およびセンスアンプ３１を付勢する制御信号
が発生される（図示せず）と共にを受ける
CASタイミング発生回路４１を起動状態とする。
CASタイミング発生回路４１からはレジスタ３
２、入出力データバス、列アドレスバツフア３
８、列デコーダ４３、書き込みタイミング発生回
路４２、データ入力バツフア３６およびデータ出
力バツフア３５を制御する信号が発生される。高
速スタテイツク論理実現のためセンスアンプ３１
と入出力データバス３３間にデコーダ出力をゲー
トタイミングとするインタフエースの挿入が必須
となる。本発明はこのインタフエースとしてスタ
テイツクレジスタ３２を採用し、高速RAMを実
現することにある。
を示す。はRASタイミング発生回路４０に
入力され、この発生回路４０から行アドレスイン
バータ３７、行デコーダ３９、メモリセルアレイ
３４およびセンスアンプ３１を付勢する制御信号
が発生される（図示せず）と共にを受ける
CASタイミング発生回路４１を起動状態とする。
CASタイミング発生回路４１からはレジスタ３
２、入出力データバス、列アドレスバツフア３
８、列デコーダ４３、書き込みタイミング発生回
路４２、データ入力バツフア３６およびデータ出
力バツフア３５を制御する信号が発生される。高
速スタテイツク論理実現のためセンスアンプ３１
と入出力データバス３３間にデコーダ出力をゲー
トタイミングとするインタフエースの挿入が必須
となる。本発明はこのインタフエースとしてスタ
テイツクレジスタ３２を採用し、高速RAMを実
現することにある。
本発明の基本的構成を第４図によつて説明す
る。
る。
デイジツト線DL１，１にセンスアンプ３１
―１が結合され、デイジツト線DL２，２にセ
ンスアンプ３１―２が結合されている。他の図示
しないセンスアンプ、デイジツト線も同様に構成
されている。本発明では各センスアンプ３１―
１，３１―２に対してデータ待避レジスタブロツ
ク３２―１，３２―２を設ける。レジスタブロツ
ク３２―１は書込み信号φLに応答してセンスア
ンプ３１―１の出力をレジスタRG１に導入する
トランジスタＱ１，Ｑ３と、読み出し信号REY
１に応答してレジスタRG１に保持されたデータ
をデータバス３３―１，３３―２に読み出すトラ
ンジスタQ2，Q4を有する。デイジツト線DL１，
DL１とバス３３―１，３３―２間に接続された
トランジスタQ20，Q21は信号WEY１に応答して
デイジツト線とバスとの接続、分離を制御する。
―１が結合され、デイジツト線DL２，２にセ
ンスアンプ３１―２が結合されている。他の図示
しないセンスアンプ、デイジツト線も同様に構成
されている。本発明では各センスアンプ３１―
１，３１―２に対してデータ待避レジスタブロツ
ク３２―１，３２―２を設ける。レジスタブロツ
ク３２―１は書込み信号φLに応答してセンスア
ンプ３１―１の出力をレジスタRG１に導入する
トランジスタＱ１，Ｑ３と、読み出し信号REY
１に応答してレジスタRG１に保持されたデータ
をデータバス３３―１，３３―２に読み出すトラ
ンジスタQ2，Q4を有する。デイジツト線DL１，
DL１とバス３３―１，３３―２間に接続された
トランジスタQ20，Q21は信号WEY１に応答して
デイジツト線とバスとの接続、分離を制御する。
１トランジスタ型ダイナミツクメモリと、スタ
テイツクメモリの内部基本動作は既に知られてお
り詳細な説明は省略する。ダイナミツク論理にお
いて、ワード線によるメモリセルの選択、さらに
センスアンプSAによるメモリセル情報の増幅後、
各デイジツト線DL，の電位はそれぞれお互い
のレベル差が最大となるよう、電源レベル及び接
地電位となるよう設定される。
テイツクメモリの内部基本動作は既に知られてお
り詳細な説明は省略する。ダイナミツク論理にお
いて、ワード線によるメモリセルの選択、さらに
センスアンプSAによるメモリセル情報の増幅後、
各デイジツト線DL，の電位はそれぞれお互い
のレベル差が最大となるよう、電源レベル及び接
地電位となるよう設定される。
一方、スタテイツク論理においてはメモリセル
の選択、そして、センスアンプ３１によるメモリ
セル情報の増幅時には、デイジツト線と電源端子
間に挿入される負荷トランジスタ、デイジツト線
選択ゲートトランジスタ、ワード線に駆動される
メモリセル選択ゲートトランジスタ、そして、メ
モリセルを構成するフリツプフロツプにより形成
されるスタテイツク型レシオ回路により、さらに
高速動作を可能とするため通常各デイジツト線電
位差は多くとも数100mV前後となるようレシオ
が設定される。このためダイナミツク論理とスタ
テイツク論理の直結は不可能でなんらかのインタ
ーフエイスが必要となる。
の選択、そして、センスアンプ３１によるメモリ
セル情報の増幅時には、デイジツト線と電源端子
間に挿入される負荷トランジスタ、デイジツト線
選択ゲートトランジスタ、ワード線に駆動される
メモリセル選択ゲートトランジスタ、そして、メ
モリセルを構成するフリツプフロツプにより形成
されるスタテイツク型レシオ回路により、さらに
高速動作を可能とするため通常各デイジツト線電
位差は多くとも数100mV前後となるようレシオ
が設定される。このためダイナミツク論理とスタ
テイツク論理の直結は不可能でなんらかのインタ
ーフエイスが必要となる。
本発明はこのインターフエースとして、デイジ
ツト線電位を一時退避するレジスタ３２―１，３
２―２を設け、レジスタへのデータ退避後はダイ
ナミツク論理系のデイジツト線と、スタテイツク
レジスタとを絶縁してしまい、カラム系のランダ
ムアクセスを従来のページモードよりも高速に行
うとすることが本発明の骨子である。
ツト線電位を一時退避するレジスタ３２―１，３
２―２を設け、レジスタへのデータ退避後はダイ
ナミツク論理系のデイジツト線と、スタテイツク
レジスタとを絶縁してしまい、カラム系のランダ
ムアクセスを従来のページモードよりも高速に行
うとすることが本発明の骨子である。
第４図の回路の具体的構成例を第５図に示す。
レジスタRG１は負荷抵抗Ｒ１，Ｒ２、トランジ
スタQ23，Q24，Q28によつて構成されるフリツプ
フロツプで実現される。トランジスタQ21，Q30
はバス３３―１，３３―２をプリチヤージするた
めのものである。ワード線WLとデイジツト線
DLとの交点にはメモリセルMCが、ダミーワー
ド線DWLとデイジツト線との交点にはダミー
セルDCが配される。センスアンプ３１はトラン
ジスタQ11〜Q13によつて構成される。
レジスタRG１は負荷抵抗Ｒ１，Ｒ２、トランジ
スタQ23，Q24，Q28によつて構成されるフリツプ
フロツプで実現される。トランジスタQ21，Q30
はバス３３―１，３３―２をプリチヤージするた
めのものである。ワード線WLとデイジツト線
DLとの交点にはメモリセルMCが、ダミーワー
ド線DWLとデイジツト線との交点にはダミー
セルDCが配される。センスアンプ３１はトラン
ジスタQ11〜Q13によつて構成される。
第６図に第５図の回路の動作波形を示す。まず
ワード選択信号WL，DWLが付勢されてデイジ
ツト線DL，にメモリセルおよびダミーセルの
電位が読み出される。次いでラツチ信号SEを付
勢することによつてセンスアンプ３１を動作せし
めデイジツト線の電位差を増巾する。次いで書込
み信号φL，φL′を付勢してデイジツト線に増巾さ
れた信号をレジスタRG１に書込む。
ワード選択信号WL，DWLが付勢されてデイジ
ツト線DL，にメモリセルおよびダミーセルの
電位が読み出される。次いでラツチ信号SEを付
勢することによつてセンスアンプ３１を動作せし
めデイジツト線の電位差を増巾する。次いで書込
み信号φL，φL′を付勢してデイジツト線に増巾さ
れた信号をレジスタRG１に書込む。
次いで順次読み出し信号REY１を付勢→減勢
し、REY２の付勢→減勢……REYNの付勢→減
勢を行なうことによつて各デイジツトのデータを
順次バスＤ，に取り出す。バス３３―（０）の
電位はVDD―VT（VDD：電源電圧、VT：MOSトラ
ンジスタ閾値）レベルに、３３―２（０）はトラ
ンジスタQ30，Q26，Q24そしてQ28のレシオによ
つて決まるレベルに定められ、この結果３３―
１，３３―２の差電圧は通常数100mVとなる。
このあと、トランジスタQ32〜Q36で構成される
スタテイツク差動アンプ３５がこの電位差を受け
て動作し、さらに２段のスタテイツク差動アンプ
の増幅を受け出力端子にメモリセル情報が速やか
に伝達される。
し、REY２の付勢→減勢……REYNの付勢→減
勢を行なうことによつて各デイジツトのデータを
順次バスＤ，に取り出す。バス３３―（０）の
電位はVDD―VT（VDD：電源電圧、VT：MOSトラ
ンジスタ閾値）レベルに、３３―２（０）はトラ
ンジスタQ30，Q26，Q24そしてQ28のレシオによ
つて決まるレベルに定められ、この結果３３―
１，３３―２の差電圧は通常数100mVとなる。
このあと、トランジスタQ32〜Q36で構成される
スタテイツク差動アンプ３５がこの電位差を受け
て動作し、さらに２段のスタテイツク差動アンプ
の増幅を受け出力端子にメモリセル情報が速やか
に伝達される。
一方、書き込み時には、外部書き込み制御信号
WE（図示せず）の制御を受け、データ入力バツ
フア３６が活性化され、外部入力データを受け、
データ真補信号がデータバス３３―１，３３―２
に現われる。書き込みの際の最悪ケースは一般的
にいつて、読み出しサイクル後、同一メモリセル
に読み出しデータと逆のデータを書き込む場合で
ある。
WE（図示せず）の制御を受け、データ入力バツ
フア３６が活性化され、外部入力データを受け、
データ真補信号がデータバス３３―１，３３―２
に現われる。書き込みの際の最悪ケースは一般的
にいつて、読み出しサイクル後、同一メモリセル
に読み出しデータと逆のデータを書き込む場合で
ある。
第７図を用いて説明する。
読み出しサイクルが終了し、読み出し制御信号
REYが下降し、レジスタとデータバスとを絶縁
分離する。データ入力が印加され、ある適当なセ
ツトアツプ時間経過後、クロツクが印加され
る。書き込み時にはダイナミツクメモリセル情報
の内、物理的“１”レベルをできるだけ高く（通
常は電源レベル）することが必須の条件である。
入力データ発生回路は電源レベルと接地レベルと
に完全に分離した出力を発生する。この時、読み
出し時に必要な負荷トランジスタQ29，Q30の制
御クロツクLSはデータバスの電位変化を速やか
に行なわせるため下降するよう設定される。この
後、書き込み制御クロツクWEY１が上昇し、こ
れを受け、トランジスタQ20，Q27がONし、デー
タバス上にある書き込みデータをデイジツト線
に、レジスタを介さずに速やかに伝達する。クロ
ツクWEY１の電位は、メモリセル書き込みレベ
ルを十分高めるため少くともVDD＋VTレベル以上
となるよう設定される。この後各デイジツトにつ
いてWEYiを付勢して順次データを同様に書込
む。
REYが下降し、レジスタとデータバスとを絶縁
分離する。データ入力が印加され、ある適当なセ
ツトアツプ時間経過後、クロツクが印加され
る。書き込み時にはダイナミツクメモリセル情報
の内、物理的“１”レベルをできるだけ高く（通
常は電源レベル）することが必須の条件である。
入力データ発生回路は電源レベルと接地レベルと
に完全に分離した出力を発生する。この時、読み
出し時に必要な負荷トランジスタQ29，Q30の制
御クロツクLSはデータバスの電位変化を速やか
に行なわせるため下降するよう設定される。この
後、書き込み制御クロツクWEY１が上昇し、こ
れを受け、トランジスタQ20，Q27がONし、デー
タバス上にある書き込みデータをデイジツト線
に、レジスタを介さずに速やかに伝達する。クロ
ツクWEY１の電位は、メモリセル書き込みレベ
ルを十分高めるため少くともVDD＋VTレベル以上
となるよう設定される。この後各デイジツトにつ
いてWEYiを付勢して順次データを同様に書込
む。
以上述べたごとく、本発明によれば、既存のダ
イナミツクMOSRAMの１トランジスタ型メモリ
セル及びセンスアンプ配列により構成される大容
量性と、既存のスタテイツクMOS RAMのデー
タバス系を接続するインターフエース回路の結合
により高速性とを具備する従来にない全く新しい
RAMが実現できる。
イナミツクMOSRAMの１トランジスタ型メモリ
セル及びセンスアンプ配列により構成される大容
量性と、既存のスタテイツクMOS RAMのデー
タバス系を接続するインターフエース回路の結合
により高速性とを具備する従来にない全く新しい
RAMが実現できる。
第１図および第２図は現状のダイナミツク
RAMの動作タイミングを示す図であり、第１図
は通常の／サイクル、第２図はペー
ジ・モードを示し、第３図は本発明に基づく１ト
ランジスタ・メモリセル・センスアンプとスタテ
イツク論理データバスとのインタ・フエースを用
いたRAMのブロツク図、第４図はそのインタフ
エース回路構成を示す図、第５図は本発明の具体
的実施例を示す図であり、第６図はその動作波形
を示す図である。第７図は本発明の書き込みモー
ドの動作波形を示す図である。 Q1〜Q36……トランジスタ。
RAMの動作タイミングを示す図であり、第１図
は通常の／サイクル、第２図はペー
ジ・モードを示し、第３図は本発明に基づく１ト
ランジスタ・メモリセル・センスアンプとスタテ
イツク論理データバスとのインタ・フエースを用
いたRAMのブロツク図、第４図はそのインタフ
エース回路構成を示す図、第５図は本発明の具体
的実施例を示す図であり、第６図はその動作波形
を示す図である。第７図は本発明の書き込みモー
ドの動作波形を示す図である。 Q1〜Q36……トランジスタ。
Claims (1)
- １ Ｍ行Ｎ列に配置された１トランジスタ型メモ
リセルと、Ｎ個のリフレツシユセンスアンプから
成るダイナミツク型メモリセル配列と、Ｎ個のス
タテイツク型差動増幅器で構成されるレジスタ
と、さらに他のスタテイツク型差動増幅器と入力
データ発生回路を備えたデータバスと、前記メモ
リセル配列のＮ個の各デイジツト線についてゲー
トがデータ保持信号に駆動され、デイジツト線と
該レジスタとの間に接続される第１の１対のトラ
ンジスタと、ゲートが読み出し制御信号に駆動さ
れ、データバスと該レジスタとの間に接続される
第２の１対のトランジスタと、ゲートが書き込み
制御信号に駆動され、データバスと前記Ｎ個の各
デイジツト線との間に接続される第３の１対のト
ランジスタを有し、１トランジスタ型ダイナミツ
クメモリセル情報をスタテイツク動作の読み出し
回路により、高速に読み出すことができ、且つ、
書き込み時には読み出し時に作動するスタテイツ
ク型レジスタを仲介せず直接データバスとデイジ
ツト線との結合を行うようにしたことを特徴とす
るメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106987A JPS60695A (ja) | 1983-06-15 | 1983-06-15 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58106987A JPS60695A (ja) | 1983-06-15 | 1983-06-15 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60695A JPS60695A (ja) | 1985-01-05 |
| JPH0222469B2 true JPH0222469B2 (ja) | 1990-05-18 |
Family
ID=14447600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58106987A Granted JPS60695A (ja) | 1983-06-15 | 1983-06-15 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60695A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101226B2 (ja) * | 1985-04-03 | 1994-12-12 | 株式会社日立製作所 | 半導体記憶素子 |
| JPH07109704B2 (ja) * | 1990-06-22 | 1995-11-22 | 株式会社東芝 | 半導体メモリ |
-
1983
- 1983-06-15 JP JP58106987A patent/JPS60695A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60695A (ja) | 1985-01-05 |
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