JPH0520882A - センス増幅回路 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は高速度の同期型センス増幅回路に関
し、入力信号を直接増幅することなく出力信号を取り出
すことによりデータ読出しを高速化できるセンス増幅回
路を提供することを目的とする。 【構成】 同期信号を印加したときビット線に生じた信
号をトランジスタによりをとき増幅する増幅回路におい
て、同期増幅する回路をコントロールトランジスタとラ
ッチ回路とで構成し、前記コントロールトランジスタの
制御電極にはビット線に生じた信号を印加し、且つコン
トロールトランジスタはラッチ回路の電源側または出力
ノード側に挿入し、該ラッチ回路の出力ノードから取り
出すことで構成している。そのため入力信号回路は大振
幅の信号を取り扱うことがなく、動作が高速化できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速度の同期型センス増
幅回路に関する。電子計算機の外部記憶装置から読出し
た微小信号を増幅するセンス増幅回路は、記憶装置が半
導体集積回路化されると共に、益々高速化が要求されて
いる。そのため高速化に適したセンス増幅回路を開発す
る必要がある。

【０００２】

【従来の技術】一般に外部記憶装置、例えば磁気ドラム
・ディスクメモリ・半導体メモリから読出した微小信号
を論理回路の電圧レベルまで増幅し、論理信号に変換す
る増幅回路をセンス増幅回路または読出し増幅回路とい
う。センス増幅回路には同期型と非同期型とが従来使わ
れている。同期型は内部で発生したクロックにより、ま
たは外部から到来したクロックにより増幅動作を開始す
るタイプで、非同期型は通常のＲＡＭのようにアドレス
が定まるとデータが自動的に読出されるタイプをいう。
換言すれば、非同期型では入力信号が存在しなくても、
増幅回路として予定レベルの信号レベルがあれば、その
振幅が生じた時点で出力が発生することである。

【０００３】同期型は例えば図７に示す回路が公知であ
る。図７において、１，２，３，４はセンス増幅回路を
構成する同型トランジスタ対、５はスイッチとして動作
するＮ．Ｐ接続トランジスタ対、６はセンス信号（反転
ＳＥ）、７は動作信号φ、8-1,8-2 はビット線でこの場
合入力信号兼出力信号となっている。センス信号６が各
トランジスタ対１〜４の一方のトランジスタに印加さ
れ、図８に示すタイムチャートのように、トランジスタ
対１〜４をそれぞれの電源端子と接続させる。入力信号
Ｄはワード線ＷＬに基づく信号のため徐々に振幅を増し
ている。しかし増幅出力とはなっていない。スイッチ５
は閉じているからＤと反転Ｄは共に中間電位であって
“Ｈ”“Ｌ”が定まらない。所定時間経過後にφが印加
され、スイッチ５は開くことと、トランジスタ対１と
４、２と３のようにたすき掛けの位置に在るトランジス
タ対同士についてそれぞれ一方のレベルが定まると他方
のレベルが定まることとにより、入力信号例えばＤと反
転Ｄがそれぞれ増幅される。ここでφの信号は各トラン
ジスタの利得差、出力レベル差が生じないように動作さ
せる。そして各トランジスタ対が信号Ｄを増幅し、反転
Ｄを作るように増幅作用を行っている。φが断となると
き、Ｄと反転Ｄは小さくなり、その後反転ＳＥも減少す
る。Ｄと反転Ｄが出力信号になって論理信号“Ｈ”
“Ｌ”を形成するようになる。

【０００４】

【発明が解決しようとする課題】図７に示す回路では、
入力信号が直接増幅されるため、一旦大振幅に増幅され
ると、当初の状態に放電するまでに相当の時間Ｔｐを要
する（図８を参照）。そのため時間Ｔｐは無駄になりセ
ンス増幅回路として、動作所要時間が短縮化できず、高
速動作ができなかった。

【０００５】本発明の目的は前述の欠点を改善し、デー
タ処理装置におけるデータ読出しを高速化できるセンス
増幅回路を提供することにある。

【０００６】

【課題を解決するための手段】図１は本発明の原理構成
を示す図である。図１において、８はビット線、１０は
コントロールトランジスタ、１１はラッチ回路、１２は
電源、１３は接地、１４はラッチ回路の出力ノードを示
す。

【０００７】同期信号を印加したときビット線８に生じ
た信号をトランジスタにより同期増幅するセンス増幅回
路において、本発明は下記の構成としている、即ち、同
期増幅する回路をコントロールトランジスタ１０と、ラ
ッチ回路１１とで構成し、前記コントロールトランジス
タ１０の制御電極にビット線８に生じた信号を印加し、
且つコントロールトランジスタ１０はラッチ回路１１
の電源１２側または出力ノード１４側に挿入し、該ラッ
チ回路１１の出力ノード１４から信号出力を取り出すこ
とで構成する。

【０００８】

【作用】ビット線８に信号が生じたとき、その信号はコ
ントロールトランジスタ１０のみに入力信号として印加
され、コントロールトランジスタ１０がオンまたはオフ
に制御される。コントロールトランジスタ１０はラッチ
回路１１の動作を制御するように電源１２と接地１３間
に直列接続されているから、ラッチ回路１１はコントロ
ールトランジスタ１０がオンのとき所定電流を取り込
む。そのためラッチ回路の出力ノード１４からはビット
線の信号を予め増幅するように定められていた信号出力
が得られる。そしてビット線の信号が消失するとコント
ロールトランジスタ１０の信号レベルは小さくて直ぐ元
に復旧するから、従来のように入力信号を増幅する場合
と比較し、入力信号については短時間で振幅が元に戻
る。したがって次のアクセスに対し直ぐ応答できるか
ら、高速度にデータを読出すことが出来て有効である。

【０００９】図２は図１の回路の動作についてのタイミ
ングチャートを示す図である。図２において、ＳＤと反
転ＳＤはコントロールトランジスタ１０に印加される入
力信号レベル、Ｄと反転Ｄとはラッチ回路の出力ノード
に出力される信号を示す。ＳＤと反転ＳＤの振幅が共に
小さいから、従来のＴｐと比較し短時間のＴｓで元に戻
る。

【００１０】

【実施例】図３，図４は本発明の実施例として、図１に
示す構成の具体的回路図である。図３はコントロールト
ランジスタとしてＮ型を用い、コントロールトランジス
タを電源ＶSS側に挿入した場合を示す。図４はコントロ
ールトランジスタをラッチ回路の出力ノード側に挿入し
た場合を示している。図３，図４において、ＳＤは反転
ＳＤは入力信号、ＳＥと反転ＳＥはセンス信号、φは動
作信号、Ｄと反転Ｄは出力信号、ＶCC，ＶSSは電源、１
５はコントロールトランジスタ、１６はラッチ回路を示
す。図３，図４の動作は図２と略同じタイミングで行わ
れる。

【００１１】図５，図６は本発明の他の実施例を示す回
路図である。図５はコントロールトランジスタとしてＰ
型を用い、コントロールトランジスタを電源ＶSS側に挿
入した場合を示す。図６はコントロールトランジスタを
ラッチ回路の出力ノード側に挿入した場合を示してい
る。図５，図６において、図３，図４と同じ符号は同様
のものを示し、且つそれら動作は図２と略同じタイミン
グで行われることも同様である。

【００１２】

【発明の効果】このようにして本発明によると、ビット
線から入力した信号はコントロールトランジスタを制御
するのみで、増幅出力の信号に直接影響を与える動作を
行わない。そのため一旦ラッチ回路から出力が取り出さ
れた後、当初の状態へ復帰する動作は従来のセンス増幅
回路の場合と比較し、はるかに短時間となる。したがっ
て高速化された半導体記憶装置を得ることが可能であ
る。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】図１の動作タイミングチャートである。

【図３】本発明の実施例の回路構成図である。

【図４】本発明の実施例の回路構成図である。

【図５】本発明の実施例の回路構成図である。

【図６】本発明の実施例の回路構成図である。

【図７】従来技術を示す回路図である。

【図８】図７の動作タイミングチャートである。

【符号の説明】

８ ビット線 １０ コントロールトランジスタ １１ ラッチ回路 １２ 電源 １３ 接地 １４ 出力ノード

Claims (1)

1. 【特許請求の範囲】 【請求項１】同期信号を印加したときビット線(8) に生
   じた信号をトランジスタにより同期増幅するセンス増幅
   回路において、 同期増幅する回路をコントロールトランジスタ(10)と、
   ラッチ回路(11)とで構成し、 前記コントロールトランジスタ(10)の制御電極にはビッ
   ト線(8) に生じた信号を印加し、且つコントロールトラ
   ンジスタ(10)はラッチ回路(11)の電源(12)側または出力
   ノード(14)側に挿入し、 該ラッチ回路(11)の出力ノード(14)から信号出力を取り
   出すことを特徴とするセンス増幅回路。