JPS6171493A - Ｒａｍの駆動方法とｒａｍ - Google Patents
Ｒａｍの駆動方法とｒａｍInfo
- Publication number
- JPS6171493A JPS6171493A JP59192337A JP19233784A JPS6171493A JP S6171493 A JPS6171493 A JP S6171493A JP 59192337 A JP59192337 A JP 59192337A JP 19233784 A JP19233784 A JP 19233784A JP S6171493 A JPS6171493 A JP S6171493A
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- JP
- Japan
- Prior art keywords
- memory cell
- bus line
- data
- sense
- transmission gate
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＲＡ Ｍ （Ｒａｎｄａｉ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）に関し、特にパイプライン処理を行なう場
合に有効なものである。
ｅｍｏｒｙ）に関し、特にパイプライン処理を行なう場
合に有効なものである。
任意のアドレスのメモリセル（ｍｅｍｏｒｙ ｃｅｌｌ
）に対して、はぼ同じアクセス時間でデータの書込みお
よび読出しが出来るメモリとして、近年ＲＡＭが広く用
いられている。以下、添付図面の第５図乃至第７図を参
照して従来技術を説明する。なお以下の図面の説明にお
いて、伺−要素は同一符号で示ず。
）に対して、はぼ同じアクセス時間でデータの書込みお
よび読出しが出来るメモリとして、近年ＲＡＭが広く用
いられている。以下、添付図面の第５図乃至第７図を参
照して従来技術を説明する。なお以下の図面の説明にお
いて、伺−要素は同一符号で示ず。
第５図は従来のＲＡＭのメモリセルの一例の構成図であ
る。メモリセル１は互いに逆並列に接続された一対のイ
ンバータからなるフリップ７０ツブ（ＦＦ）と、この両
端に設けられたＮチャンネルＭＯ８ＦＥＴからなるトラ
ンスミッションゲートＧｌ、Ｇ２とから構成される。ア
ドレスデコーダからの出力信号ＡＤＤはトランスミッシ
ョンゲートＧ１．Ｇ２のゲートに与えられており、一対
のバスラインＢｔＪＳ、Ｂｕｓからのデータの書込みお
よびメモリセル１からのデータの読出しは、この一対の
トランスミッションゲートＧ１．Ｇ２を介してなされる
。
る。メモリセル１は互いに逆並列に接続された一対のイ
ンバータからなるフリップ７０ツブ（ＦＦ）と、この両
端に設けられたＮチャンネルＭＯ８ＦＥＴからなるトラ
ンスミッションゲートＧｌ、Ｇ２とから構成される。ア
ドレスデコーダからの出力信号ＡＤＤはトランスミッシ
ョンゲートＧ１．Ｇ２のゲートに与えられており、一対
のバスラインＢｔＪＳ、Ｂｕｓからのデータの書込みお
よびメモリセル１からのデータの読出しは、この一対の
トランスミッションゲートＧ１．Ｇ２を介してなされる
。
第６図は第５図に示すメモリセルを用いた従来のＲＡＭ
の一例の構成図である。メモリセル１は図示の如くマト
リクス状に配置され、アドレスラインＡＤＤと一対のバ
スラインＢｕｓ、ＢｋＪＳによってメモリセルマトリク
スが形成されている。
の一例の構成図である。メモリセル１は図示の如くマト
リクス状に配置され、アドレスラインＡＤＤと一対のバ
スラインＢｕｓ、ＢｋＪＳによってメモリセルマトリク
スが形成されている。
メモリセルマトリクスのバスライン方向の一方の側には
、各々のバスライン対Ｂｕｓ、Ｂｕｓに接続された書込
み回路２が設けられ、メモルセル１と占込み回路２との
間にはプリチャージ回路３が介挿されている。メモリセ
ルマトリクスのバスライン方向の他方の側には、各々の
バスライン対ｓｕｓ、Ｂｕｓに接続されたセンス回路４
が設けられ、センス回路４の出力側にはデータセレクタ
５が設けられている。データセレクタ５にはデータバス
ＤＴＢを介してデータラッチ回路６が接続されている。
、各々のバスライン対Ｂｕｓ、Ｂｕｓに接続された書込
み回路２が設けられ、メモルセル１と占込み回路２との
間にはプリチャージ回路３が介挿されている。メモリセ
ルマトリクスのバスライン方向の他方の側には、各々の
バスライン対ｓｕｓ、Ｂｕｓに接続されたセンス回路４
が設けられ、センス回路４の出力側にはデータセレクタ
５が設けられている。データセレクタ５にはデータバス
ＤＴＢを介してデータラッチ回路６が接続されている。
また、アドレスデコーダラインＡＤＤはアドレスデコー
ダ７を介してアドレスラッチ回路８に接続され、アドレ
スラッチ回路はアドレスバスＡＤＢに接続されている。
ダ７を介してアドレスラッチ回路８に接続され、アドレ
スラッチ回路はアドレスバスＡＤＢに接続されている。
次に第６図に示す構成例の動作を説明するアドレスデコ
ーダ７のデコード出力として選択された１本のアドレス
デコーダラインＡＤＤがハイレベルく以下ＩＩ Ｈｌｌ
という）になると、このラインに対応するメモリセル１
のトランスミッションゲート（ＮチャンネルＭＯ８ＦＥ
Ｔ）Ｇ１．Ｇ２がオンになる。このとき、バスライン対
ＢＬＪ、Ｓ。
ーダ７のデコード出力として選択された１本のアドレス
デコーダラインＡＤＤがハイレベルく以下ＩＩ Ｈｌｌ
という）になると、このラインに対応するメモリセル１
のトランスミッションゲート（ＮチャンネルＭＯ８ＦＥ
Ｔ）Ｇ１．Ｇ２がオンになる。このとき、バスライン対
ＢＬＪ、Ｓ。
ＢＬＩＳが互いに相補的なレベルにあるときは、該当の
バスライン対ＢｔＪＳ、ＢＬＩＳの論理値がトランスミ
ッションゲートＧ１．Ｇ２を介してメモリセル１中に書
込まれる。
バスライン対ＢｔＪＳ、ＢＬＩＳの論理値がトランスミ
ッションゲートＧ１．Ｇ２を介してメモリセル１中に書
込まれる。
これとは逆に、アドレスデコーダラインＡＤＤがハイレ
ベルになってトランスミッションゲートＧ１．Ｇ２がオ
ンしたときにバスラインＳＵＳ。
ベルになってトランスミッションゲートＧ１．Ｇ２がオ
ンしたときにバスラインＳＵＳ。
「σゑがダイナミックな“Ｈ１１であるときは、メモリ
セル１の状態は変化せずに記憶されているデータがバス
ライン対ＢＵＳ’、ＢＵＳに読出される。
セル１の状態は変化せずに記憶されているデータがバス
ライン対ＢＵＳ’、ＢＵＳに読出される。
センス回路４はこのときのバスラインＢｕｓ。
ＢＬＪＳの間のレベル差を増幅し、データの読出しを助
ける差動アンプとして機能する。
ける差動アンプとして機能する。
なお、アドレスデコーダ７のデコード出力が変化する前
には、バスラインＢｕｓ、ＢＬＩＳをプリチャージして
おき、前回読出されたデータあるいは書込まれたデータ
が今回選択されたメモリセル１に誤って書込まれるのを
防止している。
には、バスラインＢｕｓ、ＢＬＩＳをプリチャージして
おき、前回読出されたデータあるいは書込まれたデータ
が今回選択されたメモリセル１に誤って書込まれるのを
防止している。
第７図は第６図に示す構成例の動作を説明するタイムチ
ャートである。時刻ｔ１で基本クロックが立下るとバス
ライン８ＬＩＳ、ＢｕｓのブリチＶ−ジが開始され、同
時にアドレスデータがラッチされてアドレスデコーダ７
から所望のアドレスデコーダラインＡＤＤを選択できる
ようになる。
ャートである。時刻ｔ１で基本クロックが立下るとバス
ライン８ＬＩＳ、ＢｕｓのブリチＶ−ジが開始され、同
時にアドレスデータがラッチされてアドレスデコーダ７
から所望のアドレスデコーダラインＡＤＤを選択できる
ようになる。
時刻ｔ２で基本クロックが立上るとプリチャージが完了
するが、このと、き所望のアドレスデコーダラインＡＤ
Ｏがすでに選択されているので該当するメモリセル１か
らデータがバスラインＢｕｓ。
するが、このと、き所望のアドレスデコーダラインＡＤ
Ｏがすでに選択されているので該当するメモリセル１か
らデータがバスラインＢｕｓ。
春に読出される。そして、時刻ｔ２からｔ３に至るまで
の間にバスラインＢＬＩＳ、Ｂｕｓの信号レベルはセン
ス可能なレベルになる。
の間にバスラインＢＬＩＳ、Ｂｕｓの信号レベルはセン
ス可能なレベルになる。
時刻ｔ３で基本クロックが立下るとセンス回路４による
データのセンスが開始され、またデータラッチ回路６に
よるデータのラッチができるようになる。
データのセンスが開始され、またデータラッチ回路６に
よるデータのラッチができるようになる。
データのセンスおよびラッチは時刻ｔ４で完了し、時刻
し、になるとプリチャージが再開されて次のメモリセル
１からのデータ続出し動作が開始される。
し、になるとプリチャージが再開されて次のメモリセル
１からのデータ続出し動作が開始される。
上記の如〈従来装置では、正常な増幅動作を行＜２うた
めにバスラインＢｔＪＳ、ＢＬＪＳのプリチャージとデ
ータのセンスの間にインターバル（第７図の１ −１３
）が必要であるために、アクセスタイムとしては例えば
基本クロックに対して２クロック分の時間が必要になる
。従って上記の装置でアクセスの高速化を図るためには
、基本りＯツクの周波数を高くすることが必要になるが
、このようにするためには素子の能力を引上げることが
必要になるので困難である。
めにバスラインＢｔＪＳ、ＢＬＪＳのプリチャージとデ
ータのセンスの間にインターバル（第７図の１ −１３
）が必要であるために、アクセスタイムとしては例えば
基本クロックに対して２クロック分の時間が必要になる
。従って上記の装置でアクセスの高速化を図るためには
、基本りＯツクの周波数を高くすることが必要になるが
、このようにするためには素子の能力を引上げることが
必要になるので困難である。
本発明は上記の如き従来技術の欠点を克服するためにな
されたもので、基本クロックの周波数を高くすることな
しにデータのアクセスを高速化することのできるＲＡＭ
の駆動方法およびＲＡＭを提供することを目的とする。
されたもので、基本クロックの周波数を高くすることな
しにデータのアクセスを高速化することのできるＲＡＭ
の駆動方法およびＲＡＭを提供することを目的とする。
（発明の概要）
上記の目的を達成するために本発明は、メモリセルに記
憶されているデータをバスラインを介してセンス手段も
しくはデータラッチ手段に転送し、このセンス手段もし
くはデータラッチ手段における信号レベルがセンスもし
くはラッチ可能レベルを越えたとき以後にセンス手段も
しくはデータラッチ手段とメモリセルを電気的に分離し
、分離以後にメモリセル側のバスラインをプリチャージ
し、センス手段もしくはデータラッチ手段が正常な動作
ができる状態になった以後にこれらとメモリセルをバス
ラインによって電気的に接続するＲＡＭの駆動方法とＲ
ＡＭを提供するものである。
憶されているデータをバスラインを介してセンス手段も
しくはデータラッチ手段に転送し、このセンス手段もし
くはデータラッチ手段における信号レベルがセンスもし
くはラッチ可能レベルを越えたとき以後にセンス手段も
しくはデータラッチ手段とメモリセルを電気的に分離し
、分離以後にメモリセル側のバスラインをプリチャージ
し、センス手段もしくはデータラッチ手段が正常な動作
ができる状態になった以後にこれらとメモリセルをバス
ラインによって電気的に接続するＲＡＭの駆動方法とＲ
ＡＭを提供するものである。
以下、添付図面の第１図乃至第４図を参照して本発明の
いくつかの実施例を説明する。第１図は一実施例の構成
図である。図示の如くメモリセル１とセンス回路４の間
のバスラインＢＬＪＳ。
いくつかの実施例を説明する。第１図は一実施例の構成
図である。図示の如くメモリセル１とセンス回路４の間
のバスラインＢＬＪＳ。
ＢＵＳ上に、ＮチャンネルＭＯ８ＦＥＴからなるトラン
スミッションゲートＧ３．Ｇ４を設け、そのゲートには
センスイネーブル信号ＳＥＮを反転させたＳＥＮを入力
するようにする。このようにすると、センス回路４がデ
ータをセンスしている期間中はトランスミッションゲー
トＧ３．Ｇ４はオフになって、メモリセル１とセンス回
路４は電気的に分離されることになる。
スミッションゲートＧ３．Ｇ４を設け、そのゲートには
センスイネーブル信号ＳＥＮを反転させたＳＥＮを入力
するようにする。このようにすると、センス回路４がデ
ータをセンスしている期間中はトランスミッションゲー
トＧ３．Ｇ４はオフになって、メモリセル１とセンス回
路４は電気的に分離されることになる。
第２図は第１図に示す実施例の動作を説明するタイムチ
ャートである。時刻ｔ１において基本クロックが立下る
と、バスラインＢｔＪＳ、ＢｕｓのブリチＶ−ジと第２
図中のデータ■に対応するアドレスラッチが開始される
が、このとき同時にセンス信号 （ＳＥＮ）も立上るの
で、トランスミッションゲートＧ３．Ｇ４がオフになっ
てセンス回路４側とメモリセル１側が電気的に分離され
る。
ャートである。時刻ｔ１において基本クロックが立下る
と、バスラインＢｔＪＳ、ＢｕｓのブリチＶ−ジと第２
図中のデータ■に対応するアドレスラッチが開始される
が、このとき同時にセンス信号 （ＳＥＮ）も立上るの
で、トランスミッションゲートＧ３．Ｇ４がオフになっ
てセンス回路４側とメモリセル１側が電気的に分離され
る。
時刻ｔ２に基本りＯツクが立上るとセンス信号（ＳＥＮ
）も立下るので、トランスミッションゲートＧ３．Ｇ４
はオンになってメモリセル１側とセンス回路４側は電気
的に接続される。このとき、時刻ｔ２〜ｔ３のわずかな
時間においてプリチャージ動作が継続されるが、これは
トランスミッションゲートＧ３．Ｇ４がオンになった瞬
間はセンス回路４側のバスラインａｕｓ、ａｕｓに蓄え
られている電荷がメモリセル１側に移動し、どちらかの
バスラインをローレベル（以下“し”という）に引っば
ろうとする傾向があるので、これを防止するためである
。従ってメモリセル１側の負荷容量がセンス回路４側の
負荷容量に比べて充分に大きい場合には、このようにす
る必要はない。
）も立下るので、トランスミッションゲートＧ３．Ｇ４
はオンになってメモリセル１側とセンス回路４側は電気
的に接続される。このとき、時刻ｔ２〜ｔ３のわずかな
時間においてプリチャージ動作が継続されるが、これは
トランスミッションゲートＧ３．Ｇ４がオンになった瞬
間はセンス回路４側のバスラインａｕｓ、ａｕｓに蓄え
られている電荷がメモリセル１側に移動し、どちらかの
バスラインをローレベル（以下“し”という）に引っば
ろうとする傾向があるので、これを防止するためである
。従ってメモリセル１側の負荷容量がセンス回路４側の
負荷容量に比べて充分に大きい場合には、このようにす
る必要はない。
時刻ｔ からｔ４まではトランスミッションゲ−トＧ３
．Ｇ４が開かれ−１またすでに第２図中のデータ■に対
応するアドレスのメモリセル１が選択されているので、
該当づ°るメモリセル１のデータ■がバスラインＢＬＪ
Ｓ、Ｂｕｓ上に出力される。
．Ｇ４が開かれ−１またすでに第２図中のデータ■に対
応するアドレスのメモリセル１が選択されているので、
該当づ°るメモリセル１のデータ■がバスラインＢＬＪ
Ｓ、Ｂｕｓ上に出力される。
そして時刻ｔ４までにセンス回路４におけるバス対のレ
ベル差がセンス可能レベルになる。
ベル差がセンス可能レベルになる。
、 時刻ｔ４に基本クロックが立下ると、トランスミッ
ションゲートＧ３．Ｇ４が閉じられてデータバスＢｕｓ
、Ｂｕｓのメモリセル１側とセンス回路４側が電気的に
分離される。そして、メモリ上１側ではデータバスＢＩ
ＪＳ、Ｂｕｓのプリチャージと次のデータ■（第２図中
に示す）に対応するアドレスラッチが実行され、センス
回路４側では前のデータ■のセンスが同時並行的に実行
される。
ションゲートＧ３．Ｇ４が閉じられてデータバスＢｕｓ
、Ｂｕｓのメモリセル１側とセンス回路４側が電気的に
分離される。そして、メモリ上１側ではデータバスＢＩ
ＪＳ、Ｂｕｓのプリチャージと次のデータ■（第２図中
に示す）に対応するアドレスラッチが実行され、センス
回路４側では前のデータ■のセンスが同時並行的に実行
される。
以下、上記の動作を繰り返すことによってデータのアク
セスがなされる。なお、アドレスラッチはプリチャージ
と同じタイミングでなされるが、マルチアクセスを防ぐ
ためには、プリチャージの期間中はアドレスデコーダの
出力を“Ｌ″とし、プリチャージ６猥に成立するようシ
ステムを組めばよい。
セスがなされる。なお、アドレスラッチはプリチャージ
と同じタイミングでなされるが、マルチアクセスを防ぐ
ためには、プリチャージの期間中はアドレスデコーダの
出力を“Ｌ″とし、プリチャージ６猥に成立するようシ
ステムを組めばよい。
上記の実施例ではトランスミッションゲートＧ３、Ｇ４
をＮチャンネルＭＯ８ＦＥＴで構成したが、これに限定
されるもの゛ではなく、例えばＰチャンネルＭＯ８ＦＥ
Ｔｔ″構成してＳＥＮ信号によりオン、オフさせるよう
にしてもよい。また第３図のタイミングチャートに示す
ように、プリチャージ信号とセンス信号のタイミングを
一定の時間だけずらせることにより、センス中であって
かつプツチ１１−ジ中である期間はトランスミッション
ゲートＧ３．Ｇ４が閉じられるようにしてもよい。
をＮチャンネルＭＯ８ＦＥＴで構成したが、これに限定
されるもの゛ではなく、例えばＰチャンネルＭＯ８ＦＥ
Ｔｔ″構成してＳＥＮ信号によりオン、オフさせるよう
にしてもよい。また第３図のタイミングチャートに示す
ように、プリチャージ信号とセンス信号のタイミングを
一定の時間だけずらせることにより、センス中であって
かつプツチ１１−ジ中である期間はトランスミッション
ゲートＧ３．Ｇ４が閉じられるようにしてもよい。
第４図は本発明の他の実施例の構成図である。
第１図に示す実施例と異なるのは、センス回路が設けら
れていないことと、ＮチャンネルＭＯ８ＦＥＴで構成さ
れるトランスミッションゲートＧ３゜Ｇ４がデータラッ
チ信号を反転させたＬＡＴＣＨによってオン、オフ制御
されていることである。
れていないことと、ＮチャンネルＭＯ８ＦＥＴで構成さ
れるトランスミッションゲートＧ３゜Ｇ４がデータラッ
チ信号を反転させたＬＡＴＣＨによってオン、オフ制御
されていることである。
このようにした場合には、バスラインＢｕｓ。
ＢｔＪＳのメモリセル１側とデータラッチ回路６１１！
！ＩをトランスミッションゲートＧ３．Ｇ４によって電
気的に分離できるので、バスラインＢｕｓ。
！ＩをトランスミッションゲートＧ３．Ｇ４によって電
気的に分離できるので、バスラインＢｕｓ。
ＢＵＳのプリチャージとデータのラッチを同時並行的に
実行できる。従って例えば基本クロックの１サイクルで
１データをアクセスできるので、アクセスタイムを短く
することができる。
実行できる。従って例えば基本クロックの１サイクルで
１データをアクセスできるので、アクセスタイムを短く
することができる。
上記の如くセンス回路を省略できる場合としては、メモ
リがあまり大容量でないときや、特に高速化を必要とし
ないとき、あるいはメモリセルの小型化等によってメモ
リセル１個あたりの負荷容量を小さくできたときなどで
ある。これに対して、メモリが大容量で高速動作を要求
されるときには、センス回路を設ける必要がある； なお、上記の実施例においてトランスミッションゲート
Ｇ３．Ｇ４をＰチャンネルＭ ＯＳＦ Ｅ Ｔで構成し
たり、第３図に示すようにプリチャージ信号とデータラ
ッチ信号のタイミングをずらせるようにしたりしても良
いことは言うまでもない。
リがあまり大容量でないときや、特に高速化を必要とし
ないとき、あるいはメモリセルの小型化等によってメモ
リセル１個あたりの負荷容量を小さくできたときなどで
ある。これに対して、メモリが大容量で高速動作を要求
されるときには、センス回路を設ける必要がある； なお、上記の実施例においてトランスミッションゲート
Ｇ３．Ｇ４をＰチャンネルＭ ＯＳＦ Ｅ Ｔで構成し
たり、第３図に示すようにプリチャージ信号とデータラ
ッチ信号のタイミングをずらせるようにしたりしても良
いことは言うまでもない。
上記の如く本発明では、メモリセルとセンス回路もしく
はデータラッチ回路との間にトランスミッションゲート
を設け、これによってデータのバイブライン処理を行な
わせるようにしたので、基本クロックの周波数を高める
ことなしにデータのアクセスを高速化することのできる
ＲＡＭの駆動方法およびＲＡＭを提供することができる
。
はデータラッチ回路との間にトランスミッションゲート
を設け、これによってデータのバイブライン処理を行な
わせるようにしたので、基本クロックの周波数を高める
ことなしにデータのアクセスを高速化することのできる
ＲＡＭの駆動方法およびＲＡＭを提供することができる
。
また、センス回路も動作するときにはトランスミッショ
ンゲートがオフになっているので、負荷容量が少なく高
速動作（差動増幅）ができる。
ンゲートがオフになっているので、負荷容量が少なく高
速動作（差動増幅）ができる。
第１図は本発明の一実施例の構成図、第２図および第３
図は第１図に示す実施例の動作を示すタイミングチャー
ト、第４図は本発明の他の実施例の構成図、第５図は従
来のメモリセルの一例の構成図、第６図は従来装置の一
例の構成図、第７図は第６図に示す構成例の動作のフロ
ーチャートである。 Ｇ３．Ｇ４・・・トランスミッションゲート。
図は第１図に示す実施例の動作を示すタイミングチャー
ト、第４図は本発明の他の実施例の構成図、第５図は従
来のメモリセルの一例の構成図、第６図は従来装置の一
例の構成図、第７図は第６図に示す構成例の動作のフロ
ーチャートである。 Ｇ３．Ｇ４・・・トランスミッションゲート。
Claims (1)
- 【特許請求の範囲】 １、メモリセルに記憶されているデータをバスラインを
介してセンス手段に転送し、前記センス手段が正常に動
作できる状態になった以後に前記メモリセルとセンス手
段を電気的に分離し、分離以後に前記メモリセル側のバ
スラインをプリチャージし、前記センス手段によるデー
タのセンス完了以後に前記メモリセルとセンス手段を前
記バスラインを介して電気的に接続するＲＡＭの駆動方
法。 ２、メモリセルに記憶されているデータをバスラインを
介してデータラッチ手段に転送し、その転送が完了した
以後に前記メモリセルとデータラッチ手段を電気的に分
離し、分離以後に前記メモリセル側のバスラインをプリ
チャージし、前記データラッチ手段によるデータのラッ
チ完了以後に前記メモリセルとデータラッチ手段を前記
バスラインを介して電気的に接続するＲＡＭの駆動方法
。 ３、バスライン対およびアドレスデコーダラインに接続
されたメモリセルマトリクスと、前記バスライン対に接
続されたセンス手段と、前記メモリセルマトリクス側の
バスラインに設けられたプリチャージ手段と、前記メモ
リセルマトリクスとセンス手段の間の前記バスライン上
に設けられ、このセンス手段が正常に動作できる状態に
なった以後であつて前記プリチャージ手段によるプリシ
ャージがなされる以前にオフになり、このセンス手段に
よるセンス完了以後にオンになるトランスミッションゲ
ートと、前記センス手段で増幅されたデータをラッチす
るデータラッチ手段とを備えるＲＡＭ。 ４、前記トランスミッションゲートはＭＯＳＦＥＴであ
る特許請求の範囲第３項記載のＲＡＭ。 ５、前記トランスミツシヨンゲートは前記センス手段を
動作させる信号にもとづいてオン、オフ制御されるよう
にした特許請求の範囲第３項もしくは第４項記載のＲＡ
Ｍ。 ６、複数のバスライン対およびアドレスデコーダライン
によってマトリクスに配置された複数のメモリセルから
なるメモリセルマトリクスと、アドレスデータにもとづ
いて前記複数のアドレスデコーダラインのいずれかを選
択するアドレスデコーダと、前記複数のバスライン対の
それぞれに接続された複数のセンス回路と、前記複数の
センス回路で増幅されたデータから読出しデータを選択
するデータセレクタと、前記メモリセルマトリクス側の
バスラインに設けられたプリチャージ手段と、前記メモ
リセルマトリクスとセンス回路の間の前記バスライン上
に設けられ、このセンス回路が正常に動作できる状態に
なった以後であって前記プリチヤージ手段によるプリチ
ャージがなされる以前にオフになり、このセンス手段に
よるセンスの完了以後にオンになるトランスミッション
ゲートとを備えるＲＡＭ。 ７、前記トランスミッションゲートはＭＯＳＦＥＴであ
る特許請求の範囲第６項記載のＲＡＭ。 ８、前記トランスミッションゲートは前記センス手段を
動作させる信号にもとづいてオン、オフ制御されるよう
にした特許請求の範囲第６項もしくは第７項記載のＲＡ
Ｍ。 ９、バスライン対およびアドレスデコーダラインに接続
されたメモリセルマトリクスと、前記バスライン対に接
続され前記メモリセルから読出されたデータをラッチす
るデータラッチ手段と、前記メモリセルマトリクス側の
バスラインに設けられたプリチャージ手段と、前記メモ
リセルマトリクスとデータラッチ手段の間のバスライン
上に設けられ、このデータラッチ手段へのデータの転送
が完了した以後であつて前記プリチャージ手段によるプ
リチャージがなされる以前にオフになり、このデータラ
ッチ手段によるラッチの完了以後にオンになるトランス
ミッションゲートとを備えるＲＡＭ。 １０、前記トランスミッションゲートはＭＯＳＦＥＴで
ある特許請求の範囲第９項記載のＲＡＭ。 １１、前記トランスミッションゲートは前記データラッ
チ手段を動作させる信号にもとづいてオン、オフ制御さ
れるようにした特許請求の範囲第９項もしくは第１０項
記載のＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192337A JPS6171493A (ja) | 1984-09-13 | 1984-09-13 | Ｒａｍの駆動方法とｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59192337A JPS6171493A (ja) | 1984-09-13 | 1984-09-13 | Ｒａｍの駆動方法とｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6171493A true JPS6171493A (ja) | 1986-04-12 |
Family
ID=16289599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59192337A Pending JPS6171493A (ja) | 1984-09-13 | 1984-09-13 | Ｒａｍの駆動方法とｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6171493A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61271690A (ja) * | 1985-05-27 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体メモリの読み出し回路 |
| JPH02500702A (ja) * | 1988-02-11 | 1990-03-08 | ディジタル イクイプメント コーポレーション | 書き込み回復時間のないバイポーラｒａｍ |
-
1984
- 1984-09-13 JP JP59192337A patent/JPS6171493A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61271690A (ja) * | 1985-05-27 | 1986-12-01 | Matsushita Electric Ind Co Ltd | 半導体メモリの読み出し回路 |
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