2529twt'l .doc/002 A7 B7 經濟部t夬標率局員工消費合作社印製 五、發明説明（I ) 本發明係有關於一種半導體記憶體元件，且特別係有 關於一種能讀取串列資料之唯讀記憶體（ROM)元件。 隨著記憶體元件密度愈來愈高，內部的位元線空間將 降低。爲了獲得高密度積集度，內部位元線的靜電容量 (capacitance)變得較位兀線本身與邊緣的靜電容量局， 使得容電的位元線間稱合（caPacitive bit line-to-line coupling)變得更加嚴重。 第1圖繪示一種半導體記憶體元件作爲讀取串列資料 之一分隔罩幕唯讀記憶體（burst mask ROM)。參照圖1， ROM元件包含一記憶胞（未繪示）陣列12，以及多數個 位元線BLi ( i=l，2,…，64)。記憶胞陣列12分成8個記憶 胞區塊12-〗至12-8,每一記憶胞區塊具有8個位元線。ROM 元件如習知可區分成NAND型或NOR型，取決於記憶胞 的佈局（layout)。一般而言，NAND型ROM較NOR型 ROM能降低記憶胞陣列大小，雖然未繪示於圖中，記憶胞 陣列12可爲NAND結構或NOR結構。記憶體元件更包含 一位元線放電電路14、一位元線充電電路16、一預先充電 位準偵測電路18、一資料感測電路20、行選擇電路22和 24以及一資料輸出電路26。 雖然未繪示於圖中，但根據本習知例之記憶體元件更 包含一行預先解碼電路以及一資料讀取控制電路，如熟知 係分散於記憶胞陣列12附近。如圖所示，記憶胞元件結構 係以16位元行選擇訊號ΥΑ0至YA7與ΥΒ0至YB7選取 位元線 BLi(i=l,2,…，64)。 I---------士表------.玎 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（2! 0 X 297公釐） ψ 417111 2 5 2，t\vf、】 d〇c/0〇2 A7 B7 經濟部中央橾準局貝工消费合作社印製 五、發明説明（l) 此外，記憶胞陣列12之聯合電路14、16、18、20與 22分別對應記憶胞區塊12-1至12-8，每一皆分成8個區 塊（14-1 至 14-8 ’ 16-1 至 16-8，18-1 至 18-8’20-1 至 20-8， 以及22-1至22-8)。例如，位元線放電區塊14-1、位元線 充電區塊16-1、預先放電位準偵測區塊18-1、資料感測區 塊20-1與行選擇區塊22-1皆散佈在記憶胞區塊12_1附 近，每一聯合區塊14-1至14-8以及18-1至18-8由8個 NMOS形成，而其它的每一聯合區塊16_丨至16_8、 至20-8以及22-1至22-8則由8個PMOS形成。 一放電控制訊號Pdis在位元線放電電路I4內施於 NMOS電晶體之聞極；一預先充電控制訊號Pbpre在位兀 線充電電路16內供給PMOS電晶體之閘極；一預先充電位 準控制訊號Vbias在預先充電位準偵測電路18內供給 NMOS電晶體之閘極。 對於每一行選擇區塊22-1，22-2，···，或22-8 ’行選擇訊 號ΥΑ0至YA7被施於PMOS內；行選擇電路24包含8個 分別供應有行選擇訊號YB0至YB7的PM〇S;行選擇電路 24之電晶體分別對應至行選擇區塊22_1至22_8。在行選 擇電路24內PMOS電晶體之汲極通常連接至一資料線 DL，資料輸出電路26包括一 NMOS電晶體27與一 NAND 閘極28，電晶體27之閘極自一熟知的讀取控制電路（未 繪示）供有一控制訊號Sirf’且其源/汲通道連接在資料 線DL與接地電壓Vss間。NAND閘極具有一輸入以接 收資料線之資料訊號，其另一輸入用以接收來自讀取 6 (祷先閱讀背面之注$項再填寫本頁) -裝. ,-b 本紙張尺度適用中圃國家樣準（CNS > A4規格（210X W7公瘦） '1- '1- ：5 29t\vfl .doc/002 A7 B7 五、發明説明（> ) 控制電路（未繪示）的一控制訊號SAfc，以及一輸出以輸 出有效的資料訊號PLj(j=0,l,…，7)。 (諳先閲讀背面之注意事項再填寫本頁) 第2A圖繪示產生圖1之預先充電控制電壓Pbpre之電 路圖。參照圖2A，預先充電控制電壓產生電路包含PMOS 電晶體 30、34 和 36，反相器（inverter) 32、42 和 48，一 NAND閘極48，以及NMOS電晶體40、50和52。 • 來自資料讀取控制電路之一控制訊號PRE被施於 PMOS電晶體30之閘極；反相器32和42之輸入接收來自 資料讀取控制電路之控制訊號STB和PRE。另一來自資料 讀取控制電路之控制訊號Vref施於NMOS電晶體40之閘 極；電晶體52閘極上提供有控制訊號PRE。 第2B圖繪示產生圖1之預先充電位準控制電壓Vbias 之電路圖。參照圖2B，預先充電位準控制電壓產生電路包 含一反相器54、一差動放大器區域56、一上拉（pull-up ) 電晶體64、一電壓驅動器區域66以及一下拉（pull-down) 電晶體68。 經濟部中央標準局員工消費合作杜印製 差動放大器區域56具有一第一輸入58以接收來自熟 知的資料讀取控制電路之控制訊號Vref，一第二輸入60 耦接至電壓驅動器區域56，以及一輸出62耦接於上拉電 晶體64之閘極。電晶體76和80之閘極通常供應有控制訊 號Vref，電晶體78之閘極耦接於電壓驅動器區域67，控 制訊號STB則經由反相器54被供應至電晶體68和82之 閘極。 電壓驅動器區域66由兩個電阻器84和86組成，其串 7 本紙張尺度i用中國國家標準（CNS ) A4規格（2I0X297公釐> " ψ 41711 1 Α7 2529twt'l ,d〇-e/00 2 Α/ Β7 五、發明説明（Υ) 聯在一節點70之間以輸出Vbias至電晶體68，電阻器84 和86連接至差動放大器區域56之輸出60。 第3圖繪示具有圖1、2A與2B電路之半導記憶體元 件在讀取操作時的時序圖。此後，所舉範例之ROM元件 的資料讀取操作都是以此些圖示來描述。 於等待（stand by )時段 Tl ’ Pdis 設成 Vcc(如 3.3 volts， 或5 volts)使所有位元線BLi (i=l，2,…，64)經由放電電 路14放電成接地電壓Vss (即0 volts)。在圖2A之預先 充電控制電壓產生電路情況下，因PMOS電晶體30、34 和36被啓動而NMOS電晶體50和52不被啓動使Pbpre 升至Vcc ;而在圖2B之預先充電位準控制電壓產生電路情 況下，因NMOS電晶體82和68不被啓動，Vbias藉由上 拉電晶體64升至Vec。因此，所有介於位元線充電電路16 與資料感測電路20間之節點N1至N64的電壓位準皆與位 元線BL1至BL64相等。 經濟部中央標準局員工消費合作社印製 I--------1------ΪΤ (請先閲讀背面之注意事項再填寫本頁) 在位元線預先充電時段T2間，STB和Pdis被拉下成 VSS，PRE和Vref分別升至Vcc和一預定電壓位準VREF1(如 1.2 volts);因此，放電電路14阻止位元線再放電，而Vss 之Pbpre與一預定電壓位準VREF2 (如2 volts)分別自圖 2A與2B被產生。結果，在位元線充電電路16內的PM0S 電晶體被打開使源電流自 Vcc流入位元線BLi (i=l，2,…，64 )。 時段T2內，差動放大器區域56因STB自Vcc被拉下 至Vss而啓動，此時，因施於差動放大器區域56之輸入58 8 本紙乐尺度適用中國國家標準（CNS ) ΛΑ規格（210X297公釐） 2529twfl doc/-0 02 A7 B7 五、發明説明（ζ:) 的Vref爲常數（即vREF| )，放大器56之輸出電壓取決於 施於其輸入節點60的輸入電壓。Vbias之電壓位準由電晶 體64之即時電阻率（rati〇 〇f the on_resistance)與電壓驅 動器區域66之總電阻決定。 如上所述，在時段T2內，Pbpr與Vbias分別被拉下至 乂55與VRnF2，介於位元線充電電路16與資料感測電路20 間之節點N1至N64提升至Vcc。.然而，若位元線BL1至 BL64皆達到VREF2-Vtn(其中‘Vtn’代表每一 NMOS電晶 體在預先充電位準偵測電路18內之起始電壓（threshold voltage))，電路18內之電晶體被關閉以致於位元線之充 電操作將停止，緊接著所有位元線將以VREF2-Vtn被預先充 電。同樣地，在時段T2內，Siref維持在VREF3，VREF3使 資料線在至少節點Ni (i=l至64)之一升至Vss時變得較 NAND閘極28之開啓電壓（trip voltage)還高。也就是說， 當高位準資料（或‘1’ ）經由行選擇電路22和24轉換成 資料線DL，NAND閘極28僅在SAfc位於高位準（如Vcc) 時才會輸出有效的資料PLj(j=0至7)。 接著，在資料感測時段T3內，當STB和Vref維持在 如位元線預充電時段T2內相同之狀態時PRE再度升至 Vss。因此，在圖2A電路之情況下，所有電晶體30、36、 40、50與52除了電晶體34之外將被啓動，使Pbpre自Vss 被拉升至VREF4 « VRRF4使得約一半的即時記憶胞（tm-cell) 電流自充電電路16流向每一位元線。此時段間，若所選定 之記憶胞爲具有一電流槽路徑（current sink path)之即時 9 本紙張尺度適用中國國家榉隼（CNS ) A4規格（210X297公釐） <諳先閲讀背面之注意事項再填寫本頁) i 經濟部中央榡隼局貝工消費合作祍印製 2 5 2 9 tw f I .d 〇cy〇 A7 B7 五、發明説明（& ) 記憶胞，對應的位元線BLi將變得較VREF2-Vtn還低，且對 應之節點將提升至與對應的位元線位準相同；但是若所選 定之記憶胞爲不具電流槽路徑之離線記憶胞（0ff-cell)， 位元線與節點將分別維持在預先充電電壓vREF2_Vtn與 vcc °之後，在資料輸出時段T4，SAfc升至Vcc，感測出 的並聯資料經由行選擇電路22 ' 24與資料輸出電路26被 串列地輸出至外部。 然而，根據上述之資料讀取機制，若兩鄰接位元線之 一連接至即時記憶胞，而另一位元線連接至離線記憶胞。 當即時記憶胞位元線被拉下至接地位準，離線記憶胞位元 線位準因位元線間耦合關係將下降一段時間。結果，對應 的感測節點位準也將沿具有離線記憶胞位元線位準下落一 段時間直到即時記憶胞位元線安置在穩定的狀態，此種容 電的耦合將導致感測時序延遲，感測失敗等問題。 因此本發明的目的便是提供一種資料讀取速度改善的 半導體元件。 經濟部中央標準局負工消費合作社印製 ----1— ! I I 衣-- (請先閏讀背面之注意事項再填寫本頁) 爲達成上述目的，根據本發明第一觀點，提供一種半 導體記憶元件，包括一記憶胞陣列，散佈成列和行的矩陣； 多數個位元線，對應至行；一位元線預先充電電路，在一 位元線預先充電時段期間對應一第一控制訊號預先將位元 線充電；多數個電晶體，每一具有一電流路徑連接在對應 的位元線與位元線預先充電電路間，以及能提供一第二控 制訊號的一控制端子；一資料感測電路，經由電晶體感測 在位元線上的資料狀態；以及一控制電路，以產生第一與 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 297公釐） 'ψ 417 t 1 1 2529twfl .doc/002 A7 B7 ___ 五、發明説明（q ) 第二控制訊號’其中第二控制訊號分別在位元線預先充電 與資料感測期間具有第一與第二電壓位準’且第一與第二 電壓位準彼此不相同。 實施例中，電晶體由NM〇s電晶體形成，而第一電壓 位準高於第二電壓位準。第一與第二電壓位準間之電位差 可相等或高於兩鄰接位元線間之一電容耦合所感應的電 壓，而兩鄰接位元線係分別連接至具有互補狀態之對應記 憶胞。 根據本發明，即使因內部位元線耦合導致自一位元線 預先充電電壓形成的位元線間耦合電壓，將使得一高電壓 位準位元線降低，自第一電壓位準升至第二電壓位準的第 二控制訊號將使對應的電晶體關閉。結果，介於電晶體與 資料感測裝置間對應的感測節點將維持在現有的電壓下， 不會短暫地在一資料感測時段期間下落。 爲讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳 細說明如下。 圖式之簡單說明· 第1圖繪示可被本發明一較佳實施例執行之一半導體 元件的電路圖； 第2A圖繪示產生圖1之預先充電控制電壓pbpre之電 路圖； 第2B圖繪示產生圖1之預先充電位準控制電壓vbias 之電路圖； 本紙張尺度適用中國國家標牟（CNS ) A4规格（210X 297公釐} ^^^1- mi 1 ^^^^1 ^n·— - ? ,vs (請先閲讀背面之注意事項再填寫本頁) 經濟部t央樣準局員工消费合作杜中製 2 52^tvvH .doc/〇〇; Α7 Β7 五、發明說明（？） 第3圖繪示具有圖1、2A與2B電路之半導記憶體元 件在讀取操作時的時序圖； 第4圖繪示根據本發明之一較佳實施例，能產生圖1 之預先充電位準控制電壓Vbias之電路圖；以及 第5圖繪示具有圖1、2A與4電路之半導記憶體元件 在讀取操作時的時序圖。 實施例 本發明較佳實施例將參照圖1、2A、4與5來描述。 下列之細節描述有些特定的細節僅用以方便說明本發明， 任何熟習此技藝者，在不脫離本發明之精神和範圍內，當 可作各種之更動與潤飾。 第1圖繪示一種可被本發明較佳實施例所執行之作爲 —分隔罩幕ROM的半導體記憶體元件。參照圖1，此記憶 體元件包含散佈成列和行矩陣的一記億胞（未繪示）陣列 12，每一記憶胞可被程式化以儲存具有互補邏輯狀態的一 二位元資料，以及多數個位元線BLi ( i=l，2,…，64)。記憶 ^陣列12分成8個記憶胞區塊12-1至12-8，每一記憶胞 區塊具有8個位元線。雖然未繪示於圖中，記憶胞陣列12 可爲一 NAND結構或一 NOR結構。記憶體元件更包含一 位元線放電電路14，在其資料讀取操作之一時段間（即等 待時段）預先將位元線BLi放電；一位元線充電電路16， 在襍作的一起始階段期間傳送電荷至位元線BLi以充電； 以及一預先充電位準偵測電路18，在一位元線預先充電期 間偵測位元線上的電壓’並在每一位元線上所偵測到的電 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --_-----------^--------訂---------線 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製
I I 經濟部中央標準局員工消費合作社印製 ^ 417111 ' ... 2529twf 1 .doc/002 A7 ： B7 五、發明説明（吁） 壓達到一預先充電電壓時抑制每一位元線被過度充電。此 \ · · · 外，記憶體元件包含一資料感測電路20，在其資料讀取操 作的資料感測時段期間感測存於記憶胞陣列：i2'內的資 . : 料；第一與第二行選擇電路22和24，作爲一並聯轉串聯 (P/S)的轉換器（converter)，以將資料感測電路20的 並聯資料轉換成串聯資料；以及一資料輸出電路26，自第 一與第二行選擇電路22與24輸出串聯資料。 雖然未繪示於圖中，但根據本發明實施例之記憶體元 件更包含一行預先解碼電路以及一資料讀取控制電路，如 熟知分散於記億胞陣列12附近。爲方便說明，假設記憶體 元件結構係以16位元行選擇訊號ΥΑ0至YA7與ΥΒ0至 ΥΒ7選取位元線BLi(i=l，2,…，64)。 此外，記憶胞陣列12之聯合電路I4、I6、I8、2〇與 22分別對應記憶胞區塊12-1至12-8，如圖所示’每一皆 分成 8 個區塊（14-1 至 14-8，16-1 至 16-8 ’ 18-1 至 18-8 ’ 20-1至20-8，以及22-1至22-8)。例如，位元線放電區 塊14-1、位元線充電區塊16-1、預先放電位準偵測區塊 18-卜資料感測區塊20-1與行選擇區塊22-1皆散佈在記憶 胞區塊12-1附近，每一聯合區塊14-1至Η-S以及18-1至 18-8由8個NMOS形成，而其它每一聯合區塊16-1至 16-8、20-1 至 20-8 以及 22-1 至 22-8 由 8 個 PM0S 形成。 一放電控制訊號Pdis在位元線放電電路14內施於 NMOS電晶體之閘極，每一 NMOS之源/汲極通道（或電 流路徑）連接在對應的位元線與接地電壓Vss之間。一預 ----------------1τ (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > Α4規格（210 X 297公釐） 1' 1' 經濟部中央標準局貝工消費合作社印装 2 52,,wf,.doc/〇〇2 A7 B7 五、發明説明（f〇 ) 先充電控制訊號Pbpre在位元線充電電路16內供給PMOS 電晶體之閘極，每一 PMOS之源/汲極通道連接在資料感 測電路20內對應的電晶體閘極與電源供應電壓Vcc之間。 此外，一預先充電位準控制訊號Vbias在預先充電位準偵 測電路18內供給NMOS電晶體之閘極，每一 NMOS之源 /汲極通道連接在對應的位元線與資料感測電路20內對 應的電晶體閘極之間。 對於每一行選擇區塊22-1,22-2,…,或22-8，行選擇訊 號ΥΑ0至YA7分別被施於PMOS內，其源/汲極通道分 別連接至資料感測電路20內的PM0S電晶體。第二行選擇 電路24包含8個分別供應有行選擇訊號ΥΒ0至YB7的 PM0S ;第二行選擇電路24之電晶體分別對應至行選擇區 塊22-1至22-8。也就是說，在行選擇電路24內PM0S電 晶體之源極通常連接至對應行選擇區域22-1,22-2，···，或 22-8內的電晶體；PMOS電晶體之汲極通常連接至一資料 線DL。資料輸出電路26包括一NMOS電晶體27與一 NAND閘極28，電晶體27之閘極自一熟知的讀取控制電 路（未繪示）供有一控制訊號Sirf，且其源/汲通道連接 在資料線DL與接地電壓Vss間。NAND閘極28具有一輸 入以接收資料線DL之資料訊號，其另一輸入用以接收來 自讀取控制電路（未繪示）的一控制訊號SAfc，以及一輸 出以輸出有效的資料訊號PLj(j=0,l，…，7)。
第2A圖繪示產生圖1之預先充電控制電壓Pbpre之電 路圖。參照圖2A，預先充電控制電壓產生電路包含PMOS ----------A------<τ (請先閲讀背面之注意事項再填寫本頁) 本纸張尺度逋用中國國家標準（CNS ) A4規格（210X 297公釐） 經濟部中央標準局員工消費合作社印裝 2529twf1 .doc/0〇l ^ ^ T 1 1 1 A7 __B7 五、發明説明（（f ) 電晶體30、34和36，反相器32、42和48，一 NAND閘 極48，以及NMOS電晶體40、50和52。 來自資料讀取控制電路（未繪示）之一控制訊號PRE 被施於PMOS電晶體30之閘極，且PMOS電晶體30之源 極與電源供應電壓Vcc連接。反相器32和42之輸入分別 自資料讀取控制電路（未繪示）收到自資料讀取控制電路 之控制訊號STB和PRE。PMOS霉晶體34與36之源/汲 極通道並連在PMOS電晶體30與一輸出節點38之間，以 提供預先充電控制電壓訊號Pbpre至位元線充電電路16， PMOS電晶體34和36分別耦接至反相器32和節點38之 輸出。NAND閘極具有兩輸入以接收反相器32和42的輸 出，NMOS電晶體40與50之源/汲極通道串連在輸出節 點38和接地電壓Vss之間。一來自資料讀取控制電路（未 繪示）之控制訊號Vref施於NMOS電晶體40之閘極’ NAND 閘極44之輸出經由反相器48被供應至NMOS電晶體50 之閘極。電晶體52閘極之源/汲極通道被耦接在輸出節點 38和接地電壓Vss之間，其上被供應有控制訊號PRE。 本發明之半導體元件包含一新的電路以產生圖1之預 先充電位準控制電壓Vbias，其可避免資料讀取速度因鄰近 位元線間電容耦合造成的延遲。 第4圖繪示根據本較佳實施例之一預先充電位準控制 電壓產生電路，圖中與圖2B中相同之元件以相同標號標 示。參照圖4，預先充電位準控制電壓產生電路包含一反 相器54;—差動放大器區域56; — PMOS上拉電晶體64， 本紙張尺度適用中國國家標準（CNS ) A4规格（21〇Χ29"7公釐） ---------/------訂 (請先閲讀背面之注意事項再填寫本頁)
經濟部中央標準局員工消费合作社印裝 2 529twH .doc/OO^ Λί _B7_ 五、發明説明（丨1) 其源/汲極通道與電源供應電壓vcc相連；一電壓驅動器 區域67 ; — NMOS下拉電晶體68，其源/汲極通道與接 地電壓Vss相連；以及一電壓控制區域88。 差動放大器區域56具有一第一輸入58以接收來自熟 知的資料讀取控制電路之控制訊號Vref’ 一第二輸入60 耦接至電壓驅動器區域67，以及一輸出62耦接於上拉電 晶體64之閘極。差動放大器區域.56包含由PMOS電晶體 72'74所形成的一電流鏡（current mirror)(或電流源）； 由NM0S電晶體76、78所形成的一差動對（differential pair );由NMOS電晶體80所形成的一串級（cascade ); 以及由NMOS電晶體82所形成的一電流漕（current sink)。電晶體72、76、80與82之源/汲極通道串聯於 電源供應電壓Vcc和接地電壓Vss之間，電晶體72和76 之汲極通常與上拉電晶體64之閘極連接，上拉電晶體64 之源/汲極與一節點71連接以提供預先充電位準控制訊 號Vbias至圖1之預先充電位準偵測電路18。電晶體76 和80之閘極通常供應有控制訊號Vref，電晶體74和78 串聯耦接在電源供應電壓Vcc與電晶體76和80之接合節 點（junction node)間。電晶體72和74之閘極通常耦接 至電晶體74和78之接合節點81。電晶體78之閘極耦接 於電壓驅動器區域67，控制訊號STB則經由反相器54被 供應至電晶體68和82之閘極。 電壓驅動器區域67包含三個串聯至一節點71的電阻 器84、85與86。電組器S5和86之接合節點連接至差動 16 ---------A------π (諳先閲讀背面之注意事項再填寫本頁) t ® ® ( CNS ) { 210 X 297/^¾ )' ' 2?29twfl doc/002t if 41711 A7 B7 經濟部中央標準局負工消費合作社印裝 五、發明説明（y) 放大器區域56之輸出60。 電壓控制區域88由一反相器9〇與一 NMOS電晶體92 組成，電晶體92之源/汲極通道越過電阻器85而連接。 來自資料讀取控制電路（未繪示）之控制訊號經由反相器 90施於電晶體92之閘極。當然，區域88可只由一個PMOS 電晶體組成。此區域⑽藉由節點71和差動放大器區域之 輸入60間對應訊號PRE之電阻變化改變訊號Vbias之電 壓位準。 第5圖繪示根據本實施例具有圖1、2A與4電路之半 導記憶體元件在讀取操作時的時序圖。此後，便對應圖1、 2A與4詳細描繪如下。參照圖5，根據本實施例之ROM 元件的資料讀取操作分成四個時段：等待時段T1、位元線 預先充電時段T2、資料感測時段T3以及資料輸出時段 T4。於位元線預先充電時段T2內，所有位元線BL1至BL64 以一預先充電電壓充電至足以讀取存於記憶胞內的資料。 於資料感測時段T3內，位元線上的電壓位準與所選定之記 憶胞聯合，由資料感測電路20感測以偵測是否所選定之記 憶胞爲即時記憶胞或離線記憶胞。而於資料輸出時段T4 內，感測的資料被輸出至外部。 首先，於等待時段Tl，Pdis設成vcc (如3.3 vohs ’ 或5 volts)使所有位元線BLi (卜1，2,…,64)經由放電電 路14放電成接地電壓Vss (即0 volts)，同樣STB與Vref 也在PRE設成vss時被設成Vcc。在圖2A之預先充電控制 電壓產生電路情況下，因PM0S電晶體30、34和36被啓 .(請先町讀背面之注意事項再镇寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 經濟部中央標隼局貝工消费合作社印裂 2529t\vfl doc/OO-^' ί ’ - , ^7 B7 五、發明説明（丨p ) 動而NMOS電晶體5〇和52不被啓動使Pbpre升至Vcc ; 而在圖4之預先充電位準控制電壓產生電路中，因NMOS 電晶體82和6S不被啓動，Vbias藉由上拉電晶體64升至 Vcc。此時，自圖2A與圖4之電路分別產生出Vcc之訊號 Pbpre與Vbias，因此所有介於位元線充電電路16與資料 感測電路20間之節點N1至N64的電壓位準皆與位元線 BL1至BL64相等。Siref與SAfc分別維持在Vcc與Vss， 資料輸出電路26之輸出PLj維持在Vcc，但僅在資料輸出 時段T4期間才會輸出。 在位元線預先充電時段T2期間，STB和Pdis被拉下 成Vss，PRE和Vref分別升至Vcjn—預定電壓位準VREF1 (如1.2 volts)，因此，放電電路14阻止位元線再放電， 而Vss之Pbpre與一預定電壓位準VREF5之Vbias分別自圖 2A與圖4被產生。VREF5較後續時段T3中藉由鄰近位元線 間一電容的耦合電壓橫越電阻器84和86所得之下降電壓 VREF2 (約2 volts)高’或者高許多。結果’在位元線充電 電路16內的PMOS電晶被打開使源電流自Vcc流入位元線 BLi ( i=l,2,··· ,64 )。 在時段T2內，差動放大器區域56因STB自Vcc被拉 下至Vss而啓動，此時，因施於差動放大器區域56之輸入 58的Vref爲常數（即VREF,)，放大器56之輸出電壓取決 於施於其輸入節點60的輸入電壓。換句話說，上拉電晶體 63之即時電阻隨著電壓驅動器區域67所區隔的電壓，即 橫越電阻器86之電壓而改變，電晶體92對應PRE決定是 本紙張尺度適用中國鬮家樣率（CNS ) A4規格（210X297公釐） 二請§讀背面之注意事項再續爲本頁) 、-·* 經濟部中央標準局員工消费合作社印裝 41 7 1 Η 2529tvvH .doc/002 *9 A7 _B7____ 五、發明説明（丨y) 開或關，使得電壓驅動器區域之總電阻也改變。因此，Vbias 之電壓位準由電晶體64之即時電阻率與電壓驅動器區域 67之總電阻決定。 如上所述，在時段T2內，Pbpr與Vbias分別被拉下至 乂^與VREF5，介於位元線充電電路16與資料感測電路20 間之節點N1至N64提升至Vcc。然而，若位元線BL1至 BL64皆達到VREF5-Vtn(其中‘Vtn’代表每一 NMOS電晶 體在預先充電位準偵測電路18內之起始電壓）’電路18 內之電晶體被關閉以致於位元線之充電操作將停止，緊接 著所有位元線將以VREF5-Vtn被預先充電。 在一讀取循環內，僅有ΥΑ0至YA7之一被啓動，ΥΒ0 至ΥΒ7全部則輪流以一預定的時序被啓動，因此藉由資料 感測電路20所感測的8位元資料便被串列地讀出。 同樣地，在時段Τ2內，Siref維持在VREF3，VREF3使 資料線DL在至少節點Ni ( i=l至64)之一升至Vss時變 得較NAND閘極28之開啓電壓（trip voltage)還高。也就 是說’當高位準資料（或‘1’ ）經由行選擇電路22和24 轉換成資料線DL，NAND閘極28僅在SAfc位於高位準（如 Vcc)時才會輸出有效的資料PLj(j=0至7)。 接著，在資料感測時段T3內，當STB和Vref維持在 如位元線預充電時段T2內相同之狀態時PRE再度升至 Vss。因此，在圖2A電路之情況下，所有電晶體30、36、 40、5〇與52除了電晶體34之外將被啓動，使pbpre自Vss 被拉升至VREF4。VreF4使得約一半的即時記憶胞電流自充 19 本紙張尺度 ▲ Gx297/；^ '- (請^讀背面之注意事項再硝寫本頁)
2529twfl doc/002 ,#171 A7 B7 五、發明説明（/¾) 電電路16流向每一位元線。vss的PRE使NMOS電晶體 92可傳導’使Vbias自Vref5被下拉至Vref2。此時段T3 期間，若所選定之記憶胞爲即時記憶胞，對應的位元線BLi 將變得較VREF5-Vtn還低，且對應之節點Ni將因其電流槽 路徑形成而提升至與對應的位元線位準相同；相反地，若 所選定之記憶胞爲離線記憶胞，位元線與節點將分別維持 在預先充電電壓VREF5-Vtn與Vcc。因此，若兩鄰接位元線 之一連接至即時記憶胞而另一連接至離線記憶胞，即使離 線記憶胞位元線位準因位元線間耦合電壓自vREFrVtn降 至VBCP，對應的預先充電位準偵測電路之電晶體將因vbias 自vREF5被下拉至VreF2而關閉。結果，對應的節點Νί不 須暫時地下落也能維持在Vcc，如同位元線預先充電時段 T2內的情況。 最後’在資料輸出時段T4，SAfc升至Vcc，感測出的 並聯資料經由行選擇電路22、24與資料輸出電路26被串 列地輸出至外部。 經濟部中央標準局負工消費合作社印裂 •(請先間讀背面之注$項再镇氡本頁) 如上所述，於位元線預先充電時段內，因考慮電容的 位元線間耦合電壓使位元線被預先充電，因此改善了資料 感測的速度與感測極限。 雖然本發明已以一較佳實施例揭露如上’然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍內，當可作各種之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者爲準。 20 本紙張尺度適用+國囤家標準（〇«)人4規格（210乂297公釐）