JP6325044B2 - ３値連想メモリのための擬似ｎｏｒセル - Google Patents

Description

[0001]本開示は、一般に、３値連想メモリ（ＴＣＡＭ）に関する。より詳細には、本開示は、ＴＣＡＭのための擬似ＮＯＲアーキテクチャに関する。

[0002]ＴＣＡＭは、一般に、インターネットプロトコル（ＩＰ）アドレス転送のためにルータおよびイーサネット（登録商標）スイッチ中で使用される。記憶要素は、一般に、動的ＮＯＲ／ＮＡＮＤタイプセルを使用するように設計される。

[0003]連想メモリ（ＣＡＭ）は、読取り動作、書込み動作、および比較動作をサポートする。ＣＡＭ中のエントリとしての同じ幅の（たとえば、ビット／ワード）の比較バスは、クロックエッジにおける入力である。比較バスのデータは、ＣＡＭ中のあらゆるエントリと同時に比較される。すなわち、比較は平行して行われ、したがって、バスは、１つのクロックサイクル中にＣＡＭ中のあらゆるエントリと比較され得る。エントリ中のあらゆるビットが比較バス中の対応するビットに一致するとき、エントリは一致となる。代替的に、エントリ中のいずれかのビットが比較バス中の対応するビットに一致しないとき、エントリは不一致となる。ＣＡＭ中のエントリのビットは０または１である。

[0004]ＴＣＡＭは、セルに記憶され得るマスク値を伴ったＣＡＭと同様のものである。マスク値は、ローカルマスクと呼ばれることがある。マスク値は比較ビットと比較されず、したがって、比較結果は常に一致になる。

[0005]図１に、従来のＴＣＡＭ１００のアーキテクチャを示す。図１に示すように、「１１０１」などの探索ワードは、ＴＣＡＭ１００のレジスタ１５０への入力である。探索ワードは、ＴＣＡＭセル１１０に記憶された値と比較される。ＴＣＡＭは、一般に、ステージごとに１６個のＴＣＡＭセルを有する。探索は、ＴＣＡＭセル１１０にわたって同時に行われる。ＴＣＡＭセル１１０のコンテンツは、高ビット（１）、低ビット（０）、またはマスク値（Ｘ）であり得る。探索の前に、ＴＣＡＭセルの各セット１２０〜１２６の一致ライン１３０〜１３６が高に設定される。一致ライン１３０〜１３６は、優先度エンコーダ１４０への入力である。ＴＣＡＭ１００は、探索ワードラインに一致するＴＣＡＭセルのセットのアドレスを出力する（ＭＬｏｕｔ）。探索が並列探索であるので、探索は、１クロックサイクルで完了し得る。マスク値は０または１であり得、依然として、本開示では、マスク値がＸと呼ばれることがあることに留意されたい。

[0006]一例として、図１に示すように、ＴＣＡＭセルの第１のセット１２０は、「１Ｘ０１」に設定され、ＴＣＡＭセルの第２のセット１２２は、「１０Ｘ１」に設定され、ＴＣＡＭセルの第３のセット１２４は、「１１ＸＸ」に設定され、ＴＣＡＭセルの第４のセット１２６は、「１Ｘ１Ｘ」に設定される。探索ビットとＴＣＡＭセルのコンテンツを比較するときに、ＴＣＡＭセルのコンテンツがマスク値Ｘであるとき、比較は一致をもたらすことになる。したがって、図１に示す例によれば、ＴＣＡＭセルの第１のセット１２０とＴＣＡＭセルの第３のセット１２４とは、レジスタ１５０中の探索ワードに一致する。したがって、ＴＣＡＭセルの第１のセット１２０およびＴＣＡＭセルの第３のセット１２４の一致ライン１３０および１３４は一致を示し、優先度エンコーダ１４０は、ＴＣＡＭセルの第１のセット１２０およびＴＣＡＭセルの第３のセット１２４のアドレスを出力する。

[0007]従来のＴＣＡＭアーキテクチャは、動的回路であり、高い動的消費電力（high dynamic power dissipation）を有する。場合によっては、ＴＣＡＭは、動的ＮＡＮＤアーキテクチャを有し得る。他の場合には、ＴＣＡＭは、動的ＮＯＲアーキテクチャを有し得る。

[0008]図２に、従来の動的ＮＡＮＤ ＴＣＡＭ２００を示す。図２に示すように、動的ＮＡＮＤアーキテクチャ２００は、プルアップトランジスタ２１０からプリチャージラインＰＲＥ＃によってチャージされる一致ラインＭＬ_NANDを含む。一致ラインＭＬ_NANDは、一連の中間一致ラインＭＬ₀〜ＭＬ_n-1に接続される。中間一致ラインＭＬ₀〜ＭＬ_n-1の各々は、トランスミッションゲートを介してマスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1およびキーセルＫｅｙ₀〜Ｋｅｙ_n-1に結合される。トランスミッションゲートは、キーセルＫｅｙ₀〜Ｋｅｙ_n-1に結合されたキーＮＭＯＳトランジスタ２０２と、マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1に結合されたマスクＮＭＯＳトランジスタ２０４とを含む。

[0009]マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1のコンテンツは、拡大されたマスクセル２２２に示されている。拡大されたマスクセル２２２に示すように、マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1は、マスク値Ｍと、マスク値バーＭ＃と、マスクワードラインＷＬＭと、マスクビットラインＢＬＭと、マスクビットラインバーＢＬＭ＃とを含むＳＲＡＭセルである。キーセルＫｅｙ₀〜Ｋｅｙ_n-1のコンテンツは、拡大されたキーセル２２０に示されている。拡大されたキーセル２２０に示すように、キーセルＫｅｙ₀〜Ｋｅｙ_n-1は、ＸＮＯＲ論理を用いるＳＲＡＭセルである。キーセルＫｅｙ₀〜Ｋｅｙ_n-1は、探索ラインＳＬと、探索ラインバーＳＬ＃と、キービットラインＢＬＫと、キービットラインバーＢＬＫ＃と、キー値Ｋと、キーバー値Ｋ＃と、キー書込みラインＷＬＫとをさらに含む。

[0010]動的ＮＡＮＤ ＴＣＡＭアーキテクチャでは、一致ラインは、高にプリチャージされ、一致を示すために低を評価する。すなわち、プリチャージ信号は、一致ラインを高に設定するために、あらゆるサイクル中に各マッチラインのために使用される。マスクセルまたはキーセルの状況に応じて、一致ラインは、低に引き下げられるか、または高にとどまり得る。各中間一致ラインは、マスクセルとキーセルとに関連付けられる。さらに、各キーセルは、ＸＮＯＲ論理をさらに含む。動的ＮＡＮＤ ＴＣＡＭは、直列動作を使用する。したがって、前の中間一致ライン（ｎ−２）が一致を示すために低に引き下げられたとき、中間一致ライン（ｎ−１）はディスチャージし得る（たとえば、探索ラインの値と比較し得る）。すなわち、動作は、一致があるとき、１つの中間一致ライン（ｎ−２）から後続の中間一致ライン（ｎ−１）に継続し、不一致があるとき、中間一致ラインを進行するのを停止する。

[0011]動的ＮＯＲ ＴＣＡＭアーキテクチャでは、一致ラインは、高にプリチャージされ、不一致を示すために低を評価する。比較の大部分は不一致をもたらし、したがって、動的ＮＯＲは、不一致を示すための高から低への切替えの結果として電力消費量が増加する。さらに、プリチャージ信号が各クロックサイクル中で各一致ラインによって使用されるので、動的ＮＯＲは、複雑なタイミング制御を有する。

[0012]図３に、従来の動的ＮＯＲ ＴＣＡＭ３００を示す。図３に示すように、動的ＮＯＲ ＴＣＡＭ３００は、キーセルＫｅｙ₀〜Ｋｅｙ_n-1とマスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1とを含む。一般に、図３のＮＯＲ ＴＣＡＭ３００などのＮＯＲ ＴＣＡＭは、１６個のキーセルとマスクセルとを有し得る。データは、探索ライン（ＳＬ₀〜ＳＬ_n-1およびＳＬ₀＃〜ＳＬ_n-1＃）を介して入力される。データは、キーセルＫｅｙ₀〜Ｋｅｙ_n-1とマスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1とに記憶された値と比較される。一致ラインＭＬ_NORおよび探索ライン（ＳＬ₀〜ＳＬ_n-1およびＳＬ₀＃〜ＳＬ_n-1＃）は、プルアップトランジスタ３０３からのプリチャージラインＰＲＥ＃を介して高にプリチャージされる。探索ライン（ＳＬ₀〜ＳＬ_n-1およびＳＬ₀＃〜ＳＬ_n-1＃）のうちの１つを介して入力されたデータと、セルＫｅｙ₀〜Ｋｅｙ_n-1、Ｍａｓｋ₀〜Ｍａｓｋ_n-1のうちの１つに記憶されたデータとの間に不一致があるとき、一致ラインＭＬ_NORは低を評価することになる。セルＫｅｙ₀〜Ｋｅｙ_n-1、Ｍａｓｋ₀〜Ｍａｓｋ_n-1のすべての値が入力データに一致すると、一致ラインは高にとどまる。

[0013]キーセルＫｅｙ₀〜Ｋｅｙ_n-1の構造は、拡大されたキーセル３３０に示されており、マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1の構造は、拡大されたマスクセル３３３に示されている。拡大されたキーセル３３０に示すように、キーセルＫｅｙ₀〜Ｋｅｙ_n-1は、ＳＲＡＭセルを介して実装される。比較動作中に、キーバーＫ＃は、探索ラインＳＬとの論理積がとられる。キーセルＫｅｙ₀〜Ｋｅｙ_n-1は、ビットラインＢＬＫと、ビットラインバーＢＬＫ＃と、ワードラインＷＬＫとを含む。

[0014]拡大されたマスクセル３３３に示すように、マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1は、ＳＲＡＭセルを介して実装される。比較動作中に、マスクバーＭ＃は、探索ラインバーＳＬ＃との論理積がとられる。マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1は、ビットラインＢＬＭと、ビットラインバーＢＬＭ＃と、ワードラインＷＬＭとを含む。

[0015]表１は、動的ＮＡＮＤ ＴＣＡＭのための真理値表を示す。表１に、マスクセル（Ｍ）、キーセル（Ｋ）、および探索ライン（ＳＬおよびＳＬ＃）の値に基づいた一致ラインの値を示す。状態が、記憶要素（キーセルおよびマスクセル）の状態を指すことに留意されたい。キービットが０の値を有するとき、状態は０であり、キービットが１の値を有するとき、状態は１であり、マスクビットとキービットとの両方が１であるとき、状態はＸである。Ｘの状態は、一致も不一致もない、むしろ、探索ラインの値とマスクセルおよびキーセルの値との間の比較がないマスク状態を指す。したがって、一致ラインは、常に一致を示す。

[0016]表１に示すように、キービットと探索ラインとが異なる値を有するとき、一致ラインは、０（低）になり、不一致を示すことになる。同様に、マスクビットと探索ラインバーの両方が異なる値を有するとき、一致ラインは、０になり、不一致を示すことになる。すなわち、キービットが０であり（たとえば、キービットバー（Ｋ＃）が１であり）、探索ラインが１であるとき、またはマスクビットが０であり（たとえば、マスクビットバー（Ｍ＃）が１であり）、探索ラインバーが１であるとき、プルダウントランジスタは、一致ラインを低に引き下げるためにアクティブ化されることになる。さらに、キービットと探索ラインとが同じ値を有するとき、一致ラインは、１（高）になり、一致を示すことになる。同様に、マスクビットと探索ラインバーの両方が同じ値を有するとき、一致ラインは、１になり、一致を示すことになる。さらに、マスクビットとキービットの両方が１であるとき、状態はＸである。すなわち、一致ラインは、探索ラインの値にかかわらず、高にとどまり、一致を示すことになる。

[0017]上記で説明したように、動的ＮＯＲ ＴＣＡＭでは、一致ラインと探索ラインとは、あらゆるサイクルの始めに高にプリチャージされ、一致ラインは、不一致を示すために低を評価する。ＴＣＡＭでのセルの比較の大部分は不一致をもたらす。したがって、不一致を示すときの高から低への切替えの結果として、動的ＮＯＲ ＴＣＡＭの電力消費量は増加する。場合によっては、一致ラインは、電力消費量を低減するために、低にプリディスチャージされ得る。依然として、その結果、一致ラインがプリディスチャージされたときでも、プリチャージ動作は、あらゆるサイクルの始めに一致ラインをチャージする。したがって、一致ラインのプリチャージは、電力消費量の増加さらには制御回路の増加につながる。

[0018]本開示の一態様によれば、３値連想メモリ（ＴＣＡＭ）内の方法は、現在のＴＣＡＭステージのプルアップトランジスタのゲートにおいて前のＴＣＡＭステージから一致ライン出力を受信することを含む。本方法はまた、現在のＴＣＡＭステージのプルダウントランジスタのゲートにおいて前のＴＣＡＭステージから一致ライン出力を受信することを含む。本方法は、前のＴＣＡＭステージからの一致ライン出力が不一致を示すとき、プルダウントランジスタを介して、現在のＴＣＡＭステージにおいて一致ラインバーを低値に設定することをさらに含む。本方法は、前のＴＣＡＭステージからの一致ライン出力が一致を示すとき、プルアップトランジスタを介して、現在のＴＣＡＭステージにおいて一致ラインバーを高値に設定することをまたさらに含む。

[0019]別の態様によれば、ＴＣＡＭが提示される。ＴＣＡＭは、現在のＴＣＡＭステージにおいて前のＴＣＡＭステージから一致ライン出力を受信するためのプルアップ手段を含む。ＴＣＡＭはまた、現在のＴＣＡＭステージにおいて前のＴＣＡＭステージから一致ライン出力を受信するためのプルダウン手段を含む。ＴＣＡＭは、前のＴＣＡＭステージからの一致ライン出力が不一致を示すとき、第１の手段を介して、現在のＴＣＡＭステージにおいて一致ラインを低値に設定するための手段をさらに含む。ＴＣＡＭは、前のＴＣＡＭステージからの一致ライン出力が一致を示すとき、第２の手段を介して、現在のＴＣＡＭステージにおいて一致ラインを高値に設定するための手段をまたさらに含む。

[0020]さらにまた別の態様によれば、ＴＣＡＭが提示される。ＴＣＡＭは、現在のＴＣＡＭステージにおいて前のＴＣＡＭステージから一致ライン出力を受信するように構成されたプルアップトランジスタスタックを含む。プルアップトランジスタスタックは、前のＴＣＡＭステージからの一致ライン出力が不一致を示すとき、現在のＴＣＡＭステージにおいて一致ラインバーを低値に設定する。ＴＣＡＭは、現在のＴＣＡＭステージにおいて前のＴＣＡＭステージから一致ライン出力を受信するように構成されたプルダウントランジスタをさらに含む。プルダウントランジスタは、前のＴＣＡＭステージからの一致ライン出力が一致を示すとき、現在のＴＣＡＭステージにおいて一致ラインバーを高値に設定する。

[0021]ここでは、以下の発明を実施するための形態がより良く理解され得るように、本開示の特徴および技術的利点についてやや広く概説した。以下で、本開示の追加の特徴および利点について説明する。本開示は、本開示の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用され得ることを、当業者は諒解されたい。また、そのような等価な構成は、添付の特許請求の範囲に記載の本開示の教示から逸脱しないことを、当業者は了解されたい。さらなる目的および利点とともに、本開示の編成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で与えたものであり、本開示の限界を定めるものではないことを明確に理解されたい。

[0022]本開示の特徴、性質、および利点は、図面とともに、以下に記載する詳細な説明を読めばより明らかになろう。
ＴＣＡＭメモリシステムを示す図。 従来技術の動的ＮＡＮＤアーキテクチャを示す図。 従来技術の動的ＮＯＲアーキテクチャを示す図。 本開示の態様による、擬似ＮＯＲアーキテクチャを示す図。 本開示の態様による、擬似ＮＯＲアーキテクチャを示す図。 本開示の一態様による、図４および図５の擬似ＮＯＲアーキテクチャを動作するための方法を示すフローチャート。 有利には本開示の一実施形態が採用され得る例示的なワイヤレス通信システムを示す図。 本開示の一態様による、半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図。

[0030]添付の図面に関して以下に記載する発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。

[0031]一致ラインをプリチャージせず、タイミング制御回路についての複雑さを低減するＴＣＡＭを提供することが望ましい。本開示の態様は、一致ラインをプリチャージせず、タイミング制御回路の複雑さを低減する擬似ＮＯＲ ＴＣＡＭを提供する。擬似ＮＯＲ
ＴＣＡＭは、擬似ＮＯＲと呼ばれることがある。

[0032]本開示によれば、一致ライン（ＭＬ）は各サイクルの前にプリチャージされないので、擬似ＮＯＲは、一致ラインプリチャージのために複雑なタイミング制御回路を使用しない。本態様では、擬似ＮＯＲは、プリチャージ回路をなくし、タイミング制御回路の複雑さを低減するために擬似ＮＯＲゲートを使用する。

[0033]図４に、本開示の一態様による、擬似ＮＯＲ４００Ａおよび４００Ｂのアーキテクチャを示す。図４に示すように、擬似ＮＯＲ４００Ａは、探索ラインのセットＳＬ₀．．．ＳＬ_n-1と探索ラインの相補セットＳＬ₀＃．．．ＳＬ_n-1＃とからの入力を受信するＮＯＲプルダウンネットワーク４１０Ａを含む。図４に、ただ２つの擬似ＮＯＲステージ（４００Ａおよび４００Ｂ）を示すが、実装形態では、（ＴＣＡＭエントリを記憶する）ＴＣＡＭ行がｍ個の擬似ＮＯＲステージを有し、ｍ個の擬似ＮＯＲステージの各々がｎ個のセルを有し得る。したがって、（ＴＣＡＭ行に記憶された）各ＴＣＡＭエントリは、ｎｘｍ個のセルによって記憶されるｎｘｍ個の値を備え得る。各セルは、以下でさらに説明するようにマスクセルとキーセルとを含む。擬似ＮＯＲステージ４００Ａおよび４００Ｂへの探索ラインおよび探索ラインバー入力がどちらも同様にラベルされているが、探索ラインおよび探索ラインバー入力の各々は一意である。

[0034]さらに、擬似ＮＯＲ４００Ａはまた、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-2と、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-2に結合されたインバータ４４０Ａとを含み得る。さらに、ＮＯＲプルダウンネットワーク４１０Ａは、さらに、ＰＭＯＳスタック４１４Ａに結合される。ＰＭＯＳスタック４１４Ａは、２つのＰＭＯＳトランジスタを含み、一致ライン入力Ｍａｔｃｈ−ｉｎ_m-2からの入力を受信する。擬似ＮＯＲは、ＰＭＯＳスタック４１４Ａとプルダウントランジスタ４３５Ａとを備え得る。ＰＭＯＳスタック４１４Ａが２つのＰＭＯＳトランジスタに限定されないことに留意されたい。本開示の態様は、ただ１つの弱いＰＭＯＳトランジスタをもつスタックまたは３つ以上の弱いＰＭＯＳトランジスタをもつスタックを企図する。

[0035]一致ライン入力（Ｍａｔｃｈ−ｉｎ）が、前のＮＯＲプルダウンネットワーク（たとえば、擬似ＮＯＲ）の一致ライン出力（Ｍａｔｃｈ−ｏｕｔ）であることに留意されたい。すなわち、擬似ＮＯＲ（擬似ＮＯＲ４００Ｂ）への一致ライン入力は、前のＮＯＲステージ（擬似ＮＯＲ４００Ａ）の一致ライン出力に結合される。たとえば、図４に示すように、擬似ＮＯＲ４００Ａの一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-2は、後続の擬似ＮＯＲ４００Ｂの一致ライン入力Ｍａｔｃｈ−ｉｎ_m-1である。図４の擬似ＮＯＲ４００Ａおよび４００Ｂのアーキテクチャは同様のものである。詳細には、擬似ＮＯＲ４００Ｂはまた、ＮＯＲプルダウンネットワーク４１０Ｂと、プルダウントランジスタ４３５Ｂと、ＰＭＯＳスタック４１４Ｂと、インバータ４４０Ｂとを含む。本開示では、各擬似ＮＯＲ（たとえば、４００Ａおよび４００Ｂ）は、ＴＣＡＭステージと呼ばれることがある。

[0036]一構成では、ＴＣＡＭステージ（たとえば、擬似ＮＯＲ４００Ａおよび擬似ＮＯＲ４００Ｂ）は、ｍ個のＴＣＡＭステージ（０．．．ｍ−１）の行を形成するために直列に接続され得る。各ＴＣＡＭステージは、ｎ個（０．．．ｎ−１）の探索ラインと、キーセルと、マスクセルとを備える。図４の各擬似ＮＯＲ（たとえば、４００Ａおよび４００Ｂ）の探索ライン入力は、ＴＣＡＭの複数の探索ラインの例示的な入力である。いくつかの態様では、探索ライン、キーセル、およびマスクセルの数が各ＴＣＡＭステージ間で変動し得ることに留意されたい。すなわち、擬似ＮＯＲ４００Ａなどの１つのＴＣＡＭステージの（０．．．ｎ−１）の探索ライン、キーセル、およびマスクセルのｎ値は、擬似ＮＯＲ４００Ｂなどの別のＴＣＡＭステージの（０．．．ｎ−１）の探索ライン、キーセル、およびマスクセルのｎ値と同じでないことがある。

[0037]擬似ＮＯＲを直列に接続することによって電力が節約される。詳細には、比較が指定されないとき（たとえば、前の比較が不一致であったことを前の一致ライン出力／一致ライン入力が示すとき）、前の一致ライン出力がプルアップトランジスタをオフにする制御信号として作用するので、前の擬似ＮＯＲの一致ライン出力にプルアップトランジスタ（たとえば、ＰＭＯＳスタック）のゲートを接続することは電力を節約する。より詳細には、ＮＯＲプルダウンネットワークのＰＭＯＳスタックへの直列接続は、従来の動的ＮＯＲのプリチャージおよび／またはプリディスチャージを置き換える擬似ＮＯＲの構成要素である。

[0038]擬似ＮＯＲは、ＴＣＡＭの従来のＮＯＲアーキテクチャと比較して、より速い速度と、より少ないトランジスタカウントとをもたらす。依然として、擬似ＮＯＲは、プルアップトランジスタ（ＰＭＯＳスタック）のために静的電力消費があり、出力電圧スイングを低減する。とはいえ、静的電力消費量の増加に鑑みて、擬似ＮＯＲの全体的な速度向上が依然として望ましい。擬似ＮＯＲのプルアップトランジスタが、ＮＭＯＳブロックのリークを行うのに十分広く、ＮＭＯＳブロックが出力を安全にプルダウンするのに十分狭くあるべきであることに留意されたい。

[0039]図５に、本開示の態様による、例示的な擬似ＮＯＲ ＴＣＡＭステージ５００を示す。擬似ＮＯＲ ＴＣＡＭステージ５００は、図４の擬似ＮＯＲ ＴＣＡＭステージ４００Ａおよび４００Ｂなどの擬似ＮＯＲ ＴＣＡＭステージの拡大ビューである。

[0040]図５に示すように、擬似ＮＯＲ ＴＣＡＭステージ５００は、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1に結合されたインバータ５４０と、一致ライン入力Ｍａｔｃｈ−ｉｎ_m-1に結合されたＰＭＯＳスタック５１４と、一致ライン入力Ｍａｔｃｈ−ｉｎ_m-1に結合されたプルダウントランジスタ５３５と、ＮＯＲプルダウンネットワーク５１０とを含む。ＮＯＲプルダウンネットワーク５１０は、キーセルＫｅｙ₀〜Ｋｅｙ_n-1とマスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1とを含む。キーセルおよびマスクセルの例示的な構造は、拡張キーセル５５０および拡張マスクセル５５５により詳細に示されている。

[0041]動作中、データは、探索ライン（ＳＬ₀〜ＳＬ_n-1およびＳＬ₀＃〜ＳＬ_n-1＃）を介して提示される。データは、キーセルＫｅｙ₀〜Ｋｅｙ_n-1とマスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1とに記憶された値と比較される。拡大されたキーセル５５０に示すように、キーセルＫｅｙ₀〜Ｋｅｙ_n-1は、ＳＲＡＭセルを用いて実装され得る。比較動作中に、キーバーＫ＃は、探索ラインＳＬとの論理積が論理的にとられる。キーセルＫｅｙ₀〜Ｋｅｙ_n-1は、ビットラインＢＬおよびＢＬ＃とキーワードラインＷＬＫとを含む。拡大されたマスクセル５５５に示すように、マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1は、ＳＲＡＭセルを介して実装され得る。比較動作中に、マスクバーＭ＃は、探索ラインバーＳＬ＃との論理積が論理的にとられる。マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1は、ビットラインＢＬおよびＢＬ＃とマスクワードラインＷＬＭとを含む。すなわち、マスクセルＭａｓｋ₀〜Ｍａｓｋ_n-1とキーセルＫｅｙ₀〜Ｋｅｙ_n-1とはそれぞれ、それぞれのビットラインを共有し得るが、それらの自体のワードライン、すなわち、異なるワードラインを使用し得る。

[0042]擬似ＮＯＲ ＴＣＡＭステージ５００は、一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃に結合された入力ステージ５６０をさらに含む。入力ステージ５６０は、前の擬似ＮＯＲステージの一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-2から入力Ｍａｔｃｈ−ｉｎ_m-1を受信する。前に説明したように、入力ステージ５６０は、プルダウントランジスタ５３５とＰＭＯＳスタック５１４とを含むことができる。場合によっては、擬似ＮＯＲ機能は、入力ステージ５６０とＮＯＲプルダウンネットワーク５１０との使用を指定する。最後に、インバータ５４０は、一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃の終端に結合される。インバータ５４０からの出力は、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1である。

[0043]表２は、マスキングビットとキービットとのための真理値表である。表２中の状態が、記憶要素（キーセルおよびマスクセル）の状態を指すことに留意されたい。キービットが０の値を有し、マスクビットが１の値を有するとき、状態は０であり、キービットが１の値を有し、マスクビットが０の値を有するとき、状態は１であり、マスクビットとキービットの両方が１であるとき、状態はＸである。Ｘの状態は、一致も不一致もない、むしろ、探索ラインの値とマスクセルおよびキーセルの値との間の比較がないマスク状態を指す。したがって、状態がＸであるとき、一致ラインは常に一致を示す。

[0044]表３は、擬似ＮＯＲのための真理値表であり、表２の状態値を使用する。

[0045]表３に示すように、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1は、一致を示すために０（低）になる。状態と探索ラインＳＬ_n-1との値が等しいとき、一致が発生する。さらに、状態がＸであるとき、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1は、やはり、一致を示すために低になる。最後に、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1は、不一致を示すために１（高）になる。状態の値と探索ラインＳＬ_n-1の値とが等しくないとき、不一致が発生する。

[0046]表３の一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1は、擬似ＮＯＲ ＴＣＡＭステージ５００のインバータ５４０の出力である。図５に示すように、一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃は、インバータ５４０に先行する。一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃は、不一致があるとき、低を評価することになる。すなわち、直列に接続された擬似ＮＯＲ（たとえば、４００Ａおよび４００Ｂ）のさらなる比較を無効化するために、後続の擬似ＮＯＲの入力ステージ５６０は、後続の擬似ＮＯＲの一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃を低に引き下げるためにプルダウントランジスタ５３５をアクティブ化することになる高入力を受信するように指定される。したがって、インバータ５４０は、後続の擬似ＮＯＲを無効化するために、低信号から高信号に一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃を変更することになる。

[0047]表３に、高に設定された一致ライン入力Ｍａｔｃｈ−ｉｎ_m-1を受信する結果をさらに示す。表３に示すように、一致ライン入力Ｍａｔｃｈ−ｉｎ_m-1が高であるとき、評価がないので、状態は１／０／Ｘである。さらに、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1は、やはり、後続の擬似ＮＯＲ４００を無効化するために、高になる。

[0048]代替的に、一致ライン入力が低であるとき、ＰＭＯＳスタック５１４がアクティブ化され、一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃が高に評価される。すべての比較結果が一致する場合、一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃は高にとどまることになり、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1は低になる。比較が不一致を生じる場合、一致ラインバーＭａｔｃｈ−ｏｕｔ_m-1＃は、低を評価することになり、一致ライン出力Ｍａｔｃｈ−ｏｕｔ_m-1は、後続の擬似ＮＯＲを無効化するために高になる。

[0049]不一致があるとき、後続の比較が無効化されるので、擬似ＮＯＲの無効化はＴＣＡＭの全体的な電力消費量を低減する。すなわち、前の比較の比較結果にかかわらず各ＮＯＲプルダウンネットワークのための一致ラインと探索ラインとをプリチャージする動的ＮＯＲとは異なり、擬似ＮＯＲは、前の比較が一致を生じたときにのみ後続の比較を続ける。さらに、擬似ＮＯＲは、一致ラインと探索ラインとをプリチャージしない。したがって、本開示の態様は、ＴＣＡＭの全体的な電力消費量を低減し、さらに、制御回路およびタイミングの複雑さを低減する。

[0050]図６に、ＴＣＡＭ内の方法６００のブロック図を示す。図６に示すように、ブロック６０２において、現在のＴＣＡＭステージは、現在のＴＣＡＭステージのプルアップトランジスタのゲートにおいて前のＴＣＡＭステージから一致ライン出力を受信する。ブロック６０４において、現在のＴＣＡＭステージは、現在のＴＣＡＭステージのプルダウントランジスタのゲートにおいて前のＴＣＡＭステージから一致ライン出力を受信する。さらに、ブロック６０６において、前のＴＣＡＭステージからの一致ライン出力が不一致を示すとき、プルダウントランジスタを介して、現在のＴＣＡＭステージにおいて一致ラインバーが低値に設定される。最後に、ブロック６０８において、前のＴＣＡＭステージからの一致ライン出力が一致を示すとき、プルアップランジスタを介して、現在のＴＣＡＭステージにおいて一致ラインバーが高値に設定される。

[0051]図７に、有利には本開示の一実施形態が採用され得る例示的なワイヤレス通信システム７００を示す。説明のために、図７に、３つのリモートユニット７２０、７３０、および７５０と、２つの基地局７４０とを示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを認識されよう。リモートユニット７２０、７３０、および７５０は、擬似ＮＯＲＴＣＡＭ７２５Ａ、７２５Ｂ、および７２５Ｃを用いるマルチコアプロセッサを含む。図７に、基地局７４０からリモートユニット７２０、７３０、および７５０への順方向リンク信号７８０と、リモートユニット７２０、７３０、および７５０から基地局７４０への逆方向リンク信号７７０とを示す。

[0052]図７では、リモートユニット７２０は携帯電話として示され、リモートユニット７３０はポータブルコンピュータとして示され、リモートユニット７５０はワイヤレスローカルループシステム中の固定ロケーションリモートユニットとして示されている。たとえば、リモートユニットは、セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、個人情報端末などのポータブルデータユニット、またはメーター読取り機器などの固定ロケーションデータユニットであり得る。図７は、本開示の教示による、擬似ＮＯＲ ＴＣＡＭ７２５Ａ、７２５Ｂ、７２５Ｃを用いるマルチコアプロセッサを採用し得るリモートユニットを示すが、本開示は、これらの例示的な図示されたユニットに限定されない。たとえば、本開示の態様による擬似ＮＯＲ ＴＣＡＭを用いるマルチコアプロセッサは、任意のデバイスにおいて適切に採用され得る。

[0053]図８は、上記で開示した擬似ＮＯＲ ＴＣＡＭを用いるマルチコアプロセッサなど、半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。設計ワークステーション８００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアを含んでいる、ハードディスク８０１を含む。設計ワークステーション８００はまた、回路８１０、または擬似ＮＯＲ ＴＣＡＭなどの半導体構成要素８１２の設計を容易にするためのディスプレイ８０２を含む。回路設計８１０または半導体構成要素８１２を有形に記憶するための記憶媒体８０４が提供される。回路設計８１０または半導体構成要素８１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなど、ファイル形式で記憶媒体８０４に記憶され得る。記憶媒体８０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計ワークステーション８００は、記憶媒体８０４から入力を受け付けるか、または記憶媒体８０４に出力を書き込むためのドライブ装置８０３を含む。

[0054]記憶媒体８０４に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路など、論理検証データをさらに含み得る。記憶媒体８０４にデータを与えることにより、半導体ウエハを設計するためのプロセスの数が減少するので、回路設計８１０または半導体構成要素８１２の設計が容易になる。

[0055]一構成では、ＴＣＡＭは、受信手段と設定手段とを含む。受信手段は、受信手段によって具陳された機能を実行するように構成された擬似ＮＯＲゲート、プルアップトランジスタ、プルダウントランジスタおよび／またはＰＭＯＳスタックであり得る。設定手段は、設定手段によって具陳された機能を実行するように構成された擬似ＮＯＲゲート、プルアップトランジスタ、プルダウントランジスタおよび／またはＰＭＯＳスタックであり得る。

[0056]別の構成では、上述の手段は、上述の手段によって具陳された機能を実行するように構成された任意のモジュールまたは任意の装置であり得る。特定の手段について説明したが、開示する構成を実施するために、開示する手段のすべてが必要とされるとは限らないことを、当業者は諒解されよう。さらに、本開示への集中を維持するために、いくつかのよく知られている手段については説明していない。

[0057]特定の回路について説明したが、開示する実施形態を実施するために、開示する回路のすべてが必要とされるとは限らないことを、当業者は諒解されよう。さらに、本開示への集中を維持するために、いくつかのよく知られている回路については説明していない。

[0058]本明細書で説明する方法は、適用例に応じて様々な手段によって実装され得る。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実装され得る。ハードウェア実装の場合、処理ユニットは、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で説明した機能を実行するように設計された他の電子ユニット、またはそれらの組合せの中で実装され得る。

[0059]ファームウェアおよび／またはソフトウェア実装の場合、本方法は、本明細書で説明した機能を実行するモジュール（たとえば、プロシージャ、関数など）を用いて実装され得る。命令を有形に実施するいかなる機械またはコンピュータ可読媒体も、本明細書で説明した方法を実装する際に使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサによって実行され得る。実行ソフトウェアコードは、プロセッサによって実行されたときに、本明細書で提示した教示の異なる態様の様々な方法および機能を実装する動作環境を生成する。メモリは、プロセッサの内部またはプロセッサの外部に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかのタイプを指し、メモリの特定のタイプまたはメモリの数、あるいはメモリが記憶される媒体のタイプに限定されるべきではない。

[0060]本明細書で説明した方法および機能を定義するソフトウェアコードを記憶する機械またはコンピュータ可読媒体は、物理コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用するディスク（disk）および／またはディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。

[0061]コンピュータ可読媒体上での記憶に加えて、命令および／またはデータは、通信装置中に含まれる伝送媒体上の信号として与えられ得る。たとえば、通信装置は、命令とデータとを示す信号を有するトランシーバを含み得る。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲で概説する機能を実装させるように構成される。

[0062]本教示およびそれらの利点について詳細に説明したが、添付の特許請求の範囲によって規定される本教示の技術から逸脱することなく様々な変更、置換および改変を本明細書で行うことができることを理解されたい。さらに、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の態様に限定されるものではない。当業者なら本開示から容易に諒解するように、本明細書で説明する対応する態様と実質的に同じ機能を実行するか、または実質的に同じ結果を達成する、現存するかまたは後で開発される、プロセス、機械、製造、組成物、手段、方法、またはステップは本教示に従って利用され得る。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。
以下に本願の出願当初の特許請求の範囲に記載された発明を付記する。
[Ｃ１] ３値連想メモリ（ＴＣＡＭ）内の方法であって、
現在のＴＣＡＭステージのプルアップトランジスタのゲートにおいて前のＴＣＡＭステージから第１の一致ライン出力を受信することと、
前記現在のＴＣＡＭステージのプルダウントランジスタのゲートにおいて前記第１の一致ライン出力を受信することと、
前記第１の一致ライン出力が不一致を示すとき、前記プルダウントランジスタを介して、前記現在のＴＣＡＭステージにおいて一致ラインバーを低値に設定することと、
前記第１の一致ライン出力が一致を示すとき、前記プルアップトランジスタを介して、前記現在のＴＣＡＭステージにおいて前記一致ラインバーを高値に設定することとを備える方法。
[Ｃ２] 前記第１の一致ライン出力が前記一致を示すとき、前記現在のＴＣＡＭステージのセルのデータと探索値を比較することをさらに備える、Ｃ１に記載の方法。
[Ｃ３] 前記現在のＴＣＡＭステージの第２の一致ライン出力を介して後続のＴＣＡＭステージに前記比較することの結果を出力することをさらに備える、Ｃ２に記載の方法。
[Ｃ４] 前記セルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルである、Ｃ２に記載の方法。
[Ｃ５] 各ＴＣＡＭステージは、前記プルアップトランジスタと、前記プルダウントランジスタと、探索ラインと、マスクセルと、前記一致ラインバーと、第２の一致ライン出力と、キーセルとを少なくとも含む、Ｃ１に記載の方法。
[Ｃ６] ３値連想メモリ（ＴＣＡＭ）であって、
現在のＴＣＡＭステージにおいて前のＴＣＡＭステージから一致ライン出力を受信するためのプルアップ手段と、
前記現在のＴＣＡＭステージにおいて前記前のＴＣＡＭステージから前記一致ライン出力を受信するためのプルダウン手段と、
前記前のＴＣＡＭステージからの前記一致ライン出力が不一致を示すとき、前記プルアップ手段を介して、前記現在のＴＣＡＭステージにおいて一致ラインバーを低値に設定するための手段と、
前記前のＴＣＡＭステージからの前記一致ライン出力が一致を示すとき、前記プルダウン手段を介して、前記現在のＴＣＡＭステージにおいて前記一致ラインバーを高値に設定するための手段とを備える、ＴＣＡＭ。
[Ｃ７] 前記前のＴＣＡＭステージからの前記一致ライン出力が前記一致を示すとき、セルのデータと探索値を比較するための手段をさらに備える、Ｃ６に記載のＴＣＡＭ。
[Ｃ８] 後続のＴＣＡＭステージに、前記比較することの結果を出力するための手段をさらに備える、Ｃ７に記載のＴＣＡＭ。
[Ｃ９] 前記セルは、スタティックランダムアクセスメモリ手段である、Ｃ７に記載のＴＣＡＭ。
[Ｃ１０] 各ＴＣＡＭステージは、前記プルアップ手段と、前記プルダウン手段と、探索手段と、マスクメモリ手段と、前記一致ラインバーと、一致出力手段と、キーメモリ手段とを少なくとも含む、Ｃ６に記載のＴＣＡＭ。
[Ｃ１１] ３値連想メモリ（ＴＣＡＭ）であって、
現在のＴＣＡＭステージにおいて前のＴＣＡＭステージから第１の一致ライン出力を受信するように構成されたプルアップトランジスタスタックと、ここにおいて、前記プルアップトランジスタスタックは、前記第１の一致ライン出力が不一致を示すとき、前記現在のＴＣＡＭステージにおいて一致ラインバーを低値に設定する、
前記現在のＴＣＡＭステージにおいて前記第１の一致ライン出力を受信するように構成されたプルダウントランジスタと
を備え、前記プルダウントランジスタは、前記第１の一致ライン出力が一致を示すとき、前記現在のＴＣＡＭステージにおいて前記一致ラインバーを高値に設定する、ＴＣＡＭ。
[Ｃ１２] 前記第１の一致ライン出力が前記一致を示すとき、キーセルのデータと探索値を比較するように構成された前記キーセルと、
前記第１の一致ライン出力が前記一致を示すとき、マスクセルのデータと探索バー値を比較するように構成された前記マスクセルとをさらに備える、Ｃ１１に記載のＴＣＡＭ。
[Ｃ１３] 後続のＴＣＡＭステージと前記現在のＴＣＡＭステージを前記比較することの結果を出力するように構成された第２の一致ライン出力をさらに備える、Ｃ１２に記載のＴＣＡＭ。
[Ｃ１４] 前記キーセルと前記マスクセルとは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルである、Ｃ１２に記載のＴＣＡＭ。
[Ｃ１５] 各ＴＣＡＭステージは、前記プルアップトランジスタスタックと、前記プルダウントランジスタと、探索ラインと、マスクセルと、前記一致ラインバーと、第２の一致ライン出力と、キーセルとを少なくとも含む、Ｃ１１に記載のＴＣＡＭ。

Claims (11)

1. ３値連想メモリ（ＴＣＡＭ）のための動作方法であって、前記ＴＣＡＭは、複数の直接的に相互接続された等しいＴＣＡＭステージを備え、
   現在のＴＣＡＭステージの、直列接続された２つのプルアップトランジスタのゲートそれぞれにおいて前のＴＣＡＭステージの一致ラインバー出力がインバートされた一致ライン出力を受信することと、
   前記現在のＴＣＡＭステージの、プルダウントランジスタのゲートにおいて前記前のＴＣＡＭステージの前記一致ラインバー出力が前記インバートされた一致ライン出力を受信することと、
   前記前のＴＣＡＭステージの前記一致ラインバー出力が前記インバートされた一致ライン出力が不一致を示すとき、前記直列接続された２つのプルアップトランジスタを介して、前記現在のＴＣＡＭステージにおいて一致ラインを高値に設定することと、
   前記前のＴＣＡＭステージの前記一致ラインバー出力が前記インバートされた一致ライン出力が一致を示すとき、前記プルダウントランジスタを介して、前記現在のＴＣＡＭステージにおいて前記一致ラインを低値に設定することと、
   探索値とキー値との間の不一致、または相補探索値とマスク値との間の不一致に応答して、前記一致ラインにおける前記高値をプルダウンしないことと、前記探索値と前記キー値との間の一致、または前記相補探索値と前記マスク値との間の一致に応答して、前記一致ラインにおける前記高値をプルダウンすること、あるいは前記探索値と前記キー値との間の不一致、または前記相補探索値と前記マスク値との間の不一致に応答して、一致ラインバー出力における前記高値をプルダウンすることと、前記探索値と前記キー値との間の一致、または前記相補探索値と前記マスク値との間の一致に応答して、前記一致ラインバー出力における前記高値をプルダウンしないことと、
   前記現在のＴＣＡＭステージのインバートされた一致ライン出力を生成するために前記一致ラインバー出力における前記高値または低値をインバートすることと
   を備える、方法。
2. 前記前のＴＣＡＭステージからの前記インバートされた一致ライン出力が前記一致を示すとき、前記現在のＴＣＡＭステージの前記キー値と前記探索値を比較することをさらに備える、請求項１に記載の方法。
3. 後続のＴＣＡＭステージに前記現在のＴＣＡＭステージの前記インバートされた一致ライン出力を適用することをさらに備える、請求項２に記載の方法。
4. 前記高値をプルダウンすることは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルによって実行される、請求項２に記載の方法。
5. 各ＴＣＡＭステージは、少なくとも、対応する直列接続された２つのプルアップトランジスタと、対応するプルダウントランジスタと、対応する一致ラインとを含む、請求項１に記載の方法。
6. ３値連想メモリ（ＴＣＡＭ）であって、
   複数の直接的に相互接続された等しいＴＣＡＭステージを備え、ここにおいて、前記ＴＣＡＭステージの各々は、
   現在のＴＣＡＭステージにおいて前のＴＣＡＭステージの一致ラインバー出力がインバートされた一致ライン出力をそれのゲートにおいて各々受信するための直列接続された２つのプルアップ手段と、
   前記現在のＴＣＡＭステージにおいて前記前のＴＣＡＭステージの前記一致ラインバー出力が前記インバートされた一致ライン出力をそれのゲートにおいて受信するためのプルダウン手段と、
   前記前のＴＣＡＭステージの前記一致ラインバー出力が前記インバートされた一致ライン出力が不一致を示すとき、前記直列接続された２つのプルアップ手段を介して、前記現在のＴＣＡＭステージにおいて一致ラインを高値に設定するための手段と、
   前記前のＴＣＡＭステージの前記一致ラインバー出力が前記インバートされた一致ライン出力が一致を示すとき、前記プルダウン手段を介して、前記現在のＴＣＡＭステージにおいて前記一致ラインを低値に設定するための手段と、
   探索値とキー値との間の不一致、または相補探索値とマスク値との間の不一致に応答して、前記一致ラインにおける前記高値をプルダウンしないためのメモリ手段と、前記探索値と前記キー値との間の一致、または前記相補探索値と前記マスク値との間の一致に応答して、前記一致ラインにおける前記高値をプルダウンするメモリ手段と、あるいは前記探索値と前記キー値との間の不一致、または前記相補探索値と前記マスク値との間の不一致に応答して、一致ラインバー出力における前記高値をプルダウンするメモリ手段と、前記探索値と前記キー値との間の一致、または前記相補探索値と前記マスク値との間の一致に応答して、前記一致ラインバー出力における前記高値をプルダウンしないメモリ手段と、
   前記現在のＴＣＡＭステージのインバートされた一致ライン出力を生成するために前記一致ラインバー出力における前記高値または低値をインバートするための手段と
   を備える、ＴＣＡＭ。
7. 各ＴＣＡＭステージは、前記前のＴＣＡＭステージからの前記インバートされた一致ライン出力が前記一致を示すとき、前記探索値を前記キー値と比較するための手段をさらに備える、請求項６に記載のＴＣＡＭ。
8. 各ＴＣＡＭステージは、後続のＴＣＡＭステージに、前記現在のＴＣＡＭステージの前記インバートされた一致ライン出力を適用するための手段をさらに備える、請求項７に記載のＴＣＡＭ。
9. 前記メモリ手段は、スタティックランダムアクセスメモリ手段を備える、請求項７に記載のＴＣＡＭ。
10. 前記直列接続されたプルアップ手段は、直列接続されたプルアップトランジスタとして具現化され、
    前記プルダウン手段は、プルダウントランジスタとして具現化され、
    前記メモリ手段は、ＴＣＡＭセルとして具現化され、
    前記インバートするための手段は、インバータとして具現化される、
    請求項６に記載の３値連想メモリ（ＴＣＡＭ）。
11. 各ＴＣＡＭセルは、
    前記前のＴＣＡＭステージからの前記インバートされた一致ライン出力が前記一致を示すとき、前記探索値を前記キー値と比較するように構成されたキーセルと、
    前記前のＴＣＡＭステージからの前記インバートされた一致ライン出力が前記一致を示すとき、前記相補探索値を前記マスク値と比較するように構成されたマスクセルと
    を備える、請求項１０に記載のＴＣＡＭ。

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