JP6062578B2 - ３値連想メモリ（ｔｃａｍ）のための静的ｎａｎｄセル - Google Patents

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Description

[0001]本開示は、一般に、３値連想メモリ（ＴＣＡＭ）に関する。より詳細には、本開示は、ＴＣＡＭのための静的ＮＡＮＤアーキテクチャに関する。
[0002]ＴＣＡＭは、一般に、インターネットプロトコル（ＩＰ）アドレス転送のためにルータおよびイーサネット（登録商標）スイッチ中で使用される。記憶要素は、一般に、動的ＮＯＲ／ＮＡＮＤタイプセルを使用するように設計される。
[0003]連想メモリ（ＣＡＭ）は、読取り動作、書込み動作、および比較動作をサポートする。ＣＡＭ中のエントリとしての同じ幅の（たとえば、ビット／ワード）の比較バスは、クロックエッジにおける入力である。比較バスのデータは、ＣＡＭ中のあらゆるエントリと同時に比較される。すなわち、比較は平行して行われ、したがって、バスは、１つのクロックサイクル中にＣＡＭ中のあらゆるエントリと比較され得る。エントリ中のあらゆるビットが比較バス中の対応するビットに一致するとき、エントリは一致となる。代替的に、エントリ中のいずれかのビットが比較バス中の対応するビットに一致しないとき、エントリは不一致となる。ＣＡＭ中のエントリのビットは０または１である。
[0004]ＴＣＡＭは、セルに記憶され得るマスク値を伴ったＣＡＭと同様のものである。マスク値は、ローカルマスクと呼ばれることがある。マスク値は比較ビットと比較されず、したがって、比較結果は常に一致になる。
[0005]図１に、従来のＴＣＡＭ１００のアーキテクチャを示す。図１に示すように、「１１０１」などの探索ワードは、ＴＣＡＭ１００のレジスタ１５０への入力である。探索ワードは、ＴＣＡＭセル１１０に記憶された値と比較される。ＴＣＡＭは、一般に、ステージごとに１６個のＴＣＡＭセルを有する。探索は、ＴＣＡＭセル１１０にわたって同時に行われる。ＴＣＡＭセル１１０のコンテンツは、高ビット（１）、低ビット（０）、またはマスク値（Ｘ）であり得る。探索の前に、ＴＣＡＭセルの各セット１２０〜１２６の一致ライン１３０〜１３６が高に設定される。一致ライン１３０〜１３６は、優先度エンコーダ１４０への入力である。ＴＣＡＭ１００は、探索ワードラインに一致するＴＣＡＭセルのセットのアドレスを出力する（ＭＬｏｕｔ）。探索が並列探索であるので、探索は、１クロックサイクルで完了し得る。マスク値は０または１であり得、依然として、本開示では、マスク値がＸと呼ばれることがあることに留意されたい。
[0006]一例として、図１に示すように、ＴＣＡＭセルの第１のセット１２０は、「１Ｘ０１」に設定され、ＴＣＡＭセルの第２のセット１２２は、「１０Ｘ１」に設定され、ＴＣＡＭセルの第３のセット１２４は、「１１ＸＸ」に設定され、ＴＣＡＭセルの第４のセット１２６は、「１Ｘ１Ｘ」に設定される。探索ビットとＴＣＡＭセルのコンテンツを比較するときに、ＴＣＡＭセルのコンテンツがマスク値Ｘであるとき、比較は一致をもたらすことになる。したがって、図１に示す例によれば、ＴＣＡＭセルの第１のセット１２０とＴＣＡＭセルの第３のセット１２４とは、レジスタ１５０中の探索ワードに一致する。したがって、ＴＣＡＭセルの第１のセット１２０およびＴＣＡＭセルの第３のセット１２４の一致ライン１３０および１３４は一致を示し、優先度エンコーダ１４０は、ＴＣＡＭセルの第１のセット１２０およびＴＣＡＭセルの第３のセット１２４のアドレスを出力する。
[0007]従来のＴＣＡＭアーキテクチャは、動的回路であり、高い動的消費電力を有する。場合によっては、ＴＣＡＭは、動的ＮＡＮＤアーキテクチャを有し得る。他の場合には、ＴＣＡＭは、動的ＮＯＲアーキテクチャを有し得る。
[0008]動的ＮＯＲ ＴＣＡＭアーキテクチャでは、一致ラインは、高にプリチャージされ、不一致を示すために低を評価する。比較の大部分は不一致をもたらし、したがって、動的ＮＯＲは、不一致を示すための高から低への切替えの結果として電力消費量が増加する。さらに、プリチャージ信号が各クロックサイクル中で各一致ラインによって使用されるので、動的ＮＯＲは、複雑なタイミング制御を有する。
[0009]図２に、従来の動的ＮＯＲ ＴＣＡＭ２００を示す。図２に示すように、動的ＮＯＲ ＴＣＡＭ２００は、キーセルＫｅｙ0〜Ｋｅｙn-1とマスクセルＭａｓｋ0〜Ｍａｓｋn-1とを含む。一般に、図２のＮＯＲ ＴＣＡＭ２００などのＮＯＲ ＴＣＡＭは、１６個のキーセルとマスクセルとを有し得る。データは、探索ライン（ＳＬ0〜ＳＬn-1およびＳＬ0＃〜ＳＬn-1＃）を介して入力される。データは、キーセルＫｅｙ0〜Ｋｅｙn-1とマスクセルＭａｓｋ0〜Ｍａｓｋn-1とに記憶された値と比較される。一致ラインＭＬNORは、プルアップトランジスタ２０２からのプリチャージラインＰＲＥ＃を介して高にプリチャージされる。探索ライン（ＳＬ0〜ＳＬn-1およびＳＬ0＃〜ＳＬn-1＃）のうちの１つを介して入力されたデータと、セルＫｅｙ0〜Ｋｅｙn-1、Ｍａｓｋ0〜Ｍａｓｋn-1のうちの１つに記憶されたデータとの間に不一致があるとき、一致ラインＭＬNORは低を評価することになる。セルＫｅｙ0〜Ｋｅｙn-1、Ｍａｓｋ0〜Ｍａｓｋn-1のすべての値が入力データに一致すると、一致ラインは高にとどまる。
[0010]キーセルＫｅｙ0〜Ｋｅｙn-1の構造は、拡大されたキーセル２２０に示されており、マスクセルＭａｓｋ0〜Ｍａｓｋn-1の構造は、拡大されたマスクセル２２２に示されている。拡大されたキーセル２２０に示すように、キーセルＫｅｙ0〜Ｋｅｙn-1は、ＳＲＡＭセルを介して実装される。比較動作中に、キーバーＫ＃は、探索ラインＳＬとの論理積がとられる。キーセルＫｅｙ0〜Ｋｅｙn-1は、ビットラインＢＬＫと、ビットラインバーＢＬＫ＃と、ワードラインＷＬＫとを含む。
[0011]拡大されたマスクセル２２２に示すように、マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、ＳＲＡＭセルを介して実装される。比較動作中に、マスクバーＭ＃は、探索ラインバーＳＬ＃との論理積がとられる。マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、ビットラインＢＬＭと、ビットラインバーＢＬＭ＃と、ワードラインＷＬＭとを含む。
[0012]表１は、動的ＮＡＮＤ ＴＣＡＭのための真理値表を示す。表１に、マスクセル（Ｍ）、キーセル（Ｋ）、および探索ライン（ＳＬおよびＳＬ＃）の値に基づいた一致ラインの値を示す。状態が、記憶要素（キーセルおよびマスクセル）の状態を指すことに留意されたい。キービットが０の値を有するとき、状態は０であり、キービットが１の値を有するとき、状態は１であり、マスクビットとキービットとの両方が１であるとき、状態はＸである。Ｘの状態は、一致も不一致もない、むしろ、探索ラインの値とマスクセルおよびキーセルの値との間の比較がないマスク状態を指す。したがって、一致ラインは、常に一致を示す。
Figure 0006062578
[0013]表１に示すように、キービットと探索ラインとが異なる値を有するとき、一致ラインは、０（低）になり、不一致を示すことになる。同様に、マスクビットと探索ラインバーの両方が異なる値を有するとき、一致ラインは、０になり、不一致を示すことになる。すなわち、キービットが０であり（たとえば、キービットバー（Ｋ＃）が１であり）、探索ラインが１であるとき、またはマスクビットが０であり（たとえば、マスクビットバー（Ｍ＃）が１であり）、探索ラインバーが１であるとき、プルダウントランジスタは、一致ラインを低に引き下げるためにアクティブ化されることになる。さらに、キービットと探索ラインとが同じ値を有するとき、一致ラインは、１（高）になり、一致を示すことになる。同様に、マスクビットと探索ラインバーの両方が同じ値を有するとき、一致ラインは、１になり、一致を示すことになる。さらに、マスクビットとキービットの両方が１であるとき、状態はＸである。すなわち、一致ラインは、探索ラインの値にかかわらず、高にとどまり、一致を示すことになる。
[0014]上記で説明したように、動的ＮＯＲ ＴＣＡＭでは、一致ラインと探索ラインとは、あらゆるサイクルの始めに高にプリチャージされ、一致ラインは、不一致を示すために低を評価する。ＴＣＡＭでのセルの比較の大部分は不一致をもたらす。したがって、不一致を示すときの高から低への切替えの結果として、動的ＮＯＲ ＴＣＡＭの電力消費量は増加する。場合によっては、一致ラインは、電力消費量を低減するために、低にプリディスチャージされ得る。依然として、その結果、一致ラインがプリディスチャージされたときでも、プリチャージ動作は、あらゆるサイクルの始めに一致ラインをチャージする。したがって、一致ラインのプリチャージは、電力消費量の増加さらには制御回路の増加につながる。
[0015]動的ＮＡＮＤ ＴＣＡＭアーキテクチャでは、一致ラインは、高にプリチャージされ、一致を示すために低を評価する。すなわち、プリチャージ信号は、一致ラインを高に設定するために、あらゆるサイクル中に各マッチラインのために使用される。マスクセルまたはキーセルの状況に応じて、一致ラインは、低に引き下げられるか、または高にとどまり得る。各中間一致ラインは、マスクセルとキーセルとに関連付けられる。さらに、各キーセルは、ＸＮＯＲ論理をさらに含む。動的ＮＡＮＤ ＴＣＡＭは、直列動作を使用する。したがって、前の中間一致ライン（ｎ−２）が一致を示すために低に引き下げられたとき、中間一致ライン（ｎ−１）はディスチャージし得る（たとえば、探索ラインの値と比較し得る）。すなわち、動作は、一致があるとき、１つの中間一致ライン（ｎ−２）から後続の中間一致ライン（ｎ−１）に継続し、不一致があるとき、中間一致ラインを進行するのを停止する。
[0016]一致ライン評価中の従来の動的ＮＡＮＤ ＴＣＡＭの電力消費量は、直列動作のために従来の動的ＮＯＲ ＴＣＡＭの電力消費量よりも小さくなり得る。依然として、従来の動的ＮＡＮＤ ＴＣＡＭは、電荷共有から生じる誤りのために望ましくないことがある。
[0017]図３に、従来の動的ＮＡＮＤ ＴＣＡＭ３００を示す。図３に示すように、動的ＮＡＮＤアーキテクチャ３００は、プルアップトランジスタ３１０からプリチャージラインＰＲＥ＃によってチャージされる一致ライン出力ＭＬNANDを含む。一致ライン出力ＭＬNANDは、一連の中間一致ラインＭＬ0〜ＭＬn-1に接続される。中間一致ラインＭＬ0〜ＭＬn-1の各々は、並列に接続されたトランジスタ（たとえば、トランスミッションゲート）を介してマスクセルＭａｓｋ0〜Ｍａｓｋn-1およびキーセルＫｅｙ0〜Ｋｅｙn-1に結合される。並列に接続されたトランジスタは、キーセルＫｅｙ0〜Ｋｅｙn-1に結合されたキーＮＭＯＳトランジスタ３０３と、マスクセルＭａｓｋ0〜Ｍａｓｋn-1に結合されたマスクＮＭＯＳトランジスタ３０４とを含む。
[0018]マスクセルＭａｓｋ0〜Ｍａｓｋn-1のコンテンツは、拡大されたマスクセル３３３に示されている。拡大されたマスクセル３３３に示すように、マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、マスク値Ｍと、マスク値バーＭ＃と、マスクワードラインＷＬＭと、マスクビットラインＢＬＭと、マスクビットラインバーＢＬＭ＃とを含むＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1のコンテンツは、拡大されたキーセル３３０に示されている。拡大されたキーセル３３０に示すように、キーセルＫｅｙ0〜Ｋｅｙn-1は、ＸＮＯＲ論理を用いるＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1は、探索ラインＳＬと、探索ラインバーＳＬ＃と、キービットラインＢＬＫと、キービットラインバーＢＬＫ＃と、キー値Ｋと、キーバー値Ｋ＃と、キー書込みラインＷＬＫと、出力ラインＸＮＯＲとをさらに含む。
Figure 0006062578
[0019]動的ＮＡＮＤ ＴＣＡＭアーキテクチャでは、ＭＬNANDは、高にプリチャージされ、一致を示すために低を評価する。マスクセルまたはキーセルの状況に応じて、ＭＬNANDは、低に引き下げられるか、または高にとどまり得る。各中間一致ライン（ＭＬ0〜ＭＬN-1）は、マスクセルとキーセルとに関連付けられる。動的ＮＡＮＤ ＴＣＡＭは、直列動作を使用し、したがって、前の中間一致ラインＭＬi-1が一致を示す場合、中間一致ラインＭＬiは、（キーセルとマスクセルとの値に応じて）低に引き下げられ得る。すなわち、一致があるとき、０（低中間一致ライン）は、１つの中間一致ラインＭＬiから後続の中間一致ラインＭＬi+1に伝搬する。さらに、不一致があるとき、０は、中間一致ラインを進行するのを停止する。したがって、現在の中間一致ラインＭＬiから後続の中間一致ラインＭＬi+1への０の伝搬はまた、前の一致ラインのすべてが一致を示したことを指定する。
[0020]中間一致ラインが直列に接続されるので、すべての中間一致ラインが評価されるまで、または不一致が決定されるまで、一致ライン出力ＭＬNANDの状態は知られない。したがって、表２に示すように、不一致がまだ決定されていないとき、一致ライン出力ＭＬNANDは０／１のいずれかになる。
[0021]現在の中間一致ラインＭＬiが一致を示すために低を評価するとき、動的ＮＡＮＤ ＴＣＡＭは、現在の中間一致ラインＭＬiから後続の中間一致ラインＭＬi+1にこの低値を伝搬する。現在の中間一致ラインＭＬiから後続の中間ＭＬi+1への伝搬は、表２にオンスイッチとして示されている。さらに、不一致がまだ決定されていないので、一致ライン出力ＭＬNANDは０／１のいずれかである。
[0022]現在の中間一致ラインＭＬiが不一致を示すために高にとどまるとき、動的ＮＡＮＤ ＴＣＡＭは、現在の中間一致ラインＭＬiから後続の中間ＭＬi+1に伝搬しない。したがって、表２は、現在の中間一致ラインＭＬiが不一致を示すとき、伝搬をオフとして示す。より詳細には、現在の中間一致ラインが不一致を示すとき、後続の中間一致ラインの動作は停止する。
[0023]表２において、ＸＮＯＲの値は、キーセルからの出力の値を表す。ＸＮＯＲが０であるとき、不一致が示される。ＭＬiなどの現在の中間一致ラインは、不一致のために高にとどまる。ＸＮＯＲが１であるとき、一致が示され、一致があるとき（現在の中間一致ラインの左側の中間一致ラインも低に引き下げられた場合）、ＭＬiなどの現在の中間一致ラインが低に引き下げられる。最後に、表２において、状態は、記憶要素（キーセルおよびマスクセル）の状態を指す。キーセルが０の値を有するとき、状態は０であり、キーセルが１の値を有するとき、状態は１であり、マスクセルが０であるとき、状態はＸである。すなわち、Ｘの状態の場合、マスクセルが０であるとき、マスクＮＭＯＳトランジスタ３０４は、ＸＮＯＲ値にかかわらず、有効化される。より詳細には、Ｘの状態は、一致も不一致もない、むしろ、探索ラインの値とキーセルの値との間の比較がないマスク状態を指す。
[0024]場合によっては、ディープＮＭＯＳスタックをもつ従来の動的ＮＡＮＤ ＴＣＡＭは、電荷共有により機能しないことがある。図４に、ディープＮＭＯＳスタックをもつ動的ＮＡＮＤの例を示す。プリチャージサイクル中に、すべての中間一致ライン接合キャパシタンスＣJ0〜ＣJ3が低にディスチャージされ得る。評価サイクル中に、ＭＬNANDは、高にプリチャージされ、動的ノードキャパシタンスＣMLが、中間一致ライン接合キャパシタンスＣJのうちの１つまたは複数に露出され、１つまたは複数の中間一致ライン接合キャパシタンスＣJと電荷を共有する。電荷共有の結果として、一致ライン出力ＭＬNANDの電圧レベルは、次のインバータのしきい値電圧を下回り、誤動作をトリガし得る。
[0025]ＴＣＡＭの速度は、ＮＭＯＳスタックの深度の増加とともに増加し得る。依然として、動的ＮＡＮＤの速度は、上述の電荷共有障害により制限される。したがって、動的ＮＯＲ ＴＣＡＭは、動的ＮＡＮＤ ＴＣＡＭの速度よりも速い速度で実行し得る。場合によっては、電荷共有から生じる障害を緩和するために、中間接合キャパシタンスＣJは、ＶDD−Ｖtの電圧レベルにプリチャージされ得、ここで、ＶDDが供給レベルであり、Ｖtがしきい値電圧である。依然として、中間接合キャパシタンスをプリチャージすることは、エリアの増加と追加のタイミング複雑さにより望ましくないことがある。他の場合には、電荷共有から生じる障害を緩和するために、探索ラインは、動的であり、ＮＭＯＳスタックを通してＶDD−Ｖtの電圧レベルを伝搬するためにあらゆるサイクルで高にプリチャージされ得る。それにもかかわらず、探索ラインをプリチャージすることは、それが動的電力ソリューションであり、遅延を増加するので望ましくないことがある。
[0026]本開示の一態様によれば、静的３値連想メモリ（ＴＣＡＭ）が提示される。静的ＴＣＡＭは、第１のプルダウントランジスタと第１のプルアップトランジスタとに結合されたキーセルを含む。静的ＴＣＡＭはまた、第２のプルダウントランジスタと第２のプルアップトランジスタとに結合されたマスクセルを含む。第１のプルダウントランジスタと第２のプルダウントランジスタとは、並列に接続され、第１のプルアップトランジスタと第２のプルアップトランジスタとは、直列に接続される。静的ＴＣＡＭは、第１のプルダウントランジスタと第２のプルダウントランジスタとに結合され、第１のプルアップトランジスタと第２のプルアップトランジスタとにさらに結合された一致ライン出力とをさらに含む。
[0027]本開示の別の態様によれば、静的ＴＣＡＭ内の方法が提示される。本方法は、第１のプルダウントランジスタと第１のプルアップトランジスタとにおいてキーセルの出力を受信することを含む。本方法はまた、第２のプルダウントランジスタと第２のプルアップトランジスタとにおいてマスクセルの出力を受信することを含む。第１のプルダウントランジスタと第２のプルダウントランジスタとは、並列に接続され、第１のプルアップトランジスタと第２のプルアップトランジスタとは、直列に接続される。本方法は、キーセルの出力とマスクセルの出力とに少なくとも部分的に基づいて一致ライン出力を設定することをさらに含む。
[0028]さらに別の態様によれば、静的ＴＣＡＭが提示される。静的ＴＣＡＭは、第１のプルダウントランジスタと第１のプルアップトランジスタとに結合された探索値を比較するための第１の手段を含む。静的ＴＣＡＭはまた、第２のプルダウントランジスタと第２のプルアップトランジスタとに結合された探索値を比較するための第２の手段を含む。第１のプルダウントランジスタと第２のプルダウントランジスタとは、並列に接続され、第１のプルアップトランジスタと第２のプルアップトランジスタとは、直列に接続される。静的ＴＣＡＭは、第１のプルダウントランジスタと第２のプルダウントランジスタとに結合され、第１のプルアップトランジスタと第２のプルアップトランジスタとにさらに結合された一致ライン出力とをさらに含む。
[0029]ここでは、以下の発明を実施するための形態がより良く理解され得るように、本開示の特徴および技術的利点についてやや広く概説した。以下で、本開示の追加の特徴および利点について説明する。本開示は、本開示の同じ目的を実行するための他の構造を変更または設計するための基礎として容易に利用され得ることを、当業者は了解されたい。また、そのような等価な構成は、添付の特許請求の範囲に記載の本開示の教示から逸脱しないことを、当業者は諒解されたい。さらなる目的および利点とともに、本開示の編成と動作の方法の両方に関して、本開示を特徴づけると考えられる新規の特徴は、添付の図に関連して以下の説明を検討するとより良く理解されよう。ただし、図の各々は、例示および説明のみの目的で与えたものであり、本開示の限界を定めるものではないことを明確に理解されたい。
[0030]本開示の特徴、性質、および利点は、図面とともに、以下に記載する詳細な説明を読めばより明らかになろう。
[0031]ＴＣＡＭメモリシステムを示す図。 [0032]従来技術の動的ＮＯＲアーキテクチャを示す図。 [0033]従来技術の動的ＮＡＮＤアーキテクチャを示す図。 従来技術の動的ＮＡＮＤアーキテクチャを示す図。 [0034]本開示の一態様による、静的ＮＡＮＤアーキテクチャを示す図。 [0035]本開示の一態様による、方法のブロック図。 [0036]本開示の構成が有利に採用され得る例示的なワイヤレス通信システムを示す図。 [0037]本開示の一態様による、半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図。
[0038]添付の図面に関して以下に記載する発明を実施するための形態は、様々な構成を説明するものであり、本明細書で説明する概念が実施され得る構成のみを表すものではない。発明を実施するための形態は、様々な概念の完全な理解を与えるための具体的な詳細を含む。ただし、これらの概念はこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。いくつかの例では、そのような概念を不明瞭にしないように、よく知られている構造および構成要素をブロック図の形式で示す。
[0039]本開示の態様は、一致ラインをプリチャージせず、タイミング制御回路の複雑さを低減する静的ＮＡＮＤ ＴＣＡＭを提供する。本開示によれば、一致ライン（ＭＬ）は各サイクルの前にプリチャージされないので、静的ＮＡＮＤ ＴＣＡＭは、一致ラインプリチャージのために複雑なタイミング制御回路を使用しない。一致ラインは、中間一致ラインＭＬ0〜ＭＬn-1と一致ライン出力ＭＬNANDとを含む。さらに、静的実装形態は、電荷共有問題の可能性を低減する。
[0040]図５に、本開示の一態様による、静的ＮＡＮＤ ＴＣＡＭ５００のアーキテクチャを示す。図５に示すように、一致ライン出力ＭＬNANDは、一連の中間一致ラインＭＬ0〜ＭＬn-1に接続される。中間一致ラインＭＬ0〜ＭＬn-1の各々は、マスクＮＭＯＳトランジスタ５０４などの第１のプルダウントランジスタを介してマスクセルＭａｓｋ0〜Ｍａｓｋn-1に結合され、キーＮＭＯＳトランジスタ５０２などの第２のプルダウントランジスタを介してキーセルＫｅｙ0〜Ｋｅｙn-1に結合される。プルダウントランジスタは、並列に接続される。マスクセルＭａｓｋ0〜Ｍａｓｋn-1のコンテンツは、拡大されたマスクセル５２２に示されている。拡大されたマスクセル５２２に示すように、マスクセルＭａｓｋ0〜Ｍａｓｋn-1は、マスクビットＭと、マスクビットバーＭ＃と、マスクワードラインＷＬＭと、マスクビットラインＢＬＭと、マスクビットラインバーＢＬＭ＃とを含むＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1のコンテンツは、拡大されたキービットセル５２０に示されている。拡大されたキービットセル５２０に示すように、キーセルＫｅｙ0〜Ｋｅｙn-1は、ＸＮＯＲ論理を用いるＳＲＡＭセルである。キーセルＫｅｙ0〜Ｋｅｙn-1は、探索ラインＳＬと、探索ラインバーＳＬ＃と、キービットラインＢＬＫと、キービットラインバーＢＬＫ＃と、キービットＫと、キービットバーＫ＃と、キー書込みラインＷＬＫと、出力ラインＸＮＯＲとをさらに含む。
[0041]さらに、キーセルＫｅｙ0〜Ｋｅｙn-1の各々は、第１のＰＭＯＳトランジスタ５１２に結合され、マスクセルＭａｓｋ0〜Ｍａｓｋn-1の各々は、第２のＰＭＯＳトランジスタ５１４に結合される。各第１のＰＭＯＳトランジスタ５１２は、ＸＮＯＲライン（ＸＮＯＲ0〜ＸＮＯＲn-1）を介してそれぞれのキーセルＫｅｙ0〜Ｋｅｙn-1に結合され、各第２のＰＭＯＳトランジスタ５１４は、マスクビットラインバー（Ｍ0＃〜Ｍn-1＃）を介してそれぞれのマスクセルＭａｓｋ0〜Ｍａｓｋn-1に結合される。第１のＰＭＯＳトランジスタ５１２と第２のＰＭＯＳトランジスタ５１４とはまた、一致ライン出力（ＭＬNAND）に結合される。第１のＰＭＯＳトランジスタ５１２と第２のＰＭＯＳトランジスタ５１４とは、直列に接続され、直列ＰＭＯＳトランジスタと呼ばれることがある。したがって、本開示の一態様によれば、各セルペア（たとえば、１つのマスクセルおよび１つのキーセル）は、並列ＮＭＯＳトランジスタ（たとえば、キーＮＭＯＳトランジスタ５０２およびマスクＮＭＯＳトランジスタ５０４）と直列ＰＭＯＳトランジスタ（たとえば、第１のＰＭＯＳトランジスタ５１２および第２のＰＭＯＳトランジスタ５１４）とに結合される。
[0042]第１のＰＭＯＳトランジスタ５１２と第２のＰＭＯＳトランジスタ５１４とが各セルペアに結合されるので、一致ラインは、各クロックサイクルの前にプリチャージされない。したがって、静的ＮＡＮＤ ＴＣＡＭ５００は、複雑なタイミング制御方式を使用せず、動的ＮＡＮＤ ＴＣＡＭ（図３）と比較して、より多くの電力を節約する。さらに、中間一致ラインはＶDD〜Ｖtの電圧レベルにプリチャージされず、それによって、探索ラインのためのエリアの減少と電力消費量の減少とをもたらす。
[0043]表３に、本開示の一態様による、静的ＮＡＮＤのための真理値表を示す。
Figure 0006062578
[0044]前に説明したように、現在の中間一致ラインの左側の中間一致ラインのすべてが一致を示すために低を評価するときにのみ、ＭＬiなどの現在の中間一致ラインが低に引き下げられるので、静的ＮＡＮＤ ＴＣＡＭは直列動作である。同様に、現在の中間一致ラインＭＬiが低を評価する場合にのみ、後続の中間一致ラインＭＬi+1は低に引き下げられ得る。すなわち、１つの中間一致ラインが不一致を示す場合、後続の一致ライン（その１つの中間一致ラインの右側の中間一致ライン）は低に引き下げられない。より詳細には、前の中間一致ラインのすべてが一致を示すために低を評価するときにのみ、ＭＬi+1などの後続の中間一致ラインが低に引き下げられ得る。
[0045]さらに、静的ＮＡＮＤ ＴＣＡＭでは、動的ＮＡＮＤ ＴＣＡＭとは対照的に、一致ライン出力ＭＬNANDが直列ＰＭＯＳトランジスタ（たとえば、第１のＰＭＯＳトランジスタ５１２および第２のＰＭＯＳトランジスタ５１４）に接続されるので、不一致があるとき、ＭＬNAND値は浮動小数点値でなく、むしろ、直列ＰＭＯＳトランジスタは、不一致を示すために一致ライン出力ＭＬNANDを高に引き上げる。さらに、中間一致ラインは、直列に接続され、すべての一致ラインが評価されるまで、または不一致が決定されるまで、一致ライン出力ＭＬNANDの状態は知られない。したがって、表３に示すように、出力がまだ知られていない場合、不一致がまだ決定されていないとき、一致ライン出力ＭＬNANDは０／１のいずれかになる。
[0046]さらに、表３に示すように、ＸＮＯＲが１であるか、またはマスクビット（Ｍ）が０であるかのいずれかのとき、現在の中間一致ラインＭＬiから後続の中間一致ラインＭＬi+1への伝搬（ＭＬi→ＭＬi+1への伝搬）はアクティブ化し得る（オン）。すなわち、ＸＮＯＲが１であるとき、キーＮＭＯＳトランジスタ５０２が、アクティブ化され、一致を示すために現在の中間一致ラインＭＬiを低に引き下げる。代替的に、マスクビット（Ｍ）が０であるとき、マスクセルのマスクビットバー（Ｍ＃）は、１になり、マスクＮＭＯＳトランジスタ５０４は、アクティブ化され、一致を示すために現在の中間一致ラインＭＬiを低に引き下げる。表３に示すように、マスクビットが０であるとき、状態、キービット、および探索ラインなどの他の値にかかわらず、現在の中間が一致を示すために低に引き下げることになるので、他の変数の状態はＸである。より詳細には、Ｘの状態は「無関心」状態であり、一致も不一致もない、むしろ、探索ラインの値とキーセルの値との間の比較がないマスク状態を指す。
[0047]さらに、ＸＮＯＲが０であり、マスクビット（Ｍ）が１であるとき、不一致が示される。表３には示されていないが、マスクビットが１であるとき、マスクビットバー（Ｍ＃）は０であり、その逆も同様である。すなわち、ＸＮＯＲが０であるとき、ＸＮＯＲライン（ＸＮＯＲ0〜ＸＮＯＲn-1）も０である。さらに、マスクビットバーが０である（たとえば、マスクビットが１である）とき、マスクビットバーライン（Ｍ0＃〜Ｍn-1＃）は０である。したがって、ＸＮＯＲラインとマスクビットバーラインの両方が０であるとき、第１のＰＭＯＳトランジスタ５１２と第２のＰＭＯＳトランジスタ５１４とが有効化され、一致ライン出力（ＭＬNAND）が高に設定される。前に説明したように、一致ラインが高であるとき、不一致が示される。
[0048]最後に、表３において、状態は、記憶要素（キーセルおよびマスクセル）の状態を指す。キーセルが０の値を有するとき、状態は０であり、キーセルが１の値を有するとき、状態は１であり、マスクセルが０であるとき、状態はＸである。すなわち、Ｘの状態の場合、マスクセルが０であるとき、マスクＮＭＯＳトランジスタ５０４は、ＸＮＯＲ値にかかわらず、有効化され、中間一致ラインを低に引き下げる。
[0049]図６に、ＴＣＡＭ内の方法６００のブロック図を示す。図６に示すように、ブロック６０２において、キーセル出力は、第１のプルダウントランジスタと第１のプルアップトランジスタとにおいて受信される。ブロック６０４において、マスクセル出力は、第２のプルダウントランジスタと第２のプルアップトランジスタとにおいて受信される。さらに、ブロック６０６において、マッチライン出力は、キーセルの出力および／またはマスクセルの出力に基づいて設定される。
[0050]図７に、有利には本開示の一実施形態が採用され得る例示的なワイヤレス通信システム７００を示す。説明のために、図７に、３つのリモートユニット７２０、７３０、および７５０と、２つの基地局７４０とを示す。ワイヤレス通信システムはより多くのリモートユニットおよび基地局を有し得ることを認識されよう。リモートユニット７２０、７３０、および７５０は、静的ＮＡＮＤ ＴＣＡＭ７２５Ａ、７２５Ｂ、および７２５Ｃを用いるマルチコアプロセッサを含む。図７に、基地局７４０およびリモートユニット７２０、７３０、および７５０からの順方向リンク信号７７０と、リモートユニット７２０、７３０、および７５０から基地局７４０への逆方向リンク信号７８０とを示す。
[0051]図７では、リモートユニット７２０は携帯電話として示され、リモートユニット７３０はポータブルコンピュータとして示され、リモートユニット７５０はワイヤレスローカルループシステム中の固定ロケーションリモートユニットとして示されている。たとえば、リモートユニットは、セルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、個人情報端末などのポータブルデータユニット、またはメーター読取り機器などの固定ロケーションデータユニットであり得る。図７は、本開示の教示による、静的ＮＡＮＤ ＴＣＡＭ７２５Ａ、７２５Ｂ、および７２５Ｃを用いるマルチコアプロセッサを採用し得るリモートユニットを示すが、本開示は、これらの例示的な図示されたユニットに限定されない。たとえば、本開示の態様による静的ＮＡＮＤ ＴＣＡＭを用いるマルチコアプロセッサは、任意のデバイスにおいて適切に採用され得る。
[0052]図８は、上記で開示した静的ＮＡＮＤ ＴＣＡＭを用いるマルチコアプロセッサなど、半導体構成要素の回路、レイアウト、および論理設計のために使用される設計ワークステーションを示すブロック図である。設計ワークステーション８００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅまたはＯｒＣＡＤなどの設計ソフトウェアを含んでいる、ハードディスク８０１を含む。設計ワークステーション８００はまた、回路８１０、または静的ＮＡＮＤ ＴＣＡＭなどの半導体構成要素８１２の設計を容易にするためのディスプレイ８０２を含む。回路設計８１０または半導体構成要素８１２を有形に記憶するための記憶媒体８０４が提供される。回路設計８１０または半導体構成要素８１２は、ＧＤＳＩＩまたはＧＥＲＢＥＲなど、ファイル形式で記憶媒体８０４に記憶され得る。記憶媒体８０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計ワークステーション８００は、記憶媒体８０４から入力を受け付けるか、または記憶媒体８０４に出力を書き込むためのドライブ装置８０３を含む。
[0053]記憶媒体８０４に記録されたデータは、論理回路構成、フォトリソグラフィマスクのためのパターンデータ、または電子ビームリソグラフィなどのシリアル書込みツールのためのマスクパターンデータを指定し得る。データは、論理シミュレーションに関連するタイミング図またはネット回路など、論理検証データをさらに含み得る。記憶媒体８０４にデータを与えることにより、半導体ウエハを設計するためのプロセスの数が減少するので、回路設計８１０または半導体構成要素８１２の設計が容易になる。
[0054]一構成では、ＴＣＡＭは、受信手段と設定手段とを含む。受信手段および設定手段は、記憶手段によって具陳される機能を実行するように構成されたキーセル、ビットセル、中間一致ライン、一致ライン出力、並列プルアップトランジスタ、および／または直列プルダウントランジスタであり得る。
[0055]特定の回路について説明したが、開示する実施形態を実施するために、開示する回路のすべてが必要とされるとは限らないことを、当業者は諒解されよう。さらに、本開示への集中を維持するために、いくつかのよく知られている回路については説明していない。
[0056]本明細書で説明する方法は、適用例に応じて様々な手段によって実装され得る。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェア、またはそれらの任意の組合せで実装され得る。ハードウェア実装の場合、処理ユニットは、１つまたは複数の特定用途向け集積回路（ＡＳＩＣ）、デジタル信号プロセッサ（ＤＳＰ）、デジタル信号処理デバイス（ＤＳＰＤ）、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、本明細書で説明した機能を実行するように設計された他の電子ユニット、またはそれらの組合せの中で実装され得る。
[0057]ファームウェアおよび／またはソフトウェア実装の場合、本方法は、本明細書で説明した機能を実行するモジュール（たとえば、プロシージャ、関数など）を用いて実装され得る。命令を有形に実施するいかなる機械またはコンピュータ可読媒体も、本明細書で説明した方法を実装する際に使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され、プロセッサによって実行され得る。実行ソフトウェアコードは、プロセッサによって実行されたときに、本明細書で提示した教示の異なる態様の様々な方法および機能を実装する動作環境を生成する。メモリは、プロセッサの内部またはプロセッサの外部に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのいずれかのタイプを指し、メモリの特定のタイプまたはメモリの数、あるいはメモリが記憶される媒体のタイプに限定されるべきではない。
[0058]本明細書で説明した方法および機能を定義するソフトウェアコードを記憶する機械またはコンピュータ可読媒体は、物理コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ（登録商標）、ＣＤ−ＲＯＭまたは他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気ストレージデバイス、あるいは命令またはデータ構造の形態の所望のプログラムコードを記憶するために使用され得、コンピュータによってアクセスされ得る、任意の他の媒体を備えることができる。本明細書で使用するディスク（disk）および／またはディスク（disc）は、コンパクトディスク（disc）（ＣＤ）、レーザディスク（登録商標）（disc）、光ディスク（disc）、デジタル多用途ディスク（disc）（ＤＶＤ）、フロッピー（登録商標）ディスク（disk）およびブルーレイ（登録商標）ディスク（disc）を含み、ディスク（disk）は、通常、データを磁気的に再生し、ディスク（disc）は、データをレーザで光学的に再生する。上記の組合せもコンピュータ可読媒体の範囲内に含めるべきである。
[0059]コンピュータ可読媒体上での記憶に加えて、命令および／またはデータは、通信装置中に含まれる伝送媒体上の信号として与えられ得る。たとえば、通信装置は、命令とデータとを示す信号を有するトランシーバを含み得る。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲で概説する機能を実装させるように構成される。
[0060]本教示およびそれらの利点について詳細に説明したが、添付の特許請求の範囲によって規定される本教示の技術から逸脱することなく様々な変更、置換および改変を本明細書で行うことができることを理解されたい。さらに、本出願の範囲は、本明細書で説明するプロセス、機械、製造、組成物、手段、方法およびステップの特定の態様に限定されるものではない。当業者なら本開示から容易に諒解するように、本明細書で説明する対応する態様と実質的に同じ機能を実行するか、または実質的に同じ結果を達成する、現存するかまたは後で開発される、プロセス、機械、製造、組成物、手段、方法、またはステップは本教示に従って利用され得る。したがって、添付の特許請求の範囲は、それらの範囲内にそのようなプロセス、機械、製造、組成物、手段、方法、またはステップを含むものとする。
以下に、本願出願の当初の特許請求の範囲に記載された発明を付記する。
［Ｃ１］
静的３値連想メモリ（ＴＣＡＭ）であって、
第１のプルダウントランジスタと第１のプルアップトランジスタとに結合されたキーセルと、
第２のプルダウントランジスタと第２のプルアップトランジスタとに結合されたマスクセルと、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとは、並列に接続され、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとは、直列に接続される、
前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとに結合され、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとにさらに結合された一致ライン出力と
を備える、ＴＣＡＭ。
［Ｃ２］
前記マスクセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルである、
［Ｃ１］に記載のＴＣＡＭ。
［Ｃ３］
前記キーセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとＸＮＯＲ論理とを含む、
［Ｃ１］に記載のＴＣＡＭ。
［Ｃ４］
前記第１のプルダウントランジスタと前記第１のプルアップトランジスタとに結合された前記ＸＮＯＲ論理の出力をさらに備える、
［Ｃ３］に記載のＴＣＡＭ。
［Ｃ５］
前記キーセルへの探索ライン入力をさらに備える、
［Ｃ１］に記載のＴＣＡＭ。
［Ｃ６］
前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとに結合された中間一致ラインをさらに備える、
［Ｃ１］に記載のＴＣＡＭ。
［Ｃ７］
静的３値連想メモリ（ＴＣＡＭ）内の方法であって、
第１のプルダウントランジスタと第１のプルアップトランジスタとにおいてキーセルの出力を受信することと、
第２のプルダウントランジスタと第２のプルアップトランジスタとにおいてマスクセルの出力を受信することと、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとは、並列に接続され、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとは、直列に接続される、
前記キーセルの前記出力と前記マスクセルの前記出力とに少なくとも部分的に基づいて一致ライン出力を設定することと
を備える方法。
［Ｃ８］
前記一致ライン出力を設定することは、
前記キーセルの前記出力が一致を示すとき、前記第１のプルダウントランジスタを介して、低値に前記一致ライン出力を設定することと、
前記マスクセルの前記出力が前記一致を示すとき、前記第２のプルダウントランジスタを介して、前記低値に前記一致ライン出力を設定することと、
前記マスクセルの前記出力と前記キーセルの前記出力とが不一致を示すとき、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとを介して、高値に前記一致ライン出力を設定することと
を備える、［Ｃ７］に記載の方法。
［Ｃ９］
前の探索値比較が一致であったことを中間一致ラインが示すとき、前記キーセルの値と前記マスクセルの値とを比較することをさらに備える、
［Ｃ７］に記載の方法。
［Ｃ１０］
前記マスクセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルである、
［Ｃ７］に記載の方法。
［Ｃ１１］
前記キーセルは、
スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとＸＮＯＲ論理とを含む、
［Ｃ７］に記載の方法。
［Ｃ１２］
静的３値連想メモリ（ＴＣＡＭ）であって、
第１のプルダウントランジスタと第１のプルアップトランジスタとに結合された探索値を比較するための第１の手段と、
第２のプルダウントランジスタと第２のプルアップトランジスタとに結合された前記探索値を比較するための第２の手段と、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとは、並列に接続され、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとは、直列に接続される、
前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとに結合され、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとにさらに結合された一致ライン出力と
を備える、ＴＣＡＭ。
［Ｃ１３］
前記第１の手段は、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルである、
［Ｃ１２］に記載のＴＣＡＭ。
［Ｃ１４］
前記第２の手段は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとＸＮＯＲ論理とを含む、
［Ｃ１２］に記載のＴＣＡＭ。
［Ｃ１５］
前記第１のプルダウントランジスタと前記第１のプルアップトランジスタとに結合された前記ＸＮＯＲ論理の出力をさらに備える、
［Ｃ１４］に記載のＴＣＡＭ。
［Ｃ１６］
前記第２の手段への探索ライン入力をさらに備える、
［Ｃ１２］に記載のＴＣＡＭ。
［Ｃ１７］
前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとに結合された中間一致ラインをさらに備える、
［Ｃ１２］に記載のＴＣＡＭ。

Claims (11)

  1. 静的３値連想メモリ（ＴＣＡＭ）を動作する方法であって、
    探索ビットとキービットとの比較に基づいて比較出力を生成するためにキーセルを動作することと、
    前記比較出力が前記探索ビットと前記キービットとの間の一致を示すことに応じて、導通するように第１のプルダウントランジスタを、および、導通しないように第１のプルアップトランジスタを動作し、前記比較出力が前記探索ビットと前記キービットとの間の不一致を示すことに応じて、導通しないように前記第１のプルダウントランジスタを、および、導通するように前記第１のプルアップトランジスタを動作することと、
    マスク出力を生成するためにマスクセルを動作することと、
    前記マスク出力がアサートされることに応じて、導通するように第２のプルダウントランジスタを、および、導通しないように第２のプルアップトランジスタを動作し、前記マスク出力がデアサートされることに応じて、導通しないように前記第２のプルダウントランジスタを、および、導通するように前記第２のプルアップトランジスタを動作することと
    を備え、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとは、一致ライン出力と第１の供給電圧端子との間で並列に接続され、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとは、第２の供給電圧端子と前記一致ライン出力との間で直列に接続される、
    方法。
  2. 前記一致ライン出力を設定することは、
    前記キーセルの前記比較出力が一致を示すとき、前記第１のプルダウントランジスタを介して前記一致ライン出力を低値に設定することと、
    前記マスクセルの前記マスク出力がアサートされるとき、前記第２のプルダウントランジスタを介して前記一致ライン出力を前記低値に設定することと、
    前記マスクセルの前記マスク出力がデアサートされ、かつ、前記キーセルの前記比較出力が不一致を示すとき、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとを介して前記一致ライン出力を高値に設定することと、
    を備える、請求項１に記載の方法。
  3. 前記キーセルの前記比較出力または前記マスクセルの前記マスク出力は、前の探索値比較が不一致であったことを中間一致ラインが示すとき、前記一致ライン出力に影響を及ぼさない、請求項１に記載の方法。
  4. 前記マスクセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルである、請求項１に記載の方法。
  5. 前記キーセルは、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとＸＮＯＲ論理とを含む、請求項１に記載の方法。
  6. 静的３値連想メモリ（ＴＣＡＭ）であって、
    探索ビットとキービットとの比較に基づいて比較出力を生成するための第１の手段、ここにおいて、前記比較出力が前記探索ビットと前記キービットとの間の一致を示すことに応じて、第１のプルダウントランジスタは導通し、第１のプルアップトランジスタは導通せず、前記比較出力が前記探索ビットと前記キービットとの間の不一致を示すことに応じて、前記第１のプルダウントランジスタは導通せず、前記第１のプルアップトランジスタは導通する、と、
    マスク出力を生成するための第２の手段と
    を備え、前記マスク出力がアサートされることに応じて、第２のプルダウントランジスタは導通し、第２のプルアップトランジスタは導通せず、前記マスク出力がデアサートされることに応じて、前記第２のプルダウントランジスタは導通せず、前記第２のプルアップトランジスタは導通し、前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとは、一致ライン出力と第１の供給電圧端子との間で並列に接続され、前記第１のプルアップトランジスタと前記第２のプルアップトランジスタとは、第２の供給電圧端子と前記一致ライン出力との間で直列に接続される、
    ＴＣＡＭ。
  7. 前記第２の手段は、スタティックランダムアクセスメモリ（ＳＲＡＭ）ビットセルである、請求項６に記載のＴＣＡＭ。
  8. 前記第１の手段は、スタティックランダムアクセスメモリ（ＳＲＡＭ）セルとＸＮＯＲ論理とを含み、前記ＸＮＯＲの出力は、前記比較出力を生成するように構成される、請求項６に記載のＴＣＡＭ。
  9. 前記ＸＮＯＲ論理の前記出力は、前記第１のプルダウントランジスタと前記第１のプルアップトランジスタとに結合される、請求項８に記載のＴＣＡＭ。
  10. 前記第１の手段によって前記探索ビットを受信するために探索ライン入力をさらに備える、請求項６に記載のＴＣＡＭ。
  11. 前記第１のプルダウントランジスタと前記第２のプルダウントランジスタとに結合された中間一致ラインをさらに備える、請求項６に記載のＴＣＡＭ。
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