CN110033804A - 半导体器件 - Google Patents

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Abstract

提供了可以执行高速搜索操作的半导体器件。半导体器件包括：多个搜索存储单元，以矩阵形式布置；多个搜索线对，分别设置为与存储单元列相对应，并且分别传输将与存储在搜索存储单元中的数据进行比较的多个搜索数据；多个搜索驱动器，分别布置为对应于搜索线对的一端侧，并且根据搜索数据驱动搜索线对；以及多个辅助电路，分别设置为对应于搜索线对的另一端侧，并且根据搜索数据辅助驱动对应的搜索线对。

Description

半导体器件
相关申请的交叉参考
2017年12月27日提交的日本专利申请第2017-251723号、包括说明书、附图和摘要的公开内容全部通过引证引入本文。
技术领域
本公开涉及具有存储单元的半导体器件。
背景技术
称为搜索存储器或CAM(内容可寻址存储器)的存储设备从存储在存储设备中的数据字中搜索与搜索字一致的数据字，并且当发现一致的数据字时，存储设备输出一致数据字的地址。
CAM包括BCAM(二元CAM)和TCAM(三元CAM)。BCAM的每个存储单元存储“0”或“1”的信息。另一方面，除了“0”和“1”之外，TCAM的每个存储单元还可以存储“不关心”的信息(在本示例中，符号“*”用于表示“不关心”)。符号“*”表示可以存储“0”和“1”中的任何一个。
TCAM设备被广泛用于诸如因特网的网络的路由器中的地址搜索和访问控制。为了应对容量的增加，TCAM设备通常具有多个阵列，并且同时对每个阵列执行搜索操作。
TCAM设备可以同时比较输入搜索数据(输入数据包)和TCAM单元数据，使得TCAM设备可以比在所有搜索使用中使用RAM(随机存取存储器)时更快地执行比较。
具体地，TCAM设备将存储在存储单元中的信息与用户想要搜索的数据进行比较，并且TCAM设备的匹配线(ML)指示信息是否与数据一致。
此外，还提供了用于输出与指示信息与数据一致的匹配线相对应的地址信息(命中索引)的配置(日本未审查专利申请公开第2013-101750号)。
发明内容
另一方面，近年来，搜索存储器的容量增加，并且传输输入搜索数据的搜索线的长度趋于变长。
因此，存在在靠近驱动搜索线的驱动器的存储单元与远离驱动器的存储单元之间发生传输数据的速度差异的可能性。
速度的差异影响高速搜索操作。
本公开是为了解决上述问题而提出的，并且提供了可以执行高速搜索操作的半导体器件。
从本说明书和附图的描述中，其他目标和新颖特征将变得明显。
根据一个方面的半导体器件包括：多个搜索存储单元，以矩阵形式布置；以及多个搜索线对，分别设置为对应于存储单元列，并且分别传输将与存储在搜索存储单元中的数据进行比较的多个搜索数据。该半导体器件还包括：多个搜索驱动器，分别布置在搜索线对的一端侧处，并且根据搜索数据驱动搜索线对；以及多个辅助电路，分别布置在搜索线对的另一端侧处，并且根据搜索数据辅助驱动对应的搜索线对。
根据实施例，本发明的半导体器件可以执行高速搜索操作。
附图说明
图1是用于解释基于第一实施例的通信装置1的配置的示图。
图2是示出TCAM单元的配置示例的电路图。
图3是示出图2中X单元和Y单元中的存储内容与表格格式的TCAM数据之间的对应关系的示图。
图4是用于解释基于第一实施例的包括在搜索存储器8中的片段(子块)12的配置的示图。
图5是用于解释基于第一实施例的搜索线驱动器组22和辅助电路组25的配置的示图。
图6是用于解释基于第一实施例的搜索线的电位状态的示图。
图7是用于解释基于第一实施例的修改示例的辅助电路50的配置的示图。
图8A、图8B和图8C是用于解释基于第二实施例的辅助电路的配置的示图。
图9A和图9B是用于解释根据第二实施例的布局配置的示图。
图10是用于解释基于第三实施例的搜索线驱动器30#和辅助电路100的配置的示图。
图11A和图11B是用于解释根据第三实施例的信号布线的布局配置的示图。
图12是用于解释基于第三实施例的辅助电路100的操作的时序图。
图13是用于解释基于第三实施例的修改示例的搜索线驱动器30#和辅助电路110的配置的示图。
图14A和图14B是用于解释根据第三实施例的修改示例的信号布线的布局配置的示图。
图15是用于解释基于第四实施例的搜索线驱动器30#和辅助电路120的配置的示图。
图16是用于解释基于第四实施例的辅助电路120的操作的时序图。
图17是用于解释基于第五实施例的搜索线驱动器30#和辅助电路130的配置的示图。
图18是用于解释基于第五实施例的辅助电路130的操作的时序图。
图19是用于解释基于第五实施例的修改示例的搜索线驱动器30#和辅助电路140的配置的示图。
图20A和图20B是用于解释根据第五实施例的修改示例的信号布线的布局配置的示图。
图21是用于解释根据另一实施例的半导体器件的结构的示图。
图22是用于解释基于另一实施例的辅助电源控制单元210和辅助电路220的操作的时序图。
图23是用于解释根据不同实施例的半导体器件的结构的示图。
图24是用于解释根据又一不同实施例的半导体器件的配置的示图。
图25是用于解释基于又一不同实施例的辅助电源控制单元310和辅助电路400的操作的时序图。
具体实施方式
将参照附图详细描述实施例。附图中的相同或对应部分用相同的附图标记表示，并且不再重复其描述。
(第一实施例)
<通信装置1的整体配置>
图1是用于解释基于第一实施例的通信装置1的配置的示图。
如图1所示，通信装置1是诸如交换机或路由器的通信装置。
通信装置1包括CPU(中央处理单元)2、传送控制电路4、通用存储器6和搜索存储器8。
CPU 2控制整个装置。
CPU 2与存储在通用存储器6中的程序协同实现各种功能。例如，通用存储器6可以由DRAM(动态随机存取存储器)组成，并且通过与CPU 2协作来构造操作系统(OS)。CPU 2与相邻的通信装置等交换信息，并维护和管理传送处理所需的信息。
传送控制电路4执行通信数据包传送处理。传送控制电路4设置有专用硬件，诸如专用于传送处理的ASIC(专用集成电路)或NPU(网络处理单元)。传送控制电路4访问搜索存储器8并获取传送处理所需的信息。
在本示例中，将在使用TCAM设备的情况下描述搜索存储器8。
[TCAM单元的配置]
图2是示出TCAM单元的配置示例的电路图。
参考图2，TCAM单元(也称为存储单元MC)包括两个SRAM单元(静态随机存取存储单元)11和14以及数据比较单元13。SRAM单元11也称为X单元，并且SRAM单元14也称为Y单元。X单元11在内部存储节点对ND1和ND1_n中存储相互互补的1位数据(当一个1位数据是“1”时，另一个1位数据是“0”)。Y单元14在内部存储节点对ND2和ND2_n中存储相互互补的1位数据。TCAM单元也被称为搜索存储单元。
TCAM单元与位线对BL和/BL、搜索线对SL和/SL、匹配线ML以及字线WLX和WLY耦合。位线对BL和/BL在图4中的TCAM单元阵列20的列方向(Y方向)上延伸，并且通过布置在列方向上的多个TCAM单元共享。搜索线对SL和/SL在TCAM单元阵列20的列方向(Y方向)上延伸，并且通过布置在列方向上的多个TCAM单元共享。
匹配线ML在TCAM单元阵列20的行方向(X方向)上延伸，并且通过布置在行方向上的多个TCAM单元共享。字线WLX和WLY在TCAM单元阵列20的行方向(X方向)上延伸，并且通过布置在行方向上的多个TCAM单元共享。
X单元11包括反相器INV1和INV2以及N沟道MOS(金属氧化物半导体)晶体管Q1和Q2。反相器INV1耦合在存储节点ND1和存储节点ND1_n之间，使得从存储节点ND1_n到存储节点ND1的方向是正向。反相器INV2与反相器INV1并联但方向相反。MOS晶体管Q1耦合在存储节点ND1和位线BL之间。MOS晶体管Q2耦合在存储节点ND1_n和位线/BL之间。MOS晶体管Q1和Q2的栅极与字线WLX耦合。
Y单元14包括反相器INV3和INV4以及MOS(金属氧化物半导体)晶体管Q3和Q4。反相器INV3耦合在存储节点ND2和存储节点ND2_n之间，使得从存储节点ND2_n到存储节点ND2的方向为正向。反相器INV4与反相器INV3并联但方向相反。MOS晶体管Q3耦合在存储节点ND2和位线BL之间。MOS晶体管Q4耦合在存储节点ND2_n和位线/BL之间。MOS晶体管Q3和Q4的栅极与字线WLY耦合。
数据比较单元13包括N沟道MOS晶体管Q6-Q9。MOS晶体管Q6和Q7串联耦合在节点ND3和接地节点GND之间，节点ND3是具有匹配线ML的耦合点。MOS晶体管Q8和Q9串联耦合在节点ND3和接地节点GND之间，并且与串联耦合的MOS晶体管Q6和Q7的整体并联。MOS晶体管Q6和Q8的栅极分别耦合至存储节点ND1和ND2。MOS晶体管Q7和Q9的栅极分别耦合至搜索线SL和/SL。
图3是示出图2中的X单元和Y单元中的存储内容与表格形式的TCAM数据之间的对应关系的示图。
参见图2和图3，TCAM单元可以通过使用2位SRAM单元来存储三进制值“0”、“1”或“*”(不关心)。具体地，假设当在X单元11的存储节点ND1中存储“1”并且在Y单元14的存储节点ND2中存储“0”时，TCAM单元中存储“0”。假设当在X单元11的存储节点ND1中存储“0”并且在Y单元14的存储节点ND2中存储“1”时，TCAM单元中存储“1”。假设当在X单元11的存储节点ND1中存储“0”并且在Y单元14的存储节点ND2中存储“0”时，TCAM单元中存储“*”(不关心)。当在X单元11的存储节点ND1中存储“1”并且在Y单元14的存储节点ND2中存储“1”时，不使用TCAM单元。
根据上述TCAM单元的配置，当搜索数据是“1”(即，搜索线SL是“1”且搜索线/SL是“0”)并且TCAM数据是“0”(存储节点ND1是“1”且存储节点ND2是“0”)时，MOS晶体管Q6和Q7处于导通状态，使得预充电匹配线ML的电位降低到地电位。当搜索数据是“0”(即，搜索线SL是“0”且搜索线/SL是“1”)并且TCAM数据是“1”(存储节点ND1是“0”且存储节点ND2是“1”)时，MOS晶体管Q8和Q9处于导通状态，使得匹配线ML的预充电电位降低到地电位。换句话说，当搜索数据和TCAM数据彼此不一致时，匹配线ML的电位降低到地电位。
另一方面，当输入的搜索数据是“1”并且TCAM数据是“1”或“*”时，或者当搜索数据是“0”并且TCAM数据是“0”或“*”时(即，当搜索数据和TCAM数据彼此一致时)，维持预充电匹配线ML的电位(电源电压VDD电平)。
如上所述，在TCAM中，只要耦合至对应于一个条目(行)的匹配线ML的所有TCAM单元的数据与输入的搜索数据不一致，则存储在匹配线ML中的电荷被放电。因此，存在以下问题：尽管搜索执行得很快，但是TCAM中的搜索会消耗大量的电流。
图4是用于解释基于第一实施例的包括在搜索存储器8中的片段(子块)12的配置的示图。
如图4所示，片段12包括TCAM单元阵列20(也简称为单元阵列)、写入驱动器组21、搜索线驱动器组22、匹配放大器单元23、控制逻辑电路24和辅助电路组25。
虽然在图4中未示出，但是片段12包括用于驱动字线WLX和WLY的字线驱动器(图4中未示出)以及接收控制信号、地址信号等的输入的输入/输出电路(图4中未示出)。
TCAM单元阵列20包括以矩阵形式(m行；k列)布置的TCAM单元。在本示例中，示出了单元阵列20中的行数(条目数)m为N且列数(位数)k为40的情况。单元阵列20具有至少一个冗余存储单元列。
对应于单元阵列20的每一列，提供k个(k＝40)位线对(从BL0和/BL0到BL(k-1)和/BL(k-1))和k个(k＝40)搜索线对(从SL0和/SL0到SL(k-1)和/SL(k-1))。
对应于单元阵列20的每一行，提供了m条(m＝N)匹配线(从ML0到ML(N-1))、m条X单元字线(从WLX0到WLX(N-1))(未在图4中示出)以及m条Y单元字线(从WLY0到WLY(N-1))(未在图4中示出)。
在写入时，写入驱动器组21通过位线对BL和/BL向每个TCAM单元提供写入数据。在搜索时，搜索线驱动器组22通过搜索线对SL和/SL向每个TCAM单元提供搜索数据。
控制逻辑电路24控制整个片段12的操作。例如，在搜索时，控制逻辑电路24通过接收搜索命令并将控制信号输出到搜索线驱动器组22和匹配放大器单元23来控制搜索线驱动器组22、匹配放大器单元23和预充电电路的操作。
辅助驱动搜索线的辅助电路组25设置在搜索线驱动器组22的相反侧。
匹配放大器单元23包括分别对应于单元阵列的行的多个匹配放大器MA。匹配放大器MA基于搜索时对应的匹配线ML的电位，检测对应的TCAM单元数据和输入搜索数据的对应部分是否彼此一致。在本实施例中，匹配放大器MA包括用于在搜索时对对应的匹配线ML进行预充电的预充电电路。
图5是用于解释基于第一实施例的搜索线驱动器组22和辅助电路组25的配置的示图。
参考图5，示出了为每个存储单元列提供的搜索线驱动器30和为每个存储单元列提供的辅助电路40。
将描述搜索线驱动器30。
搜索线驱动器30布置在搜索线SL和/SL的一端侧处。
搜索线驱动器30包括搜索线驱动单元31和32。
搜索线驱动单元31包括反相器和NAND电路。
NAND电路输出搜索数据SD和控制信号SLE的NAND逻辑运算结果。反相器输出NAND电路的输出的反相信号作为数据ST。
搜索线驱动单元32包括反相器和NAND电路。
NAND电路输出作为搜索数据SD的反相信号的搜索数据/SD与控制信号SLE的NAND逻辑运算结果。反相器输出NAND电路的输出的反相信号作为数据SB。
搜索线驱动单元31和32中的一个基于搜索数据SD和/SD以及控制信号SLE的输入将搜索线SL和/SL中的一个驱动为数据ST或SB(“H”电平)。
例如，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“H”电平和“L”电平时，数据ST变成“H”电平。
另一方面，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“L”电平和“H”电平时，数据SB变成“H”电平。
接下来，将描述辅助电路40。
辅助电路40设置在搜索线SL和/SL的另一端侧处。
根据反相器组IVG，控制信号SLE作为控制信号PUE输入辅助电路组25。
辅助电路40包括辅助单元41和45。
辅助单元41包括P沟道MOS晶体管42和NAND电路43。
NAND电路43将控制信号PUE和数据ST的NAND逻辑运算结果输出至P沟道MOS晶体管42的栅极。
P沟道MOS晶体管42设置在电源电压VDD和搜索线SL之间，并且P沟道MOS晶体管42的栅极接收来自NAND电路43的输入。
辅助单元45包括P沟道MOS晶体管46和NAND电路47。
NAND电路47将控制信号PUE和数据SB的NAND逻辑运算结果输出至P沟道MOS晶体管46的栅极。
P沟道MOS晶体管46设置在电源电压VDD和搜索线/SL之间，并且P沟道MOS晶体管46的栅极接收来自NAND电路46的输入。
辅助单元41和45中的一个基于数据ST和SB以及控制信号PUE的输入，在相同的逻辑电平处重新驱动搜索线SL和/SL中的一条。
例如，当控制信号PUE为“H”电平且数据ST和SB分别为“H”电平和“L”电平时，P沟道MOS晶体管42导通。从而，搜索线SL的另一端侧耦合至电源电压VDD。
另一方面，当控制信号PUE为“H”电平且数据ST和SB分别为“L”电平和“H”电平时，P沟道MOS晶体管46导通。从而，搜索线/SL的另一端侧耦合至电源电压VDD。
因此，辅助电路40通过驱动器从另一端侧重新驱动搜索线SL和/SL的另一端侧。
图6是用于解释基于第一实施例的搜索线的电位状态的示图。
如图6所示，关于搜索线的电位状态，由于端侧附近的搜索线靠近驱动器，所以端侧附近的搜索线的电位电位相对快速地上升到“H”电平。
另一方面，搜索线远端侧的电位需要时间才能上升到“H”电平。这会防止快速执行搜索操作。
在本示例中，在搜索线远端侧上设置驱动器，并且搜索线远端侧在相同的逻辑电平处被驱动，使得搜索线远端侧的电位可以快速提高到“H”电平。
由此，可以加速搜索操作。
(修改示例)
图7是用于解释基于第一实施例的修改示例的辅助电路50的配置的示图。
参考图7，图7中的辅助电路50与图5中描述的辅助电路40的不同之处在于简化了NAND电路43和47的电路配置。
具体地，辅助电路50包括P沟道MOS晶体管51-55和58以及N沟道MOS晶体管56、57和59。
P沟道MOS晶体管51的一端侧耦合至电源电压VDD，另一端侧耦合至搜索线SL，并且栅极耦合至节点N0。
P沟道MOS晶体管55的一端侧耦合至电源电压VDD，另一端侧耦合至节点N0，并且栅极耦合至搜索线SL。
N沟道MOS晶体管56的一端侧耦合至节点N0，另一端侧耦合至节点N2，并且栅极耦合至搜索线SL。
P沟道MOS晶体管53的一端侧耦合至节点N0，另一端侧耦合至电源电压VDD，并且栅极接收控制信号PUE的输入。
P沟道MOS晶体管54的一端侧耦合至电源电压VDD，另一端侧耦合至节点N1，并且栅极接收控制信号PUE的输入。
N沟道MOS晶体管59的一端侧耦合至节点N2，另一端侧耦合至接地电压GND，并且栅极接收控制信号PUE的输入。
N沟道MOS晶体管57的一端侧耦合至节点N2，另一端侧耦合至节点N1，并且栅极耦合至搜索线/SL。
P沟道MOS晶体管58的一端侧耦合至电源电压VDD，另一端侧耦合至节点N1，并且栅极耦合至搜索线/SL。
P沟道MOS晶体管52的一端侧耦合至电源电压VDD，另一端侧耦合至搜索线/SL，并且栅极耦合至节点N1。
辅助电路50基于数据ST和SB以及控制信号PUE的输入，在相同的逻辑电平处重新驱动搜索线SL和/SL中的一条。
例如，当控制信号PUE为“H”电平且数据ST和SB分别为“H”电平和“L”电平时，N沟道MOS晶体管56和59导通。因此，P沟道MOS晶体管51导通。从而，搜索线SL的另一端侧耦合至电源电压VDD。
另一方面，当控制信号PUE为“H”电平且数据ST和SB分别为“L”电平和“H”电平时，P沟道MOS晶体管57和59导通。因此，P沟道MOS晶体管52导通。从而，搜索线/SL的另一端侧耦合至电源电压VDD。
因此，辅助电路50通过来自另一端侧的驱动器重新驱动搜索线SL和/SL。
(第二实施例)
在上述第一实施例中，描述了通过使用控制信号PUE操作辅助电路的情况。
另一方面，不需要使用控制信号PUE。
图8A、图8B和图8C是用于解释基于第二实施例的辅助电路的配置的示图。
参考图8A，辅助电路60包括设置在搜索线SL和/SL的另一端侧的反相器61和62。
此外，设置信号布线ST1和SB1。
信号布线ST1将搜索线驱动单元31的NAND电路的输出信号传输至反相器61。
信号布线SB1将搜索线驱动单元32的NAND电路的输出信号传输至反相器62。
在该配置中，搜索线驱动单元31和32中的一个的NAND电路基于搜索数据SD和/SD以及控制信号SLE的输入输出“L”电平，并且将搜索线SL和/SL中的一条驱动为数据ST或SB(“H”电平)。
例如，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“H”电平和“L”电平时，从搜索线驱动单元31的NAND电路输出“L”电平，并且数据ST变成“H”电平。
另一方面，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“L”电平和“H”电平时，从搜索线驱动单元32的NAND电路输出“L”电平，并且数据SB成为“H”电平。
在该配置中，辅助电路60接收搜索线驱动单元31和32的NAND电路的“L”电平信号，并驱动反相器61和62。
例如，当搜索线驱动单元31的NAND电路输出“L”电平时，搜索线SL的另一端侧通过反相器61耦合至电源电压VDD。
另一方面，当搜索线驱动单元32的NAND电路输出“L”电平时，搜索线/SL的另一端侧通过反相器62耦合至电源电压VDD。
因此，辅助电路60通过来自另一端侧的驱动器重新驱动搜索线SL和/SL。
因此，可以通过简单的电路配置来实现辅助电路60。
参考图8B，辅助电路70包括P沟道MOS晶体管71和72。
此外，提供信号布线ST1和SB1。
P沟道MOS晶体管71设置在电源电压VDD和搜索线SL之间，并且P沟道MOS晶体管71的栅极耦合至信号布线ST1。
P沟道MOS晶体管72设置在电源电压VDD和搜索线/SL之间，并且P沟道MOS晶体管72的栅极耦合至信号布线SB1。
信号布线ST1将搜索线驱动单元31的NAND电路的输出信号传输至P沟道MOS晶体管71的栅极。
信号布线SB1将搜索线驱动单元32的NAND电路的输出信号传输至P沟道MOS晶体管72的栅极。
在该配置中，搜索线驱动单元31和32中的一个的NAND电路基于搜索数据SD和/SD以及控制信号SLE的输入输出“L”电平，并且将搜索线SL和/SL中的一个驱动为数据ST或SB(“H”电平)。
例如，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“H”电平和“L”电平时，从搜索线驱动单元31的NAND电路输出“L”电平，并且数据ST变成“H”电平。
另一方面，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“L”电平和“H”电平时，从搜索线驱动单元32的NAND电路输出“L”电平，并且数据SB变成“H”电平。
在该配置中，辅助电路70接收搜索线驱动单元31和32的NAND电路的“L”电平信号，并导通P沟道MOS晶体管71和72中的一个。
例如，当搜索线驱动单元31的NAND电路输出“L”电平时，P沟道MOS晶体管71导通。从而，搜索线SL的另一端侧与电源电压VDD耦合。
另一方面，当搜索线驱动单元32的NAND电路输出“L”电平时，P沟道MOS晶体管72导通。从而，搜索线/SL的另一端侧与电源电压VDD耦合。
因此，辅助电路70通过来自另一端侧的驱动器重新驱动搜索线SL和/SL。
因此，可以通过更简单的电路配置来实现辅助电路70。
参考图8C，辅助电路80包括P沟道MOS晶体管81和82。
此外，提供信号布线ST1和SB1。
与图8B相比，P沟道MOS晶体管被配置为更靠近搜索线驱动器。信号布线ST1和SB1被配置为分别耦合至搜索线SL和/SL。
P沟道MOS晶体管81设置在电源电压VDD和信号布线ST1之间，并且P沟道MOS晶体管81的栅极接收NAND电路的输出信号的输入。
P沟道MOS晶体管82设置在电源电压VDD和信号布线SB1之间，并且P沟道MOS晶体管82的栅极接收NAND电路的输出信号的输入。
在上述配置中，搜索线驱动单元31和32中的一个的NAND电路基于搜索数据SD和/SD以及控制信号SLE的输入来输出“L”电平，并且将搜索线SL和/SL中的一个驱动为数据ST或SB(“H”电平)。
例如，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“H”电平和“L”电平时，从搜索线驱动单元31的NAND电路输出“L”电平，并且数据ST变成“H”电平。
另一方面，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“L”电平和“H”电平时，从搜索线驱动单元32的NAND电路输出“L”电平，并且数据SB变成“H”电平。
在该配置中，辅助电路80接收搜索线驱动单元31和32的NAND电路的“L”电平信号，并且导通P沟道MOS晶体管81和82中的一个。
例如，当搜索线驱动单元31的NAND电路输出“L”电平时，P沟道MOS晶体管81导通。从而，搜索线SL的另一端侧与电源电压VDD耦合。
另一方面，当搜索线驱动单元32的NAND电路输出“L”电平时，P沟道MOS晶体管82导通。从而，搜索线/SL的另一端侧与电源电压VDD耦合。
因此，辅助电路80通过来自另一端侧的驱动器重新驱动搜索线SL和/SL。
因此，可以通过简单的电路配置来实现辅助电路80，并且还可以通过将辅助电路80的布局布置在搜索线驱动器附近以便于电路设计。
图9A和图9B是用于解释根据第二实施例的布局配置的示图。
如图9A所示，信号布线ST1和SB1与搜索线对平行布置。
如图9B所示，在最底层中形成晶体管，并且搜索线SL和/SL形成在晶体管之上。此外，在搜索线SL和/SL之上形成匹配线ML。此外，在匹配线ML之上形成信号布线ST1和SB1。
(第三实施例)
在上述第一和第二实施例中，描述了通过提供驱动另一端侧的辅助电路来加速搜索操作的方法。
另一方面，还可以通过将搜索线SL和/SL驱动高于正常电源电压的电压来加速搜索操作。
图10是用于解释基于第三实施例的搜索线驱动器30#和辅助电路100的配置的示图。
参考图10，在反相器的配置中，搜索线驱动器30#与搜索线驱动器30不同。
具体地，搜索线驱动器30#包括搜索线驱动单元31#和32#以及P沟道MOS晶体管33。
P沟道MOS晶体管33设置在电源电压VDD和电源节点Nd之间。栅极与信号布线SLODE耦合。
电源节点Nd与搜索线驱动单元31#和32#的反相器耦合。
辅助电路100包括OR电路OR、信号布线SLODE、子电源布线SLVDD、信号布线PUMP和驱动器DR。
OR电路OR与搜索线SL和/SL耦合，并将OR逻辑运算结果输出至信号布线SLODE。
子电源布线SLVDD与电源节点Nd耦合。
信号布线SLODE、子电源布线SLVDD和信号布线PUMP彼此并联布置。
在初始状态下，OR电路OR将信号布线SLODE输出为“L”电平。
因此，P沟道MOS晶体管33导通。因此，电源节点Nd与电源电压VDD耦合。
在上述配置中，搜索线驱动单元31#和32#中的一个的NAND电路基于搜索数据SD和/SD以及控制信号SLE的输入来输出“L”电平，并且将搜索线SL和/SL中的一个驱动为数据ST或SB(“H”电平)。
例如，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“H”电平和“L”电平时，从搜索线驱动单元31#的NAND电路输出“L”电平，并且数据ST变成“H”电平。
另一方面，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“L”电平和“H”电平时，从搜索线驱动单元32#的NAND电路输出“L”电平，并且数据SB变成“H”电平。
OR电路OR接收数据SB和ST，并将信号布线SLODE设置为“H”电平。
因此，P沟道MOS晶体管33截止。
因此，与电源节点Nd耦合的子电源布线成为高阻抗状态。
然后，驱动器DR根据传输至信号布线SLODE的信号驱动信号布线PUMP。
由此，信号布线PUMP被驱动为“H”电平，使得子电源布线SLVDD的电压电平根据信号布线PUMP和子电源布线SLVDD之间的布线间电容从电源电压VDD升高。
搜索线驱动单元31#和32#通过升高的电压驱动搜索线SL和/SL中的一条。
通过上述配置，搜索线SL和/SL通过从正常电源电压上升的电压驱动，从而可以加速搜索操作。
图11A和11B是用于解释根据第三实施例的信号布线的布局配置的示图。
如图11A所示，示出了信号布线SLODE和PUMP、子电源布线SLVDD、向其提供电源电压VDD的电源布线SVDD以及向其提供接地电压GND的接地布线SVSS。
这里，信号布线SLODE和PUMP、子电源布线SLVDD、向其提供电源电压VDD的电源布线SVDD以及向其提供接地电压GND的接地布线SVSS彼此并联布置。
如图11B所示，在最底层中形成晶体管，并且搜索线SL和/SL形成在晶体管之上。此外，在搜索线SL和/SL之上形成匹配线ML。此外，在匹配线ML之上形成信号布线SLODE和PUMP、子电源布线SLVDD、电源布线SVDD和接地布线SVSS。
图12是用于解释基于第三实施例的辅助电路100的操作的时序图。
参考图12，示出了在时刻T0处搜索线SL被设置为“H”电平的情况。然后，信号布线SLODE在时刻T1上升。从而，子电源布线SLVDD变为高阻抗状态。此外，信号布线PUMP通过驱动器DR驱动为“H”电平。因此，子电源布线SLVDD的电压电平根据布线间电容而升高。示出了在时刻T2处搜索线SL的电压电平进一步上升的情况。
从而，可以加速搜索操作。
(修改示例)
图13是用于解释基于第三实施例的修改示例的搜索线驱动器30#和辅助电路110的配置的示图。
参考图13，辅助电路110与图10中的辅助电路100的不同之处在于，辅助电路110增加了子电源布线SLVDD。其他配置与图10中所描述的相同，因此不再重复其详细描述。
图14A和图14B是用于解释根据第三实施例的修改示例的信号布线的布局配置的示图。
如图14A所示，示出了信号布线SLODE和PUMP，子电源布线SLVDD，向其提供电源电压VDD的电源布线SVDD以及向其提供接地电压GND的接地布线SVSS。
这里，信号布线SLODE和PUMP、两个子电源布线SLVDD、向其提供电源电压VDD的电源布线SVDD以及向其提供接地电压GND的接地布线SVSS彼此并联布置。
如图14B所示，在最底层中形成晶体管，并且搜索线SL和/SL形成在晶体管之上。此外，在搜索线SL和/SL之上形成匹配线ML。此外，在匹配线ML之上形成信号布线SLODE和PUMP、两个子电源布线SLVDD、电源布线SVDD和接地布线SVSS。
信号布线PUMP布置在两个子电源布线SLVDD之间。当信号布线PUMP通过驱动器DR驱动时，两个子电源布线SLVDD的电压升高。从而，可以进一步提高待提高的电压电平。
(第四实施例)
图15是用于解释基于第四实施例的搜索线驱动器30#和辅助电路120的配置的示图。
参考图15，辅助电路120与图10中的辅助电路100的不同之处在于：提供了OR电路48来代替OR电路OR，并且提供了P沟道MOS晶体管42和46以及NAND电路43和47。其他配置与图10中所描述的相同，因此不再重复其详细描述。
具体地，辅助电路120提供有升高的电压来代替电源电压VDD。
P沟道MOS晶体管42设置在子电源布线SLVDD和搜索线SL之间，并且栅极接收来自NAND电路43的输入。
P沟道MOS晶体管46设置在子电源布线SLVDD和搜索线/SL之间，并且栅极接收来自NAND电路47的输入。
NAND电路43将控制信号PUE和数据ST的NAND逻辑运算结果输出至P沟道MOS晶体管42的栅极。
NAND电路47将控制信号PUE和数据SB的NAND逻辑运算结果输出至P沟道MOS晶体管46的栅极。
OR电路48接收NAND电路43的输出信号的反相信号和NAND电路47的输出信号的反相信号的输入，并将OR逻辑运算结果输出至信号布线SLODE。
子电源布线SLVDD耦合至电源节点Nd，并且还耦合至P沟道MOS晶体管42和46之间的耦合节点。
图16是用于解释基于第四实施例的辅助电路120的操作的时序图。
参考图16，控制信号PUE在时刻T10被设置为“H”电平。从而，辅助电路120被激活。在时刻T11，数据ST和SB分别设置为“H”电平和“L”电平。因此，P沟道MOS晶体管42导通。从而，搜索线SL的另一端侧耦合至子电源布线SLVDD。
在时刻T12，信号布线SLODE上升。从而，子电源布线SLVDD变为高阻抗状态。此外，信号布线PUMP通过驱动器DR驱动为“H”电平。因此，子电源布线SLVDD的电压电平根据布线间电容而升高。示出了搜索线SL的电压电平在时刻T13进一步上升的情况。
在这种情况下，子电源布线SLVDD耦合至搜索线SL的一端侧和另一端侧。
从而，可以加速搜索操作。
还从搜索线SL的另一端侧施加升高的电压，使得远端侧可以快速提高到“H”电平。
(第五实施例)
图17是用于解释基于第五实施例的搜索线驱动器30#和辅助电路130的配置的示图。
参考图17，辅助电路130与图15中的辅助电路120的不同之处在于：提供P沟道MOS晶体管90和91来代替P沟道MOS晶体管42和46，并且删除NAND电路43和47、OR电路48和信号布线SLODE。
此外，还示出了通过驱动器DR根据控制信号SLDE驱动信号布线PUMP的情况。控制信号SLDE被输入至P沟道MOS晶体管33的栅极。子电源布线SLVDD耦合至电源节点Nd，并且还通过P沟道MOS晶体管90和91耦合至搜索线SL和/SL的另一端侧。
P沟道MOS晶体管90设置在子电源布线SLVDD和搜索线SL之间，并且P沟道MOS晶体管90的栅极在搜索线驱动单元31#中接收NAND电路的输出信号的输入。
P沟道MOS晶体管91设置在子电源布线SLVDD和搜索线/SL之间，并且P沟道MOS晶体管91的栅极在搜索线驱动单元32#中接收NAND电路的输出信号的输入。
在本示例中，示出了在信号布线PUMP的两侧设置子电源布线SLVDD的配置。然而，子电源布线SLVDD可以仅设置在信号布线PUMP一侧。
图18是用于解释基于第五实施例的辅助电路130的操作的时序图。
参考图18，在时刻T20，数据ST和SB分别设置为“H”电平和“L”电平。因此，搜索线SL被设置为“H”电平。此外，P沟道MOS晶体管90导通。因此，子电源布线SLVDD和搜索线SL彼此耦合。
在时刻T21，输入控制信号SLDE(“H”电平)。从而，子电源布线SLVDD变为高阻抗状态。此外，信号布线PUMP通过驱动器DR驱动为“H”电平。因此，子电源布线SLVDD的电压电平根据布线间电容而升高。示出了搜索线SL的电压电平在时刻T22进一步上升的情况。
在这种情况下，子电源布线SLVDD耦合至搜索线SL的一端侧和另一端侧。
从而，可以加速搜索操作。
还从搜索线SL的另一端侧施加升高的电压，使得远端侧可以快速提高到“H”电平。
(修改示例)
图19是用于解释基于第五实施例的修改示例的搜索线驱动器30#和辅助电路140的配置的示图。
参考图19，辅助电路140中的P沟道MOS晶体管的布置与图17中的辅助电路130中的P沟道MOS晶体管的布置不同。
具体地，在搜索线驱动器侧设置P沟道MOS晶体管90#和91#，并且进一步设置信号布线SS1和SS2。
搜索线SL和信号布线SS1在端部处耦合。
搜索线/SL和信号布线SS2在端部处耦合。
P沟道MOS晶体管90#设置在信号布线SS1和电源节点Nd之间，并且P沟道MOS晶体管90#的栅极接收搜索线驱动单元31#中的NAND电路的输出信号的输入。
P沟道MOS晶体管91#设置在信号布线SS2和电源节点Nd之间，并且P沟道MOS晶体管91#的栅极接收搜索线驱动单元32#中的NAND电路的输出信号的输入。
在本示例中，示出了在信号布线PUMP的两侧设置子电源布线SLVDD的配置。然而，子电源布线SLVDD可以仅设置在信号布线PUMP的一侧。
例如，当控制信号SLE为“H”电平且搜索数据SD和/SD分别为“H”电平和“L”电平时，数据ST变为“H”电平。
此外，P沟道MOS晶体管90#导通。
因此，信号布线SS1与电源节点Nd耦合。
接下来，输入控制信号SLDE(“H”电平)。从而，子电源布线SLVDD变为高阻抗状态。此外，信号布线PUMP通过驱动器DR驱动为“H”电平。因此，子电源布线SLVDD的电压电平根据布线间电容而升高。
在这种情况下，子电源布线SLVDD与电源节点Nd耦合。
从而，通过信号布线SS1，从搜索线SL的另一端侧也施加升高的电压，使得远端侧可快速提高到“H”电平。
图20A和图20B是用于解释根据第五实施例的修改示例的信号布线的布局配置的示图。
如图20A所示，示出了信号布线SS1、SS2和PUMP、子电源布线SLVDD、向其提供电源电压VDD的电源布线SVDD以及向其提供接地电压GND的接地布线SVSS。
这里，信号布线SS1、SS2和PUMP、两个子电源布线SLVDD、向其提供电源电压VDD的电源布线SVDD以及向其提供接地电压GND的接地布线SVSS彼此并联布置。
如图20B所示，在最底层中形成晶体管，并且搜索线SL和/SL形成在晶体管之上。此外，在搜索线SL和/SL之上形成匹配线ML。此外，在匹配线ML之上形成信号布线SS1、SS2和PUMP、两个子电源布线SLVDD、电源布线SVDD和接地布线SVSS。
信号布线PUMP设置在两个子电源布线SLVDD之间。当信号布线PUMP通过驱动器DR驱动时，两个子电源布线SLVDD的电压升高。从而，可以进一步提高待提高的电压电平。
(另一实施例)
在上述实施例中，描述了重新驱动搜索线的远端的方法。
另一方面，该方法也可以应用于搜索线之外的其他信号线。
图21是用于解释根据另一实施例的半导体器件的配置的示图。
参考图21，在本示例中，将描述位线驱动器200、辅助电源控制单元210和辅助电路220的配置。
将描述位线驱动器200。
位线驱动器200布置在位线BL和/BL的一端侧处。
位线驱动器200包括P沟道MOS晶体管201和204以及N沟道MOS晶体管202和203。
P沟道MOS晶体管201和N沟道MOS晶体管202设置在电源电压VDD和接地电压GND之间，并且这些晶体管的栅极接收写入数据WD的输入。
N沟道MOS晶体管203和P沟道MOS晶体管204设置在电源电压VDD和接地电压GND之间，并且这些晶体管的栅极接收写入数据/WD的输入。
N沟道MOS晶体管202和N沟道MOS晶体管203耦合至接地节点Np。
P沟道MOS晶体管201和N沟道MOS晶体管202之间的耦合节点通过传输门与位线BL耦合。
P沟道MOS晶体管204和N沟道MOS晶体管203之间的耦合节点通过传输门与位线/BL耦合。
例如，当写入数据WD和/WD分别被设置为“H”电平和“L”电平时，N沟道MOS晶体管202和P沟道MOS晶体管201导通。因此，位线BL通过传输门与接地节点Np耦合。位线/BL通过传输门与电源电压VDD耦合。
将描述辅助电源控制单元210。
辅助电源控制单元210包括反相器211、驱动器212、N沟道MOS晶体管213和216以及信号布线214、215和217。
信号布线214和215彼此平行布置。作为示例，信号布线214和215沿位线方向布置。然而，布置方向并不特别限于位线方向，而可以是另一方向。
N沟道MOS晶体管216设置在信号布线215和接地电压GND之间，并且N沟道MOS晶体管216的栅极通过反相器211接收控制信号NBLE的输入。
驱动器212通过反相器211接收控制信号NBLE的输入，并驱动信号布线214。在反相器211中，将控制信号NBLE反相并输出反相控制信号NBLE。
N沟道MOS晶体管213设置在信号布线215和接地电压GND之间，并且N沟道MOS晶体管213的栅极接收反相器211的输出信号的输入。
不是必须设置N沟道MOS晶体管213。
在初始状态，控制信号NBLE被设置为“L”电平。
因此，反相器211的输出信号被设置为“H”电平。因此，N沟道MOS晶体管213和216导通。因此，信号布线215与接地电压GND耦合。
辅助电路220包括反相器222和224以及N沟道MOS晶体管221、223和225。
反相器222与位线BL耦合。
反相器224与位线/BL耦合。
N沟道MOS晶体管221设置在位线BL和节点Nq之间，并且N沟道MOS晶体管221的栅极接收反相器222的输出信号的输入。
N沟道MOS晶体管225设置在位线/BL和节点Nq之间，并且N沟道MOS晶体管225的栅极接收反相器224的输出信号的输入。
N沟道MOS晶体管223设置在节点Nq和信号布线215之间，并且N沟道MOS晶体管223的栅极接收控制信号BLPDE的输入。
当位线BL为“H”电平且位线/BL为“L”电平时，N沟道MOS晶体管225导通。从而，节点Nq和位线/BL彼此耦合。
当位线BL为“L”电平且位线/BL为“H”电平时，N沟道MOS晶体管221导通。从而，节点Nq和位线BL彼此耦合。
然后，根据控制信号BLPDE的输入(“H”电平)，信号布线215和节点Nq彼此耦合。
图22是用于解释基于另一实施例的辅助电源控制单元210和辅助电路220的操作的时序图。
参考图22，将描述写入数据WD和/WD分别设置为“H”电平和“L”电平的情况。在时刻T30，N沟道MOS晶体管202导通。因此，示出了将位线BL的近端侧设置为“L”电平的情况，该电平是接地电压GND。在位线BL的远端侧，N沟道MOS晶体管221通过反相器222导通。
此外，控制信号BLPDE被设置为“H”电平。因此，N沟道MOS晶体管223导通。因此，节点Nq和信号布线215彼此耦合。因此，位线BL的远端侧也被设置为“L”电平，该电平为接地电压GND。
接下来，在时刻T30，控制信号NBLE被设置为“H”电平。
因此，反相器211输出“L”电平。因此，N沟道MOS晶体管213和216截止。因此，信号布线215变为高阻抗状态。
然后，驱动器212将作为反相器211的输出信号的“L”电平驱动到信号布线214。
因此，基于布线间电容，信号布线215的电压电平被设置为低于接地电压GND的电压电平。
换言之，位线BL的电压进一步从接地电压GND下降。从而，可以提高写入裕度。
以与搜索线SL和/SL相同的方式，可以设置与对应于每个存储单元列设置的多条位线BL和/BL的每个端侧相对应的位线驱动器，并且设置用于根据在另一端侧传输至位线BL和/BL的数据辅助对应位线BL和/BL的驱动的辅助电路。与搜索线SL和/SL中描述的方法相同的方法可应用于位线。
(修改示例1)
图23是用于解释根据不同实施例的半导体器件的配置的示图。
参照图23，根据不同实施例的半导体器件与图21所示的半导体器件的不同之处在于：存储单元MC被SRAM存储单元代替。其他配置与图21中描述的相同，因此不再重复其详细描述。
即，不仅可将上述方法应用于TCAM单元，而且可以应用于SRAM单元。
(修改示例2)
在上述不同实施例中，描述了通过降低位线的电压来提高写入裕度的方法。
另一方面，该方法不仅可以应用于位线BL和/BL，而且还可以相同方式应用于字线WL。
图24是用于解释根据又一不同实施例的半导体器件的配置的示图。
参考图24，当与图23所示的半导体器件的配置相比时，示出了围绕字线WL的配置来代替位线BL和/BL的配置。
在本示例中，图24是用于解释字线驱动器300、辅助电源控制单元310和辅助电路400的配置的示图。
将描述字线驱动器300。
字线驱动器300布置在字线WL的一端侧处。
字线驱动器300包括P沟道MOS晶体管301和N沟道MOS晶体管302。
P沟道MOS晶体管301和N沟道MOS晶体管302设置在信号布线313和接地电压GND之间。晶体管的栅极接收解码信号X的输入。P沟道MOS晶体管301和N沟道MOS晶体管302之间的耦合节点Nr与字线WL耦合。
当解码信号X为“L”电平时，字线驱动器300被激活。
P沟道MOS晶体管301导通。从而，信号布线313与耦合节点Nr耦合。
将描述辅助电源控制单元310。
辅助电源控制单元310包括驱动器312、P沟道MOS晶体管311和315以及信号布线313和314。
信号线313和314彼此平行布置。作为示例，信号布线214和215沿字线方向布置。然而，布置方向并不特别限于字线方向，而可以是另一个方向。
P沟道MOS晶体管311设置在信号布线313和电源电压VDD之间，并且P沟道MOS晶体管311的栅极接收控制信号WLODE的输入。
驱动器312接收控制信号WLODE的输入并驱动信号布线314。
P沟道MOS晶体管315设置在信号布线313和电源电压VDD之间，并且P沟道MOS晶体管315的栅极接收控制信号WLODE的输入。
不是必须设置P沟道MOS晶体管315。
在初始状态，控制信号WLODE被设置为“L”电平。
因此，P沟道MOS晶体管311和315导通。因此，信号布线313与电源电压VDD耦合。
辅助电路400包括反相器403和P沟道MOS晶体管401和402。
反相器403与字线WL耦合。
P沟道MOS晶体管401和402设置在信号布线313和字线WL之间。P沟道MOS晶体管401的栅极接收控制信号WLPUE的输入。
P沟道MOS晶体管402的栅极接收反相器403的输出信号的输入。
当字线WL为“H”电平时，P沟道MOS晶体管402导通。当控制信号WLPUE被设置为“L”电平时，P沟道MOS晶体管401导通。从而，信号布线313和字线WL的另一端侧耦合。
图25是用于解释基于又一不同实施例的辅助电源控制单元310和辅助电路400的操作的时序图。
将参考图25描述解码信号X被设置为“L”电平的情况。在时刻T40，P沟道MOS晶体管301导通。因此，字线WL的近端侧与信号布线313耦合，其中信号布线313与电源电压VDD耦合。
从而，示出了字线WL被设置为“H”电平(其为电源电压VDD)的情况。
然后，在字线WL的远端，P沟道MOS晶体管402通过反相器403导通。
此外，控制信号WLPUE被设置为“L”电平。因此，P沟道MOS晶体管401导通。因此，字线WL的远端侧(另一端侧)与信号布线313耦合。因此，字线WL的远端侧也被设置为“H”电平，其为电源电压VDD。
接下来，在时刻T41，控制信号WLODE被设置为“H”电平。
因此，P沟道MOS晶体管311和315截止。因此，信号布线313变为高阻抗状态。
然后，驱动器312根据控制信号WLODE将“H”电平驱动到信号布线314。
因此，基于布线间电容，信号布线313的电压电平被设置为高于电源电压VDD的电压电平。
换句话说，字线WL的电压被升高到高于电源电压VDD。从而，可以提高读取裕度。
以与搜索线SL和/SL相同的方式，可以设置与对应于每个存储单元行设置的多条字线的每一端侧相对应的字线驱动器，并且设置根据在另一端侧传输至字线WL的数据辅助对应字线WL的驱动的辅助电路。与搜索线SL和/SL中描述的方法相同的方法可以应用于字线。
虽然已经基于这些实施例具体描述了本公开，但是不用说，本公开不限于这些实施例，并且可以在不脱离本公开的范围的情况下进行各种修改。

Claims (19)

1.一种半导体器件，包括：
多个搜索存储单元；
搜索线对，用于传输搜索数据以与存储在所述搜索存储单元中的数据进行比较；
搜索驱动器，与所述搜索线对的一端侧耦合，用于根据所述搜索数据驱动所述搜索线对；以及
电路，与所述搜索线对的另一端侧耦合，并且用于辅助驱动所述搜索线对。
2.根据权利要求1所述的半导体器件，
其中所述搜索线对包括搜索线和互补搜索线，并且
其中所述搜索驱动器根据所述搜索数据驱动所述搜索线和所述互补搜索线中的一条。
3.根据权利要求2所述的半导体器件，
其中所述电路根据所述搜索数据驱动所述搜索线和所述互补搜索线中的一条。
4.根据权利要求2所述的半导体器件，
其中所述电路包括：
第一单元，与所述搜索线耦合，以及
第二单元，与所述互补搜索线耦合。
5.根据权利要求4所述的半导体器件，
其中所述第一单元和所述第二单元包括根据所述搜索数据进行操作的反相器。
6.根据权利要求2所述的半导体器件，
其中所述电路提高所述搜索线和所述互补搜索线中的一条的电压。
7.根据权利要求6所述的半导体器件，
其中所述电路包括：
第一信号布线，将被驱动的数据传输至所述搜索线和所述互补搜索线，以及
第二信号布线，与所述搜索线和所述互补搜索线中的一条的一端侧耦合，并且布置为与所述第一信号布线并联，所述第二信号布线通过信号布线之间的耦合电容，提高所述搜索线和所述互补搜索线中的一条的一端侧上的电压。
8.一种半导体器件，包括：
多个搜索存储单元，以矩阵形式布置；
多个搜索线对，分别设置为对应于存储单元列，并且分别传输将与存储在所述搜索存储单元中的数据进行比较的多个搜索数据；
多个搜索驱动器，分别布置为与所述搜索线对的一端侧相对应，并且根据所述搜索数据驱动所述搜索线对；以及
多个辅助电路，分别设置为与所述搜索线对的另一端侧相对应，并且根据所述搜索数据辅助驱动对应的搜索线对。
9.根据权利要求8所述的半导体器件，
其中每个搜索线对均包括搜索线和互补搜索线，
其中每个搜索驱动器均根据所述搜索数据驱动对应搜索线和对应互补搜索线中的一条，并且
其中每个辅助电路均根据所述对应搜索线和所述对应互补搜索线中的一条的驱动，来辅助驱动所述对应搜索线和所述对应互补搜索线中的一条。
10.根据权利要求9所述的半导体器件，
其中每个辅助电路均包括逻辑电路，所述逻辑电路根据所述搜索数据驱动所述对应搜索线和所述对应互补搜索线中的一条。
11.根据权利要求8所述的半导体器件，
其中每个搜索线对均包括搜索线和互补搜索线，
其中每个搜索驱动器均根据所述搜索数据驱动对应搜索线和对应互补搜索线中的一条，并且
其中每个辅助电路均包括：
第一辅助单元，根据所述对应搜索线的驱动来辅助驱动所述对应搜索线，以及
第二辅助单元，根据所述对应互补搜索线的驱动来辅助驱动所述对应互补搜索线。
12.根据权利要求11所述的半导体器件，
其中所述第一辅助单元和所述第二辅助单元由根据所述搜索数据进行操作的反相器组成。
13.根据权利要求11所述的半导体器件，
其中所述第一辅助单元的一侧与所述搜索线的另一端侧耦合，所述第一辅助单元的另一侧与电源电压耦合，并且所述第一辅助单元包括第一晶体管，所述第一晶体管的栅极接收所述搜索数据的输入，并且
其中所述第二辅助单元的一侧与所述互补搜索线的另一端侧耦合，所述第二辅助单元的另一侧与所述电源电压耦合，并且所述第二辅助单元包括第二晶体管，所述第二晶体管的栅极接收被反相的所述搜索数据的输入。
14.根据权利要求13所述的半导体器件，
其中所述第一晶体管和所述第二晶体管布置为接近所述搜索驱动器。
15.根据权利要求9所述的半导体器件，
其中每个辅助电路均提高所述对应搜索线和所述对应互补搜索线中的一条的电压。
16.根据权利要求15所述的半导体器件，
其中每个辅助电路均包括：
第一信号布线，将被驱动的数据传输至所述对应搜索线和所述对应互补搜索线，以及
第二信号布线，与所述对应搜索线和所述对应互补搜索线中的一条的一端侧耦合，并且布置为与所述第一信号布线并联，所述第二信号布线通过信号布线之间的耦合电容，提高所述对应搜索线和所述对应互补搜索线中的一条的一端侧上的电压。
17.根据权利要求15所述的半导体器件，
其中每个辅助电路均包括：
第一信号布线，将被驱动的数据传输至所述对应搜索线和所述对应互补搜索线，以及
多条第二信号布线，与所述对应搜索线和所述对应互补搜索线中的一条的一端侧耦合，并且布置为与所述第一信号布线并联，所述多条第二信号布线通过信号布线之间的耦合电容，提高所述对应搜索线和所述对应互补搜索线中的一条的一端侧上的电压。
18.根据权利要求15所述的半导体器件，
其中每个辅助电路均包括：
第一信号布线，将被驱动的数据传输至所述对应搜索线和所述对应互补搜索线，以及
第二信号布线，与所述对应搜索线和所述对应互补搜索线中的一条的一端侧和另一端侧耦合，并且布置为与所述第一信号布线并联，所述第二信号布线通过信号布线之间的耦合电容，提高所述对应搜索线和所述对应互补搜索线中的一条的一端侧和另一端侧上的电压。
19.根据权利要求15所述的半导体器件，
其中每个辅助电路均包括：
第一信号布线，传输定时信号，以及
第二信号布线，与所述对应搜索线和所述对应互补搜索线中的一条的一端侧和另一端侧耦合，并且布置为与所述第一信号布线并联，所述第二信号布线通过信号布线之间的耦合电容，提高所述对应搜索线和所述对应互补搜索线中的一条的一端侧和另一端侧上的电压。
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