JP2817215B2

JP2817215B2 - 不揮発性半導体記憶装置

Info

Publication number: JP2817215B2
Application number: JP16761389A
Authority: JP
Inventors: 昌司小山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-29
Filing date: 1989-06-29
Publication date: 1998-10-30
Anticipated expiration: 2013-10-30
Also published as: JPH0332067A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はメモリトランジスタに記憶されたデータを電
気的に消去して新たなデータを書込むことができる電気
的消去可能型PROM（以下、EEPROMという）等の不揮発性
半導体記憶装置に関する。

［従来の技術］従来から、電源を切っても書込まれたデータが消失し
ない不揮発性半導体記憶装置が種々研究開発されてい
る。そして、近年、その中でEEPROMの開発が急速に進
み、各種の製品が実用化されている。

EEPROMには種々の構造のものがあり、近時、メモリト
ランジスタを直列に接続して構成されたものが提案され
ている（R.Shirota他Technical digest of 1988 sympos
ium on VLSI technology 33乃至34頁）。

第６図（ａ）は従来の不揮発性半導体記憶装置（EEPR
OM）の一例を示す平面図、第６図（ｂ）は第６図（ａ）
のＫ−Ｋ線による断面図、第６図（ｃ）は第６図（ａ）
のＬ−Ｌ線による断面図、第６図（ｄ）は第６図（ａ）
のＭ−Ｍ線による断面図である。

半導体基板21はその表面に形成されたフィールド絶縁
膜22により複数の素子形成領域に分割されており、各フ
ィールド絶縁膜22に囲まれた領域の半導体基板21表面に
は、半導体基板21と反対導電型の不純物を拡散すること
により不純物拡散層23a及び23bが選択的に形成されてい
る。そして、基板21上には、メモリトランジスタの第１
のゲート絶縁膜24及び選択用トランジスタのゲート絶縁
膜26が形成されている。

この選択用トランジスタのゲート絶縁膜26上には選択
用トランジスタのゲート電極29が形成されている。一
方、メモリトランジスタの第１のゲート絶縁膜24上には
浮遊ゲート電極27が選択的に形成されており、この浮遊
ゲート電極27上には第２のゲート絶縁膜25を介して制御
ゲート電極28が形成されている。これらのゲート電極2
9、浮遊ゲート電極27及び制御ゲート電極28等は層間絶
縁膜30により被覆されている。

この層間絶縁膜30上には所定の配線パターンで金属配
線32が形成されており、この金属配線32は層間絶縁膜30
の所定領域に形成されたコンタクト孔31を介して基板表
面の拡散層23aと接続されている。

この第６図（ａ）乃至（ｄ）においては、上述の如く
構成された２個の選択用トランジスタの間に、上述の如
く構成された３個のメモリトランジスタが直列に接続さ
れて形成されている。

第７図は、上述した不揮発性半導体記憶装置の等価回
路図である。この第７図を使用して、メモリトランジス
タがＮチャネルの場合のEEPROMの動作について説明す
る。

符号Q_Si及びQ_Si+1は選択用トランジスタであり、符号
Q_M,Q_Mi+1及びQ_Mi+2はメモリトランジスタである。各メ
モリトランジスタQ_M,Q_Mi+1,Q_Mi+2の制御ゲート電極28は
ワード線X_i,X_i+1及びX_i+2に接続されている。また、選
択用トランジスタQ_Si及びQ_Si+1のゲート電極29は、夫々
第１の選択線Z_i及び第２の選択線Z_i+1に接続されてい
る。更に、選択用トランジスタQ_Si及びQ_Si+1並びにメモ
リトランジスタQ_M,Q_Mi+1及びQ_Mi+2はビット線Y_jとソー
ス線Ｓとの間に直列に接続されている。

この不揮発性半導体記憶装置のデータ消去、書込み及
び読み出しの各モードにおけるビット線、選択線及びワ
ード線の電位を下位第１表に示す。但し、表中、数値の
単位はいずれもボルト（Ｖ）である。

データを消去する場合は、ワード線X_i,X_i+1及びX_i+2
を正電位側とし、ビット線Y_j及びソース線Ｓを接地電位
側として高電圧（例えば13V）を印加する。そうする
と、各メモリトランジスタQ_M,Q_Mi+1及びQ_Mi+2の第１の
ゲート絶縁膜24中の電界が強くなり、Ｆ−Ｎ電子トンネ
ル現象が発生して、半導体基板21及び拡散層23a,23bか
ら、第１のゲート絶縁膜24を介して、浮遊ゲート電極27
に電子が注入される。その結果、全てのメモリトランジ
スタの浮遊ゲート電極27に電子が注入された状態にな
り、各メモリトランジスタQ_M,Q_Mi+1及びQ_Mi+2のしきい
値電圧が上昇する。

この状態が、データが消去された状態である。この消
去モードにおいては、メモリトランジスタの選択性はな
いため、全メモリに記憶されていたデータが同時に消去
される。

一方、メモリトランジスタQ_M,Q_Mi+1又はQ_Mi+2にデー
タを書込むときは、ビット線Y_jと、書込みをすべきメモ
リトランジスタQ_M,Q_Mi+1又はQ_Mi+2よりもビット線側に
接続されているメモリトランジスタのワード線X_i,X_i+1
又はX_i+2とを高電位（例えば20V）にすると共に、書込
むべきメモリトランジスタQ_M,Q_Mi+1又はQ_Mi+2に接続さ
れたワード線X_i,X_i+1又はX_i+2とソース線Ｓとを接地電
位にする。そうすると、第１のゲート絶縁膜24中の電界
が強くなり、Ｆ−Ｎ電子トンネル現象により、浮遊ゲー
ト電極27から電子が放出される。このとき、制御ゲート
電極28及びドレイン電極に高電圧が印加されたメモリト
ランジスタ以外のメモリトランジスタの第１のゲート絶
縁膜24の電界は小さくなり、Ｆ−Ｎ電子トンネル現象を
起こさないため、浮遊ゲート27から電子は放出されな
い。これにより、メモリトランジスタへの選択書込みが
達成される。書込みを行うべきメモリトランジスタが複
数の場合は、１個の選択用トランジスタQ_Siに接続され
ている複数個のメモリトランジスタに対して、上述の方
法により順次書込みを行う。

また、このデータ書込み時には、選択用トランジスタ
Q_Si+1に接続されている第２の選択線Z_i+1は0Vに保持す
る必要がある。これは、メモリトランジスタの制御ゲー
ト電極電位が0Vでも書込みメモリトランジスタを介して
流れるチャネル性電流があり、このチャネル性電流を遮
断するためである。

メモリトランジスタに記憶されたデータを読み出す場
合は、ビット線Y_j,第１の選択線Z_i及び第２の選択線Z
_i+1を5Vに固定し、読み出すべきメモリトランジスタに
接続されたワード線X_i,X_i+1又はX_i+2のみを接地電位に
接続する。そうすると、選択されたメモリトランジスタ
が消去状態の場合、しきい値電圧は正であるため、電流
は流れない。一方、選択されたメモリトランジスタが書
込み状態であればしきい値電圧は負であるため、電流が
流れる。この電流をセンスアンプ等で検出し、夫々の状
態を“1"又は“0"に対応した情報として取り扱うことが
できる。

このように、従来の不揮発性半導体記憶装置は電荷注
入領域、即ち各メモリトランジスタチャネル領域とドレ
イン領域との間の電気的接続が選択用トランジスタ及び
ビット線側のメモリトランジスタを介して行われてい
る。また、各浮遊ゲート電極が夫々のメモリトランジス
タのチャネル領域全面を覆っている。更に、素子分離の
ためにフィールド絶縁膜を使用している。更にまた、読
み出し時にも電荷注入領域に読み出し用高電圧が印加さ
れるという特徴を有している。

［発明が解決しようとする課題］しかしながら、上述の如く、従来の不揮発性半導体記
憶装置は、電荷注入領域への電荷の供給がビット線側の
メモリトランジスタを介して行われるため、１本の選択
線上のデータの書込みはシーケンシャルに行われる。こ
のため、書込みに要する時間が長くなり、特に大容量の
EEPROMにおいて、長大なプログラムを書込むためには、
極めて長い時間を要するという欠点がある。

また、書込み時に、ドレイン電圧は必ず選択用トラン
ジスタ及びビット線側のメモリトランジスタを介して供
給されるため、選択されたメモリトランジスタのドレイ
ン領域への供給電圧はこれらのトランジスタのバックゲ
ート電圧が印加された場合のしきい値電圧分だけ、ビッ
ト線供給電圧よりも降下した電圧となってしまう。この
ため、ビット線電圧としては、本来書込みに必要な電圧
よりも高い電圧が必要である。

更に、選択的にメモリトランジスタにデータを書込む
ときに、この選択メモリ以外のメモリトランジスタが全
て書込み済みであった場合、接地電位のソース線上に接
続されている第２の選択トランジスタがないと、選択ト
ランジスタのしきい値が負になると同時にチャネル電流
が流れてしまう。このため、高電圧がチャージポンプ回
路等の電流供給能力が少ない回路で供給されているとき
は、このチャネル性電流のために電源電圧の電位降下が
起こり、書込み不良が発生することがある。従って、従
来の不揮発性半導体記憶装置においては、チャネル性電
流を遮断するための第２の選択用トランジスタが必須で
あり、不揮発性半導体記憶装置の集積度の向上が困難で
ある。

更にまた、第８図に横軸に時間をとり、縦軸にしきい
値電圧をとって、書込み及び消去時のメモリトランジス
タのしきい値の変動を示すように、消去を行うと浮遊ゲ
ート電極に電子が注入されるため、メモリトランジスタ
のしきい値が時間と共に上昇する。このため、過剰に消
去を行うと、メモリトランジスタのしきい値が著しく上
昇する。そして、例えば、読み出し時に、選択された列
内にしきい値電圧が5V程度まで上昇したメモリトランジ
スタが存在している場合、しきい値が制御電圧と略々同
電位であるため、ビット線電流はこのメモリトランジス
タにより制限されてしまう。このため、選択メモリにデ
ータが書込まれていても、十分な読み出し電流が得られ
ないことがある。特に、メモリトランジスタのしきい値
が5V以上となっている場合は読み出し不良が発生する。

更にまた、メモリトランジスタの第１のゲート絶縁膜
は良好な書込み及び消去特性を得るためにその厚さを10
0Å以下にすることが一般的であるが、このため、読み
出し中であってもドレイン側の電界強度が強いため、ホ
ットエレクトロン現象が発生しやすい。このため、第８
図に示すように、読み出し中にホットエレクトロンが浮
遊ゲート電極に注入されて、誤消去が発生しやすい。

更にまた、素子分離領域に厚い酸化膜によるフィール
ド絶縁膜が形成されている。通常、このフィールド絶縁
膜はLOCOS（Local oxidation of silicon）技術を使用
して形成される。このため、バーズビークが形成される
という難点があり、またナローチャネル効果のため実効
チャネル領域が減少してしまうという欠点もある。

本発明はかかる問題点に鑑みてなされたものであっ
て、書込みに要する時間が短く、書込み時の供給電源が
低く、高集積化が可能であり、安定した読み出し及び消
去が可能である不揮発性半導体記憶装置を提供すること
を目的とする。

［課題を解決するための手段］本発明に係る不揮発性半導体記憶装置は、半導体基板
表面の所定領域に形成された拡散層と、この基板上に形
成された絶縁膜と、この絶縁膜上に所定のパターンで形
成された電荷注入電極と、この電荷注入電極上に形成さ
れた電極間絶縁膜と、前記基板上の前記絶縁膜上に選択
的に形成されその一端部が前記電極間絶縁膜上に配置さ
れた浮遊ゲート電極と、この浮遊ゲート電極上に形成さ
れたゲート絶縁膜と、このゲート絶縁膜上から前記基板
上の前記絶縁膜上に延出して形成された制御ゲート電極
と、を有することを特徴とする。

［作用］本発明においては、半導体基板上に絶縁膜を介して電
荷注入電極が形成されており、浮遊ゲート電極の一端部
は電極間絶縁膜を介してこの電荷注入電極上に配置され
ている。そして、この浮遊ゲート電極上に形成されたゲ
ート絶縁膜上から基板上に形成された絶縁膜上に延出し
た領域に制御ゲート電極が形成されている。

本発明に係る不揮発性半導体記憶装置は、データを消
去するときは各メモリトランジスタの浮遊ゲート電極へ
の電荷注入はこの電荷注入電極から行われる。消去時間
を過剰にして消去を行った場合、メモリトランジスタの
しきい値は制御ゲート電極直下のチャネルしきい値で決
定されるためこのチャネルしきい値以上には高くならな
い。これにより、メモリトランジスタのしきい値は所定
の値となり、読み出し時の読み出し不良を回避できる。

また、データ書込み時には各浮遊ゲート電極から電荷
注入電極に向かって直接電子が放出される。従って、他
のメモリトランジスタのしきい値の影響を回避できるた
め、低い電圧でデータの書込みを行うことができる。更
に、この電荷注入電極に流れる電流は微弱なトンネル電
流のみであるので、過電流が流れることを回避するため
の第２の選択用トランジスタが不要である。更にまた、
複数個のメモリトランジスタに同時にデータを書込むこ
とも可能である。

更にまた、読み出し時においては、例えば電荷注入電
極を接地電位とすることにより、この電荷注入電極をシ
ールドプレート電極として作用させることができるた
め、高濃度のチャネルストッパー不純物が不要であり、
ナローチャネル効果を低減できる。

更にまた、メモリトランジスタのチャネル領域は読み
出し時に使用されるのみであるので、浮遊ゲート電極下
の絶縁膜を従来のように極端に薄くする必要がない。従
って、この浮遊ゲート電極下の絶縁膜を適正な厚さとす
ることにより、読み出し時の電界強度を低減して、ホッ
トエレクトロンによる誤消去の発生を抑制できる。

［実施例］次に、本発明の実施例について、添付の図面を参照し
て説明する。

第１図（ａ）は本発明の第１の実施例を示す平面図，
第１図（ｂ）は第１図（ａ）のＡ−Ａ線による断面図、
第１図（ｃ）は第１図（ａ）のＢ−Ｂ線による断面図、
第１図（ｄ）は第１図（ａ）のＣ−Ｃ線による断面図、
第１図（ｅ）は第１図（ａ）のＤ−Ｄ線による断面図、
第１図（ｆ）は第１図（ａ）のＥ−Ｅ線による断面図で
ある。

半導体基板１表面の所定領域に、基板１と反対導電型
の拡散層3a,3b及び3cが選択的に形成されている。基板
１上の所定領域には夫々第１のゲート絶縁膜4,選択用ト
ランジスタのゲート絶縁膜6,シールドプレート用絶縁膜
14及び第３のゲート絶縁膜17が形成されている。シール
ドプレート用絶縁膜14上には電荷注入電極13が帯状に形
成されており、この電荷注入電極13上にはＦ−Ｎトンネ
ル絶縁膜15及び電極間絶縁膜16が被着されている。そし
て、第１のゲート絶縁膜４上には浮遊ゲート電極７が選
択的に形成されているが、この浮遊ゲート電極７の一方
の端部はＦ−Ｎトンネル絶縁膜15を介して電荷注入電極
13上に配置されている。この浮遊ゲート電極７上には第
２のゲート絶縁膜５が被着されている。

浮遊ゲート電極７上には、電荷注入電極13と直交する
ようにして、複数本（図では３本）の帯状の制御ゲート
電極８が形成されている。そして、この制御ゲート電極
８と平行に、選択用トランジスタのゲート電極９が形成
されている。

そして、全面には層間絶縁膜10が被覆されている。こ
の層間絶縁膜10上には金属配線電極12が所定の配線パタ
ーンで形成されている。この金属配線電極12は層間絶縁
膜10に選択的に形成されたビット線コンタクト孔11を介
して拡散層3aに接続されている。

次に、Ｎチャネルメモリトランジスタの場合につい
て、本実施例に係る不揮発性半導体記憶装置の製造方法
を説明する。

先ず、Ｐ型半導体基板１の所定領域にヒ素（As）をイ
オン注入してソース接続用の拡散層3cを形成する。その
後、基板１の表面を酸化させてシールドプレート用絶縁
膜14を700Åの厚さに形成する。

次に、全面にリン（Ｐ）を導入した多結晶シリコン膜
を2000Åの厚さに被着して、複数本の相互に平行な帯状
のパターンを形成し、残膜を除去して、電荷注入電極13
を得る。

次に、例えば900℃に加熱して基板１の表面に300Å、
電荷注入電極13の表面に500Åの酸化膜を夫々形成す
る。この酸化膜は第１のゲート絶縁膜４及びＦ−Ｎトン
ネル絶縁膜15となる。

次に、全面に多結晶シリコン膜を2000Åの厚さに被着
形成し、この多結晶シリコン膜にリンを導入した後、所
定の形状にパターニングして浮遊ゲート電極７を形成す
る。

次に、基板１及び電荷注入電極13上の不要の残膜を除
去した後、例えば1150℃に加熱して基板表面に250Å、
電荷注入電極13及び浮遊ゲート電極７の表面に350Åの
酸化膜を夫々形成する。この基板１上の酸化膜は第３の
ゲート絶縁膜17及び選択トランジスタゲート絶縁膜６と
なり、浮遊ゲート電極７上の酸化膜は第２のゲート絶縁
膜５となり、電荷注入電極13上の酸化膜は電極間絶縁膜
16となる。

次に、全面に多結晶シリコン膜を4000Åの厚さに被着
形成し、この多結晶シリコン膜にリンを導入した後、所
定のパターンに成形して制御ゲート電極８及び選択用ト
ランジスタゲート電極９を形成する。

次に、基板１の表面にヒ素を選択的にイオン注入して
メモリトランジスタ及び選択用トランジスタのソース・
ドレイン領域となる拡散層3a及び3bを形成する。

次に、全面に、例えばBPSG（ホウ素とリンとを高濃度
で添加したシリコン酸化物）等により層間絶縁膜10を形
成した後、この層間絶縁膜10の表面から拡散層3aに到達
するコンタクト孔11を形成する。

次いで、このコンタクト孔11を埋め込むようにして、
層間絶縁膜10上に所定のパターンで金属配線12を形成す
る。これにより、本実施例に係る不揮発性半導体記憶装
置が完成する。

第２図は本実施例に係る不揮発性半導体記憶装置の等
価回路図である。但し、この不揮発性半導体記憶装置は
第１図（ａ）に示す２個のコンタクト孔11を通る垂直面
を対称面として同一のトランジスタ群が形成されて、相
互に電気的に接続されて構成されており、第２図にはそ
の２群の部分のみ示す。第１図（ａ）乃至（ｆ）におけ
る制御ゲート電極８は，第２図においてワード線Ｘ_i,j,
X_i,j＋１,X_i,j＋２,X_{ｉ＋1,j＋３},X_{ｉ＋1,j＋４},X
_{ｉ＋1,j＋５}で示される。同様に、金属配線12はビット
線Y_k,Y_k+1に、電荷注入電極13はプログラム線W_k,W
_k+1に、選択用トランジスタゲート電極９は列選択線Z_i,
Z_i+1により示される。また、選択用トランジスタは符号
Ｑ_Sk,i,Q_Sk＋1,i,Q_Sk,i＋１,Q_{Sk＋1,i＋１}で示されてお
り、メモリトランジスタは符号Ｑ_Mk,j,Q_Mk,j＋１,Q
_Mk,j＋２,Q_Mk,j＋３,Q_Mk,j＋４,Q_Mk,j＋５,Q_Mk＋1,j,Q
_{Mk＋1,j＋１},Q_{Mk＋1,j＋２},Q_{Mk＋1,j＋３},
Q_{Mk＋1,j＋４},Q_{Mk＋1,j＋５}で示されている。メモリト
ランジスタは１層ゲート電極トランジスタと、２層ゲー
トトランジスタとが並列接続されている。

本実施例の不揮発性半導体記憶装置の各動作モードに
おけるワード線、プログラム線、ビット線及び列選択線
の電位を下記第２表にまとめて示す。但し、表中、数値
の単位はボルト（Ｖ）である。

第３図（ａ）乃至（ｈ）は、各メモリトランジスタに
着目して、ワード線、プログラム線、ビット線及び列選
択線の電位とメモリトランジスタの動作を示す回路図で
ある。

ワード線（制御ゲート電極８）とプログラム線（電荷
注入電極13）との電位差が第３図（ａ）及び（ｂ）に示
すように20Vであるとき、即ちバイアス状態のときは、
Ｆ−Ｎトンネル絶縁膜15に電荷を注入するのに十分な電
界が発生し、Ｆ−Ｎトンネル現象が発生する。

このとき、第３図（ａ）に示すようにワード線側が高
電位にバイアスされている場合は、電荷注入電極13から
浮遊ゲート電極７に向かって電子が注入され、消去が行
われる。この場合、第２表に示すように電圧を印加する
ことにより同一のワード線に接続された複数個のメモリ
トランジスタのデータのみを消去することもできる。し
かし、全てのデータを消去する場合は、非選択メモリト
ランジスタに印加する電圧ストレスが少ない、一括モー
ドで行うことが好ましい。一方、第３図（ｂ）に示すよ
うにプログラム線側が高電位にバイアスされている場合
は、浮遊ゲート電極７から電荷注入電極13へ電子の放出
が行われ、書込みが行われる。

第３図（ｃ）乃至（ｆ）に示すように、ワード線又は
プログラム線のいずれか一方を中間電位、例えば10Vと
することにより、Ｆ−Ｎトンネル絶縁膜15中の電界が緩
和されて同一ワード線及び選択線の書込み禁止や同一プ
ログラム線の選択的書込み等が実現できる。

第３図（ｇ）に示すように、ワード線とプログラム線
との間に電位差がない場合は、メモリトランジスタのし
きい値は変動しない。そして、第３図（ｈ）に示すよう
に、ワード線に5Vの電圧が印加されたメモリトランジス
タの情報を読み出すことができる。このとき、電界注入
領域の膜厚及び膜質を適性に選択することにより、Ｆ−
Ｎトンネル絶縁膜15に発生する電界を電子トンネル現象
が発生する電界強度よりも小さくすることができる。こ
れにより、読み出し中のメモリトランジスタのしきい値
の変動を回避することができる。

上述の如く、本実施例に係る不揮発性半導体記憶装置
は、メモリトランジスタへの書込み及び消去はワード線
とプログラム線との間の電位差のみで制御される。この
とき、ビット線及び列選択線は書込み又は消去には影響
を与えない。しかし、プログラム線（電荷注入電極13）
に高電圧が印加された場合、寄生チャネルが形成されて
しまうため、ビット線は全て開放状態に保持されること
が好ましい。

第４図は横軸に時間をとり、縦軸にしきい値電圧をと
って、本実施例の不揮発性半導体装置を構成するメモリ
トランジスタのしきい値変動特性を示すグラフ図であ
る。この第４図から明らかなように、本実施例において
は過剰に消去を行っても、メモリトランジスタのしきい
値は制御ゲート電極直下のチャネルのしきい値で決定さ
れる値以上にはならない。このため、過剰の消去動作に
起因する読み出し不良を防止できる。但し、この場合、
長時間のストレスにより電子の微弱なトンネル現象が発
生してしきい値が変動するため、書き替え回数の設定に
は注意が必要である。

本実施例において、浮遊ゲート電極７に電荷が注入さ
れる場合は平面視で浮遊ゲート電極７が電荷注入電極13
とオーパーラップしている部分であり、この電荷注入領
域は各メモリトランジスタに個別的に設けられている。
そして、この電荷注入領域への電荷の供給は電気抵抗が
低い電荷注入電極13により行われる。このため、列方向
に配列したメモリトランジスタへの書込みは、データに
応じて、ワード線に電圧を印加することにより、一括に
書込むことができる。このため、プログラム書込みに要
する時間を従来に比して短縮することができる。

また、メモリトランジスタのチャネルは浮遊ゲート電
極７と制御電極８とにより夫々構成される。従って、等
価回路においては、制御ゲート電極８によりチャネル電
位が制御されるトランジスタと、浮遊ゲート電極７によ
りチャネル電位が制御されるトランジスタとが並列接続
されたものとなる。このため、書込み時には、浮遊ゲー
ト電極下のチャネルしきい値がメモリトランジスタのし
きい値を決定し、消去時には２つのチャネル領域のうち
の低い方のチャネル領域（通常は、制御ゲート電極８直
下のチャネル領域）がメモリトランジスタのしきい値を
決定する。従って、消去時に過大な消去を行っても、こ
のしきい値以上には大きくならないため、読み出し不良
を回避できる。

更に、読み出し時にはプログラム線を0Vに固定して、
電荷注入電極13をシールドプレートとして使用する。こ
れにより、各メモリトランジスタのチャネルは電荷注入
電極13により電気的に分離される。このため、電荷注入
電極13の電位が寄生チャネルのしきい値以下であれば、
隣接されたビット間を完全に分離することができる。

第５図（ａ）は本発明の第２の実施例を示す平面図、
第５図（ｂ）は第５図（ａ）のＦ−Ｆ線による断面図、
第５図（ｃ）は第５図（ａ）のＧ−Ｇ線による断面図、
第５図（ｄ）は第５図（ａ）のＨ−Ｈ線による断面図、
第５図（ｅ）は第５図（ａ）のＩ−Ｉ線による断面図、
第５図（ｆ）は第５図（ａ）のＪ−Ｊ線による断面図で
ある。

本実施例が第１の実施例と異なる点はソース配線を多
結晶シリコン等の半導体配線層で形成し基板上に配置し
たことにあり、その他の構造は基本的には第１の実施例
と同様であるので、第５図（ａ）乃至（ｆ）において第
１図（ａ）乃至（ｆ）と同一物には同一符号を付してそ
の詳しい説明は省略する。

第１の実施例においては各拡散層3b間に接続を拡散層
3cにより行っていたが、本実施例においては、基板１上
に形成した半導体配線層18により各拡散層3b間を接続し
ている。また、層間絶縁膜10上に形成された金属配線12
aと基板１表面の拡散層3aとの間にコンタクト孔19を埋
め込んで形成した半導体配線層18が設けられている。

本実施例においては、上述の如く、ソース配線が多結
晶シリコン等による低抵抗の半導体配線層18により行わ
れているため、ソース寄生抵抗を低減することができ
る。また、コンタクト孔19に埋め込まれる半導体配線層
18を自己整合的に形成することにより、ビット線コンタ
クト11と選択用トランジスタゲート電極９との間隔を小
さくすることができるという利点がある。

本実施例においても第１の実施例と同様の効果を得る
ことができる。

［発明の効果］以上説明したように、本発明に係る不揮発性半導体記
憶装置は、半導体基板上に絶縁膜を介して電荷注入電極
が形成されており、浮遊ゲート電極の一部が絶縁膜を介
してこの電荷注入電極上に配置されているから、電荷注
入領域への電荷の注入が電荷注入電極を介して行われる
ため、この電荷注入電極に接続されたメモリトランジス
タに対して同時に電荷を注入することができる。これに
より、最大で１列の複数のメモリトランジスタに同時に
書込みを行うとが可能であり、プログラム書込みに要す
る時間を従来に比して著しく短縮することができる。こ
の効果は、データラッチ機能を内蔵した書込み装置、特
に大量のデータを一旦バッファメモリに取込んだ後に書
込みを行うことができる機能を有する書込み装置を使用
する場合に特に有効であり、大容量の不揮発性半導体装
置に対して、迅速なプログラム書込みが可能である。

また、書込み時の電荷注入領域への電荷の供給は電荷
注入電極から各メモリトランジスタに対して直接行われ
る。このため、書込み電圧の降下が発生しないため、低
電圧で書込みが行われると共に、書込みの信頼性が高
い。

更に、電荷注入電極からの電流流出は微弱なトンネル
電流以外はない。このため、電荷注入電極からの電流流
出を抑制するための選択用トランジスタが不要である。
従って、半導体装置の集積度を従来に比して向上するこ
とができる。

更にまた、消去メモリトランジスタのしきい値は制御
ゲート電極下のチャネルのしきい値で決定される。この
ため、過剰の消去を行っても、読み出し時の非選択トラ
ンジスタのオン電流は確実に確保できる。また、消去時
のしきい値が一定であるため、安定した読み出し動作が
可能になる。

更にまた、メモリトランジスタのチャネル領域は読み
出しのためにのみ使用される。このため、第１及び第３
のゲート絶縁膜は200Å程度以上の厚さで十分である。
この結果、ホットエレクトロンの発生が従来に比して少
なくなり、読み出し時に誤消去の発生が抑制される。

更にまた、隣り合う列のメモリトランジスタのチャネ
ルは電荷注入電極を接地電位とすることにより素子分離
される。このため、実効メモリトランジスタチャネルの
設計値からの細りは少なく、高濃度のチャネルストッパ
ー不純物が不要のため、ナローチャネル効果が抑制され
る。従って、大きなチャネル電流を得ることができる。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示す平面図，第
１図（ｂ）は第１図（ａ）のＡ−Ａ線による断面図、第
１図（ｃ）は第１図（ａ）のＢ−Ｂ線による断面図、第
１図（ｄ）は第１図（ａ）のＣ−Ｃ線による断面図、第
１図（ｅ）は第１図（ａ）のＤ−Ｄ線による断面図、第
１図（ｆ）は第１図（ａ）のＥ−Ｅ線による断面図、第
２図は同じくその等価回路図、第３図（ａ）乃至（ｈ）
は個々のメモリトランジスタに着目して、ワード線、プ
ログラム線、ビット線及び列選択線の電位とメモリトラ
ンジスタの動作を示す回路図、第４図は横軸に時間をと
り、縦軸にしきい値電圧をとって、メモリトランジスタ
のしきい値変動特性を示すグラフ図、第５図（ａ）は本
発明の第２の実施例を示す平面図、第５図（ｂ）は第５
図（ａ）のＦ−Ｆ線による断面図、第５図（ｃ）は第５
図（ａ）のＧ−Ｇ線による断面図、第５図（ｄ）は第５
図（ａ）のＨ−Ｈ線による断面図、第５図（ｅ）は第５
図（ａ）のＩ−Ｉ線による断面図、第５図（ｆ）は第５
図（ａ）のＪ−Ｊ線による断面図、第６図（ａ）は従来
の不揮発性半導体記憶装置の一例を示す平面図、第６図
（ｂ）は第６図（ａ）のＫ−Ｋ線による断面図、第６図
（ｃ）は第６図（ａ）のＬ−Ｌ線による断面図、第６図
（ｄ）は第６図（ａ）のＭ−Ｍ線による断面図、第７図
は同じくその不揮発性半導体記憶装置の等価回路図、第
８図は横軸に時間をとり、縦軸にしきい値電圧をとって
従来の不揮発性半導体記憶装置の書込み及び消去時にお
けるメモリトランジスタのしきい値の変動特性を示すグ
ラフ図である。 1,21;半導体基板、3a,3b,3c,23a,23b;拡散層、4,24;第
１のゲート絶縁膜、5,25;第２のゲート絶縁膜、6,26;選
択用トランジスタのゲート絶縁膜、7,27;浮遊ゲート電
極、8,28;制御ゲート電極、9,29;選択用トランジスタの
ゲート電極、10,30;層間絶縁膜、11,19,31;コンタクト
孔、12,12a,32;金属配線、13;電荷注入電極、14;シール
ドプレート用絶縁膜、15;F−Ｎトンネル絶縁膜、16;電
極間絶縁膜、17;第３のゲート絶縁膜、18;半導体配線層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板表面の所定領域に形成された拡
散層と、この基板上に形成された絶縁膜と、この絶縁膜
上に所定のパターンで形成された電荷注入電極と、この
電荷注入電極上に形成された電極間絶縁膜と、前記基板
上の前記絶縁膜上に選択的に形成されその一端部が前記
電極間絶縁膜上に配置された浮遊ゲート電極と、この浮
遊ゲート電極上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上から前記基板上の前記絶縁膜上に延出して形
成された制御ゲート電極と、を有することを特徴とする
不揮発性半導体記憶装置。