KR20070022812A - 더미 워드 라인들을 갖는 플래시 메모리 어레이에 대한소거 전압 분포를 개선하는 방법 - Google Patents

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Abstract

복수의 동작할 수 있는 워드 라인들(22) 및 상기 동작할 수 있는 워드 라인들 중 마지막 것에 인접하는 적어도 하나의 더미 워드 라인(26)을 갖는 플래시 메모리 어레이(4)의 메모리 디바이스들(30)을 소거하는 기술을 개시한다. 메모리 디바이스들의 소거는 상기 워드 라인들에 게이트 전압을 인가하는 단계와 그리고 상기 더미 워드 라인들에 바이어스 전압을 인가하는 단계를 포함한다. 방식에 있어서, 상기 더미 워드 라인과 상기 동작할 수 있는 워드 라인들 중 마지막 것 사이에 전기적 결합이 형성될 수 있다.
워드 라인, 더미 워드 라인, 소거, 전기적 결합, 바이어스

Description

더미 워드 라인들을 갖는 플래시 메모리 어레이에 대한 소거 전압 분포를 개선하는 방법{METHOD OF IMPROVING ERASE VOLTAGE DISTRIBUTION FOR A FLASH MEMORY ARRAY HAVING DUMMY WORDLINES}
본 발명은 일반적으로 비휘발성 메모리 디바이스에 관한 것으로, 좀 더 구체적으로는 동작할 수 있는 워드 라인에 인접하여 위치한 하나 이상의 더미 워드 라인들을 갖는 플래시 메모리 어레이의 소거 전압 분포들을 개선하는 방법에 관한 것이다.
최근 집적 회로 제조에 관련되어 널리 퍼져있는 트랜드는 플래시 메모리 유닛 같은 집적된 회로 메모리 유닛 상에서 유닛 영역당 저장되는 데이터의 양을 증가시키는 것이다. 플래시 메모리 기술의 발전에 따라, 속도와 메모리 밀도는 더욱 높아지고 있다. 최근 플래시 메모리 유닛들은 메모리 유닛을 이루는 메모리 셀의 어레이들에 비휘발성으로 전하를 저장하는 것이 특징이다.
전하 저장 셀들의 높은 밀도 때문에, 메모리 유닛 제조에 있어서 프로세스 마진(process margin)을 향상시키기 위한 다양한 기술들이 이용되어 왔다. 한가지 기술은 메모리 셀 어레이의 탑 워드 라인(top wordline) 및 바텀 워드 라인(bottom wordline)에 인접하여 더미 워드 라인들을 배치하는 것이다.
때때로, 메모리 유닛의 사용은 일부 또는 셀들의 소거를 수반할 것이다. 예를 들어, 플로팅 게이트 메모리 디바이스(floating gete memory devices)의 어레이 및 유전체 전하 트래핑 메모리 디바이스(dielectric charge trapping memory devices)의 어레이를 소거하기 위해, 관련된 큰 음의 값의 게이트 전압(예를 들어, 플로팅 게이트 메모리 디바이스의 경우 약 -9.3V)이 소정의 시간(또는 "펄스" 주기) 동안 상기 어레이의 워드 라인들에 인가될 수 있다. 어레이의 비트 라인들은 소거 동작 동안 그라운드될 수 있다. 또한, 소거 동작 동안, 탑 워드 라인에 인접한 제 1 더미 워드 라인 및 바텀 워드 라인에 인접한 제 2 더미 워드 라인은 그라운드될 수 있다.
이러한 방식은 소거 동작 동안 탑 워드 라인과 제 1 더미 워드 라인 사이 및 바텀 워드 라인과 제 2 더미 워드 라인 사이에 커플링을 야기한다. 탑 워드 라인 및 바텀 워드 라인(각각 셀들의 탑 열(row) 및 셀들의 바텀 열로 지칭됨)에 의해 정의되는 셀들의 경우, 임계 전압(Vt) 분포가 상기 커플링에 의해 낮아지고 이러한 셀들의 소거에 오랜 시간이 걸릴 수 있다. 예를 들어, 도 1을 참조하면, 종래의 소거된 플로팅 메모리 셀 어레이의 셀들에서 임계 전압(Vt) 분포의 그래프를 도시한다. 제 1 분포 커브(C1)는 인접한 더미 워드 라인들과 비실질적인 커플링(insubstantial coupling)이 존재하는 탑 및 바텀 워드 라인들 사이에 놓여진 워드 라인들(또는 미들 워드 라인들)에 대한 임계 전압 분포이다. 제 2 분포 커브(C2)는 소거 동작 동안 더미 워드 라인과 커플링이 발생하는 탑 워드 라인 및 바텀 워드 라인에 대한 임계 전압 분포이다. 도시된 바와 같이, 커브(C2)는 커브(C1) 에 비하여 상대적으로 위쪽으로 이동된다. 커브들 사이에 차이 즉, 델타 Vt는 약 1V 일 수 있다. 상술한 바와 같이 이러한 차이는 어레이의 탑 및 바텀 열의 소거 동작을 느리게 할 수 있다. 이 결과, 셀들의 미들(middle) 열들은 셀들의 탑 및 바텀 열들보다 빠르게 소거되는 경향을 보일 것이다.
소거 속도가 너무 느리면, 소거 펄스가 인가되는 동안 셀들의 탑 열과 바텀 열은 완전히 소거되지 않을 것이다. 예를 들어, 분포 커브(C2)의 일부는 바람직한 소거 임계 전압(Vt_erase)을 초과한다. 셀들의 탑 및 바텀 열들이 소거 검증을 통과하지 못하면, 메모리 셀들의 섹터는 재-소거된다. 선택적으로, 더 긴 소거 펄스가 사용되어질 수 있다. 그러나, 상술한 커플링 및 어떠한 교정 동작(corrective operation)은 상기 메모리 셀들을 더 넓은 소거 분포들 및 빈약한(poor) 메모리 디바이스 동작을 유도하는 공핍 모드(depletion mode)가 되도록 하는 경향을 나타낸다.
따라서, 더미 워드 라인들을 포함하는 메모리 어레이의 소거를 향상시킬 필요가 있다.
본 발명의 일 양샹에 따르면, 본 발명은 복수의 동작할 수 있는 워드 라인들 및 상기 동작할 수 있는 워드 라인들 중 마지막 것에 인접한 적어도 하나의 더미 워드 라인을 갖는 플래시 메모리 어레이의 메모리 디바이스를 소거하는 방법을 제시한다. 상기 방법은 상기 워드 라인들에 게이트 전압을 인가하는 단계와; 그리고 상기 더미 워드 라인들에 바이어스 전압을 인가하는 단계를 포함한다.
본 발명의 다른 양상에 따르면, 본 발명은 본 발명은 복수의 동작할 수 있는 워드 라인들 및 상기 동작할 수 있는 워드 라인들 중 마지막 것에 인접한 적어도 하나의 더미 워드 라인을 갖는 플래시 메모리 어레이의 메모리 디바이스를 소거하는 방법을 제시한다. 상기 방법은 상기 더미 워드 라인과 상기 동작 가능한 워드 라인들 중 마지막 것 사이에 전기적 접촉을 형성하는 단계와; 그리고 상기 워드 라인들에 게이트 소거 전압을 인가하는 단계를 포함한다.
본 발명의 또 다른 양상에 따르면, 소거 동작이 설정된 플래시 메모리 유닛을 제시한다. 상기 플래시 메모리 유닛은 복수의 동작할 수 있는 워드 라인들 및 복수의 비트 라인들에 의해 정의되는 한 섹터의 메모리 디바이스들과; 상기 동작할 수 있는 워드 라인들 중 마지막 것에 인접한 적어도 하나의 더미 워드 라인과; 그리고 상기 더미 워드 라인과 상기 동작할 수 있는 워드 라인들 중 마지막 것을 전기적으로 연결하는 논리 유닛을 포함할 수 있다.
본 발명의 다른 특징들은 이하 설명 및 첨부된 도면들에 분명해질 것이다.
도 1은 종래의 소거 기술에 따라 소거할 때 플래시 메모리 어레이에 대한 소거 임계 전압 분포의 그래프이다.
도 2는 본 발명에 따른 프로그래밍 방법이 적용된 것으로, 다수의 코어 메모리 디바이스들을 갖는 예시적인 메모리 유닛의 개략적인 블록도이다.
도 3은 상기 메모리 유닛에서 예시적인 코어 메모리 디바이스의 개략적인 블록도이다.
도 4는 도 3의 코어 메모리 어레이의 라인 4--4를 따라 얻어진 예시적인 코어 메모리 디바이스의 개략적인 단면도이다.
도 5는 본 발명에 따른 소거 동작 동안 코어 메모리 어레이 섹터의 개략적인 다이어그램이다.
도 6은 본 발명에 따라 소거될 때 플래시 메모리 어레이에 대한 소거 임계 전압의 그래프이다.
도 7은 더미 워드 라인 바이어스가 소거 속도에 미치는 영향을 도시한 플롯이다.
이하 상세한 설명에 있어서, 본 발명의 다른 실시예에서 도시되는 경우라 할지라도, 동일한 구성요소들은 동일한 참조번호가 주어진다. 본 발명을 명확하고 간결하게 기술하기 위하여, 도면들이 반드시 실척으로 도시될 필요가 없으며, 특정 특징들이 다소 개략적인 형태로 도시될 수 있다.
본 발명의 양상들은 비휘발성, 플로팅 게이트 메모리 디바이스들 또는 전하 트랩핑 유전체 메모리 디바이스들(charge trapping dielectric memory devices)과 같은 전기적으로 소거가능하고 프로그램가능한 메모리 디바이스들의 소거 방법에 관한 것이다. 좀 더 구체적으로, 이 방법은 메모리 디바이스들의 전하 저장 영역(들)로부터 전하를 제거하여 메모리 디바이스들이 블랭크(blank) 또는 프로그램되지 않은 상태가 되도록 전하를 제거하는 것에 관계된다. 이 방법은 소거 동작 동안 메모리 디바이스의 섹터의 탑 워드 라인에 인접하여 위치하는 더미 워드 라인에 바 이어스 포텐셜(potential)을 인가하는 것을 포함한다. 동일한 상황에서, 바이어스 포텐셜은 소거 동작 동안 메모리 디바이스의 섹터의 바텀 워드 라인에 인접하여 위치하는 제 2 더미 워드 라인에 인가될 수 있다. 일 실시예에서, 상기 더미 워드 라인(들)은 인접한 동작할 수 있는 워드 라인과 상기 더미 워드 라인을 전기적으로 연결하는 것에 의해 바이어스될 수 있다.
여기에 설명된 기술은 디바이스마다 둘 이상의 저장 영역들을 갖는 플로팅 게이트 메모리 디바이스 및 유전체 전하 저장 디바이스와 같은 NOR 아키텍쳐 메모리 디바이스를 포함하는 다양한 플래시 메모리 디바이스들에 적용될 수 있다. NAND 아키텍쳐 메모리 디바이스와 같은 다른 타입의 메모리 디바이스 또한 여기에 기술된 방식들을 사용하여 소거될 수 있다. 하지만, 본 발명은 플로팅 게이트 메모리 디바이스의 섹터를 소거하는 것을 일 실시예로 하여 설명될 것이다.
도 2를 참조하면, 예시적인 메모리 유닛(2)의 개략적인 블록 다이어그램이 도시된다. 상기 메모리 유닛(2)은 복수의 메모리 디바이스들 -예를 들어, 데이터를 저장하기 위한 코어 메모리 디바이스들 및 시간에 따라 상기 코어 메모리 디바이스들의 데이터 레벨 거동(data level behavior)을 추적을 위한 다이나믹 참조 메모리 디바이스를 포함한다-을 포함하는 코어 메모리 어레이(4)를 포함할 수 있다. 예를 들어, 외부 참조들(6)과 같은 다른 메모리 디바이스들 또한 메모리 유닛(2)의 일부로 형성될 수 있다. 외부 참조들(6)은 코어 메모리 어레이(4)와 분리되고, 예를 들어, 소거 검증 참조 셀들(erase verify reference cells), 프로그램 검증 참조 셀들(program verify reference cells) 및 소프트 프로그래밍 참조 셀들(soft programming reference cells)을 포함할 수 있다. 예를 들어, 프로그래밍, 검증, 판독 및 소거와 같은 메모리 유닛(2)의 다양한 동작들은 논리 회로(8)에 의해 제어될 수 있다. 본 발명의 기술분야의 통상의 기술자가 알 수 있는 바와 같이, 메모리 유닛(2)은 메모리 유닛(2)의 고객에 의해 사용되어 데이터 또는 처리할 수 있는 코드 같은 정보를 저장하도록 메모리 유닛(2)의 고객에 의해 사용되어질 수 있다.
도 3을 함께 참조하면, 예시적인 코어 메모리 어레이 섹터(10)의 개략적인 블록 다이어그램의 평면도가 도시된다. 코어 메모리 어레이 섹터(10)는 바람직한 크기일 수 있는 것으로 이해되어야 한다. 메모리 유닛(2)의 메모리 어레이(4)는 복수의 섹터들(10)을 포함할 수 있다.
도 4를 함께 참조하면, 메모리 어레이(10)는 매립된 비트 라인 포맷(buried bitline format)으로 형성된 복수의 비트 라인들(14)(여기서 도전 영역들로 또한 지칭됨)을 갖는 반도체 기판(12)을 포함할 수 있다. 상기 비트 라인들(14) 위에는 저 유전체층(lower dielectric) 또는 터널 유전체층(16), 전하 저장층(18) 및 탑 유전체층(20)이 형성된다. 복수의 워드 라인들(22a 내지 22n)은 탑 유전체층(20) 위에 형성될 수 있다. 비트 라인 컨텍들(24)은 비트 라인들(14)과 전기적 접속을 형성하기 위해 사용될 수 있다.
여기서 탑 워드 라인(22a)으로 지칭되는 제 1 워드 라인(22a)에 인접하는 것은 제 1 더미 워드 라인(26a)일 수 있다. 여기서 바텀 워드 라인(22n)으로 지칭되는 최종 워드 라인(22n)에 인접하는 것은 제 2 더미 워드 라인(26b)일 수 있다. 탑 및 바텀 워드 라인들(22)은 최종 워드 라인들(22)로 고려될 수 있으며, 상기 최종 워드 라인들 사이에 놓여진 워드 라인들(22)은 센터(center) 또는 미들(middle) 워드 라인들(22)로 고려될 수 있다. 더미 워드 라인들(26)은 높은 특성의 워드 라인들(22)을 형성하는 것을 돕도록 형성된다. 예를 들어, 더미 워드 라인들(26)의 존재는 섹터(10)의 제조공정 동안 프로세스 마진(process margin)을 개선시킨다.
도시된 실시예에 있어서, 전하 저장층(18)은 전도성이며(예를 들어, 도핑된 폴리실리콘으로 형성됨), 인접한 비트 라인들(14) 사이 및 워드 라인들(22) 아래에 플로팅 게이트(28)를 형성하여 "플로팅 게이트" 메모리 디바이스(또는 셀)(30)로 동작하도록 제조된다. 각 디바이스(30)에 있어서, 비트 라인들(14)의 인접한 쌍들에는 다양한 프로그래밍, 검증, 판독 및 소거 동작들 동안 소스 및 드레인으로 각각 기능하는 전도성 영역들이 형성된다. 기판(12) 중 각 쌍의 비트 라인들(14) 사이에 끼워진 부분에는 게이트 전극으로서 기능하는 워드 라인(22)에 전압을 인가하는 것에 의해 그 동작이 제어되는 채널 영역(32)이 형성된다. 따라서, 워드 라인(22)은 제어 게이트(34)로 정의될 수 있다. 대체 가능한 방식으로서, 제어 게이트들은 워드 라인들(22)에 의해 연결되는 각 전도성 아일랜드들(islands) 또는 패드들(pads)로 형성된다. 층간절연층(36)은 플로팅 게이트들(28)을 서로 격리하도록 플로팅 게이트들(28) 사이에 존재할 수 있다.
다른 실시예에 있어서, 전하 저장층(18)은 비전도성(예를 들어, 실리콘 나이트라이드 같은 절연성 물질로 형성됨)이다. 이런 방식은 유전체 전하 저장 디바이스들 또는 듀얼 셀 메모리 디바이스들을 형성하고, 독립적으로 프로그램 및 판독되는 한 쌍의 상보적인 전하 트래핑 영역들(a pair of complimentary charge trapping resions)을 포함한다. 이런 구성은 비트 라인들(14) 중 하나에 인접한 제 1 전하 유닛에 예를 들어, 정상 비트(normal bit)를 저장하고 다른 비트 라인들(14)에 인접한 제 2 전하 유닛에 예를 들어, 상보 비트(complementary bit)를 저장하도록 한다. 이 실시예에 있어서, 전하 저장층(18)은 어레이(10)의 영역 내의 기판을 계속 오버라이(overlie) 할 수 있다.
양쪽 실시예들 모두에서, 워드 라인들(22) 및 비트 라인들(14)에 적절한 전압의 인가는 메모리 디바이스(30) 섹터의 어드레싱을 고려하여, 각 메모리 셀(30)이 프로그램, 독출, 검증 및/또는 소거되도록 한다. 여기서 설명을 간략하게 하기 위하여, 단지 하나의 코어 메모리 디바이스(30)의 동작만이 도시되었다. 그러나, 남아있는 메모리 디바이스들(30)도 유사한 구조 및 동작을 가질 수 있다. 하기에서 좀 더 구체화되는 바와 같이, 워드 라인들(22)은 메모리 디바이스들(30)에 동작가능한 구성요소를 형성하고, 동작 가능한 워드 라인들(22)로 고려될 수 있다. 더미 워드 라인들은 물리적으로 비트 라인들(14), 절연층들(16 및 20) 및 전하 저장층(28)과 함께 (동작할 수 있는 워드 라인들(22)이 이러한 구조들과 함께 배열되는 방식으로) 배열될 수 있다. 그러나, 전하 저장 셀들의 물리적 구조가 상기 더미 워드 라인들(26)의 영역에 나타남에도 불구하고, 상기 더미 워드 라인들(26)은 제조 공정에 도움이 되도록 존재할 뿐 동작 가능한 메모리 디바이스들(30)로 사용되지는 않는다.
본 발명의 당업자에게 고려되는 바와 같이, 도시된 메모리 디바이스(30)는 일 예이고, 메모리 디바이스(30)의 변형들이 이루어질 수 있다. 이러한 변형들은 코어 메모리 디바이스(30)의 물리적 방식(예를 들어, 메모리 디바이스의 타입), 사용되는 물질, 도핑 파라미터들 등의 변화를 포함할 수 있다. 그러나, 여기에 설명된 프로그래밍, 검증, 판독 및/또는 소거 기술들은 이러한 변형된 디바이스에도 함께 적용될 수 있다.
본 발명에 개시된 목적을 위하여, 플로팅 게이트(28)에 전하를 저장하기 위한 프로그래밍 기술은 채널 핫 일렉트론 주입(CHE)으로 또한 지칭되는 핫 일렉트론 주입(hot electron injection)을 수반한다. 그러나, 사용된 특정 메모리 디바이스에 변화에 따라 프로그래밍 기술들의 변형이 이루어질 수 있음을 이해하여야 한다.
핫 일렉트론 주입을 사용하여, 비트 라인들(14) 중 하나(예를 들어, 드레인으로서 기능하는 비트 라인(14a)) 및 워드 라인(22)(예를 들어, 제어 게이트(32)로 기능함)에 전압들을 인가하는 것에 의해 플로팅 게이트(28)가 전자들을 저장하도록 프로그램될 수 있다. 다른 비트 라인(14)(예를 들어, 소스로서 기능하는 비트 라인(14b))은 메모리 디바이스(30)의 CHE 프로그래밍을 위해 캐리어들(예를 들어, 전자들)을 제공한다. 일 실시예에 있어서, 바이어스 전압 포텐셜을 상기 소스에 인가함으로써, 전자 주입에 대한 더 큰 제어가 제공되어, 메모리 디바이스(30)의 데이터 보유 능력이 향상된다. 예를 들어, 소스 바이어스 포텐셜은 프로그램된 셀의 프로그래밍 전류를 제한하고, 동일 비트 라인 상에 프로그램되지 않은 셀들로부터의 비트 라인 누설을 감소시키는 기능을 할 수 있다.
프로그램된 셀의 제어 게이트(34), 소스 및 드레인에 인가된 전압들은 유전층들(16 및 20) 및 전하 저장 플로팅 게이트(28)를 통해 수직 전계(vertical electric field)를 발생하고, 소스로부터 드레인으로의 채널의 길이를 따라 횡방향 전계(lateral electric field)를 발생한다. 주어진 임계 전압에서 채널(32)은 반전되어 전자들은 소스로부터 빠져나와 드레인을 향해 가속하기 시작한다. 전자가 채널(32)의 길이를 따라 이동함에 따라, 전자는 에너지를 얻고, 상기 전자가 충분한 에너지를 획득하면, 전자는 바텀 유전층(16)의 전위 장벽(potential barrier)을 점프하고 전자들이 트랩되는 플로팅 게이트(28)로 유입된다. 이러한 가속된 전자들은 핫 일렉트론으로 지칭되고, 일단 플로팅 게이트(28)에 주입되면 플로팅 게이트(28) 내에 존재한다.
메모리 디바이스(30)의 프로그램된 상태의 검증과 메모리 디바이스(30)의 판독은 유사한 방식으로 유도될 수 있다. 예를 들어, 검증 및 판독 동작들 동안, 메모리 디바이스(30)를 판독하도록, 드레인으로서 지칭되는 비트 라인들(14) 중 하나에 전압이 인가되고, 제어 게이트(34)에 전압이 인가된다. 검증 및 판독 동안, 소스로서 지칭되는 다른 비트 라인(14)은 그라운드될 수 있다. 이러한 동작들 동안, 채널을 따라 흐르는 많은 양의 전류는 메모리 디바이스(30) 임계 전압의 인디케이션(indication)으로 사용되어질 수 있고, "판독" 메모리 디바이스(30)의 데이터 상태를 검사하기 위하여 기준 전류(들)(기준 임계 전압들의 인디케이션)과 비교될 수 있다.
도 5를 함께 참조하면, 소거 동작 동안 코어 메모리 어레이 섹터(10)의 간략한 다이어그램이 도시된다. 섹터(10)의 메모리 디바이스(30)를 소거하기 위하여(예를 들어, 복수의 메모리 디바이스들(30) 또는 모든 메모리 디바이스들(30)에서 한 섹터는 동시에 이루어짐), 각 워드 라인들(22)에 전압이 인가된다. 워드 라인들(22)에 인가되는 전압은 게이트 소거 전압으로 지칭될 수 있다. 그라운드 또는 다른 포텐셜(potential)의 전압이 소거 동작 동안 각 비트 라인(14)에 인가될 수 있다. 적절하게, 기판(12)은 소거 동작 동안 그라운드되거나 또는 다른 전압 포텐셜에 연결될 수 있다.
예를 들어, 메모리 디바이스(30)가 플로팅 게이트 메모리 디바이스(30)인 실시예에서, 채널 소거 동작(보통 Fowler-Nordheim(FN) 소거로 지칭됨)이 이용되어질 수 있다. 도시된 실시예에서, 약 9.3V의 전압은 특정 주기 동안 워드 라인들(22)에 인가될 수 있다. 이 시간 동안, 그라운드 또는 다른 포텐셜의 커먼 전압(VSS)이 비트 라인들(14)에 인가될 수 있다.
메모리 디바이스(30)가 전하 트래핑 유전체 메모리 디바이스(30)인 일 실시예에서, "핫 홀 주입"(때때로 밴드-투-밴드(BTB) 핫 홀 주입으로 지칭됨)이 사용되어 질 수 있다. 핫 홀 주입에 있어서, 예를 들어, 약 -4V 에서 약 -8V의 게이트 전압은 워드 라인들(22)에 인가될 수 있으며, 예를 들어, 약 4.5V 에서 약 6.0V의 드레인 전압은 메모리 디바이스들(30)의 드레인으로서 기능하는 비트 라인들(14)에 인가될 수 있다. 핫 홀 주입은 메모리 디바이스들(30)의 소스로서 기능하는 비트 라인들(14)을 그라운드 시키는 것을 포함한다. 이러한 소거는 메모리 디바이스(30)의 정상 비트 및 메모리 디바이스(30)의 상보 비트 각각에 대해 수행되어질 수 있다. 이런 소거 조건 하에서, BTB 터널 전류가 게이트 아래에서 생성되고, 드레인에 서 채널으로 가속되는 홀들(holes)이 생성된다. 상기 홀들은 드레인/바디 접합(junction)의 가까이에 생성된 전계에서 가속되고, 가속된 홀들 중 일부는 바텀 유전체층(16)과 기판(12) 사이의 반도체-산화물 인터페이스를 뛰어 넘는다. 이러한 홀들은 유전체 전하 저장층(18)으로 주입되어 전자들을 변위(displace)하고(예를 들어, 재결합) 셀을 소거한다.
소거 동작 동안, 더미 워드 라인들(26)은 탑 워드 라인(22a)과 제 1 더미 워드 라인(30a) 및 바텀 워드 라인(22n)과 제 2 워드 라인(30b) 각각에 용량 결합이 감소하도록 바이어스될 수 있다. 일 실시예에서, 바이어스 전압은 더미 워드 라인들(26)에 인가될 수 있다. 바이어스 전압의 인가는 논리 회로(8)의 적절한 논리 소자들을 이용하여 더미 워드 라인들(26)에 의도된 전압을 커플링하는 것에 의해 이루어질 수 있다. 바이어스 전압은 소거 동작 동안 워드 라인들(22)에 인가되는 게이트 소거 전압일 수 있다. 택일적으로, 게이트 소거 전압이 아닌 전압이 바이어스 전압으로서 더미 워드 라인들(26)에 인가될 수도 있다.
도시된 실시예와 같이, 더미 워드 라인들(26)에 바이어스를 인가하는 것은 탑 워드 라인(22a)을 제 1 더미 워드 라인(26a)에 전기적으로 연결하고, 바텀 워드 라인(22n)을 제 2 더미 워드 라인(26b)에 전기적으로 연결하는 것에 의해 수행된다. 이와 같은 전기적 연결들은 논리 회로(8)에 의해 수행되어질 수 있으며, 그 결과 반드시 직접적으로 전기적 연결이 이루어지는 것은 아니다. 오히려, 탑 워드 라인(22a)과 제 1 더미 워드 라인(26a)의 전기적 연결 및 바텀 워드 라인(22n)과 제 2 더미 워드 라인(26b)의 전기적 연결은 트랜지스터들 또는 다른 스위칭 소자들과 같은 논리 회로(8)의 구성요소들을 통하여 이루어질 수 있다. 이 실시예에 있어서, 바이어스 전압은 게이트 소거 전압과 거의 같으며, 워드 라인(22)과 인접한 더미 워드 라인(26)의 접속을 형성하는 소자들로부터 약간의 손실이 야기될 수 있음을 주의하자.
도 6은 여기에 설명된 방법들에 따라 소거할 때 섹터(10)의 메모리 디바이스들(20)에 대한 소거 임계 전압 분포의 그래프이다. 이 그래프는 더미 워드 라인(26) 바이어싱이 없을 때 인접한 더미 워드 라인들(26)과 비실질적인 커플링이 존재하는 미들 워드 라인들(22b 내지 22n-1)에 대한 임계 전압 분포인 제 1 분포 커브(38)를 포함한다. 이 그래프는 소거 동작 동안 더미 워드 라인들(26)이 워드 라인들(22)에 인가되는 포텐셜과 거의 비슷하게 바이어스될 때, 탑 워드 라인(22a) 및 바텀 워드 라인(22n)의 메모리 디바이스(30)에 대한 임계 전압 분포인 제 2 분포 커브(40)를 포함한다. 도시된 바와 같이, 커브(38)의 중심과 커브(40)의 중심 사이에 차이가 최소(예를 들어, 0.15V 이하)가 되도록 상기 커브(40)는 상기 커브(38)와 오버랩된다. 이 결과, 셀들의 미들 열들(22b 내지 22n-1의 워드 라인들에 상응함)은 셀들의 탑 및 바텀 열들(워드 라인들 (22a 및 22n)에 상응함)과 같은 속도로 소거되는 경향을 보일 것이다. 따라서, 소거 시 더미 워드 라인들(26)에 바이어스 포텐셜이 인가되지 않을 때에 비하여 좁은 소거 분포들(38 및 40)이 얻어질 수 있으며, 따라서 향상된 플래시 메모리 유닛(2) 동작이 얻어진다.
도 7은 중간 열들에 대한 탑 및 바텀 열들의 소거 속도에 있어서, 더미 워드 라인 바이어스의 효과를 나타낸다. 좀 더 구체적으로, y축 상에 메모리 장치(30)의 탑 워드 라인(22a) 및 바텀 워드 라인(22n)에 대한 소거 임계 전압 분포인 제 2 분포 커브(40)의 임계 전압의 이동을, x축 상에 더미 워드 라인 바이어스를 나타낸 플롯을 도시한다. 더미 워드 라인 바이어스들이 음의 값으로 작아짐에 따라, 분포 커브(40)는 임계 전압 축을 따라 아래쪽으로 이동하고, 더 빠른 소거 동작을 나타낸 뿐만 아니라 (도 1 및 6과 비교하면) 커브(38)와 더 나은 정렬을 갖는다. 일반적으로, 더미 워드 라인 바이어스와 임계 전압 분포 이동은 선형(linear) 관계이다.
메모리 디바이스들(30)로 소거 전압을 적용하는 것에 이어서, 소거 동작은 컨벤션(convention) 소거 검증 기술을 이용하여 검증될 수 있다. 소거 검증 루틴에 의해 표시되면, 메모리 디바이스들(30)의 재소거가 수행되거나 및/또는 오토매틱 프로그램 디스터브(automatic program disturb)(APD) 또는 소프트 프로그래밍 동작이 수행되어질 수 있다. 오토매틱 프로그램 디스터브 에프터 이레이즈(automatic program disturb after erase)(APDE)로 또한 지칭되는 APD는 이와 같은 과-소거된(over-erased) 플래시 메모리 셀들을 바로잡는 프로세스이다. APD 프로세스 동안, 전하 캐리어들(예를 들어, 전자들)은 과-소거된 플래시 메모리 셀들의 임계 전압을 재저장하도록 소거 프로세스 이후에 전하 저장층으로 재주입된다.
본 발명의 각 실시예들이 자세하게 설명되었지만, 본 발명은 그 범위가 상기 설명에 대응되게 제한되지 않으며, 발명의 정신 및 여기에 첨부된 특허청구범위 내에서의 모든 변경, 수정 및 등가물을 포괄함을 이해하여야 한다.

Claims (10)

  1. 복수의 동작할 수 있는 워드 라인들(22) 및 상기 동작할 수 있는 워드 라인들 중 마지막 것에 인접하는 적어도 하나의 더미 워드 라인(26)을 갖는 플래시 메모리 어레이(4)의 메모리 디바이스들(30)을 소거하는 방법에 있어서,
    상기 워드 라인들에 게이트 전압을 인가하는 단계와; 그리고
    상기 더미 워드 라인들에 바이어스 전압을 인가하는 단계를 포함하는 메모리 디바이스들(30)을 소거하는 방법.
  2. 제 1 항에 있어서,
    상기 바이어스 전압은 상기 게이트 전압과 거의 같은 것을 특징으로 하는 메모리 디바이스들(30)을 소거하는 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 바이어스 전압은 상기 동작할 수 있는 워드 라인들 중 마지막 것에 대한 소거 임계 전압 분포를 아래로 이동시키는 것을 특징으로 하는 메모리 디바이스들(30)을 소거하는 방법.
  4. 제 3 항에 있어서,
    상기 동작할 수 있는 워드 라인들 중 마지막 것에 대한 상기 소거 임계 전압 분포는 상기 동작 가능한 워드 라인들 사이에 놓여진 동작 가능한 워드 라인들에 대한 소거 임계 분포와 오버랩되도록 이동하는 것을 특징으로 하는 메모리 디바이스들(30)을 소거하는 방법.
  5. 제 3 항에 있어서,
    상기 바이어스 전압과 상기 소거 임계 전압 분포의 이동은 대체로 선형 관계를 갖는 것을 특징으로 하는 메모리 디바이스들(30)을 소거하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 디바이스들은 플로팅 게이트 메모리 디바이스들인 것을 특징으로 하는 메모리 디바이스들(30)을 소거하는 방법.
  7. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 메모리 디바이스들은 복수의 전하 트래핑 영역들을 갖는 전하 트래핑 유전체 메모리 디바이스들인 것을 특징으로 하는 메모리 디바이스들(30)을 소거하는 방법.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 바이어스 전압을 인가하는 단계는 상기 더미 워드 라인과 상기 동작가능한 워드 라인들 중 마지막 것 사이에 전기적 연결을 형성하는 것을 포함하는 것 을 특징으로 하는 메모리 디바이스들(30)을 소거하는 방법.
  9. 소거 동작에 대해 설정된 플래시 메모리 유닛(2)에 있어서,
    복수의 동작할 수 있는 워드 라인들(22) 및 복수의 비트 라인들(14)에 의해 정의되는 한 섹터의 메모리 디바이스들(30)과;
    상기 동작할 수 있는 워드 라인들 중 마지막 것에 인접한 적어도 하나의 더미 워드 라인(26)과; 그리고
    상기 더미 워드 라인 및 상기 동작할 수 있는 워드 라인들 중 마지막 것을 전기적으로 연결하는 논리 유닛(8)을 포함하는 플래시 메모리 유닛(2).
  10. 제 9 항에 있어서,
    상기 메모리 디바이스들은 플로팅 게이트 메모리 디바이스들 및 전하 트래핑 유전체 메모리 디바이스들 중 하나로부터 선택된 것을 특징으로 하는 플래시 메모리 유닛(2).
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