KR100330679B1 - 저장 유닛의 소거 장치 및 소거 방법, 및 저장 유닛의 소거 프로그램을 저장하는 저장 매체 - Google Patents

저장 유닛의 소거 장치 및 소거 방법, 및 저장 유닛의 소거 프로그램을 저장하는 저장 매체 Download PDF

Info

Publication number
KR100330679B1
KR100330679B1 KR1019990019906A KR19990019906A KR100330679B1 KR 100330679 B1 KR100330679 B1 KR 100330679B1 KR 1019990019906 A KR1019990019906 A KR 1019990019906A KR 19990019906 A KR19990019906 A KR 19990019906A KR 100330679 B1 KR100330679 B1 KR 100330679B1
Authority
KR
South Korea
Prior art keywords
erase
erasing
storage unit
memory cells
memory cell
Prior art date
Application number
KR1019990019906A
Other languages
English (en)
Other versions
KR20000005772A (ko
Inventor
히라따마사요시
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20000005772A publication Critical patent/KR20000005772A/ko
Application granted granted Critical
Publication of KR100330679B1 publication Critical patent/KR100330679B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3468—Prevention of overerasure or overprogramming, e.g. by verifying whilst erasing or writing
    • G11C16/3477—Circuits or methods to prevent overerasing of nonvolatile memory cells, e.g. by detecting onset or cessation of current flow in cells and using the detector output to terminate erasing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Landscapes

  • Read Only Memory (AREA)

Abstract

저장 유닛의 소거 장치 또는 방법, 또는 저장 유닛에 소거를 위한 프로그램을 저장하는 저장 매체에서, 메모리 셀 어레이의 각 셀의 전하를 추출함으로써 소거 동작을 수행하는 동안 열 디코더의 출력 VS와 기준 전압 VR을 센스 앰프에서 비교하고, 그 후에 비교 결과의 출력인 VAS를 데이타 판정 회로에서 평가하고, VS < VR의 조건일 때 신호 DD를 비트 카운터에 의해 카운트한다. 내부 어드레스 증분 회로로부터의 어드레스 신호 ADD의 전체 어드레스가 종료하면, 신호 FG가 상승한다. 비트 카운터의 카운트 값이 사전설정된 수를 초과하면, 소거 루틴이 종료된다. 따라서 다수의 비트가 디프레션(depression) 상태로 되는 것을 방지할 수 있다.

Description

저장 유닛의 소거 장치 및 소거 방법, 및 저장 유닛의 소거 프로그램을 저장하는 저장 매체{ERASING DEVICE AND METHOD OF STORAGE UNIT, AND STORAGE MEDIUM STORING PROGRAM FOR ERASING IN STORAGE UNIT}
본 발명은 플래시 메모리(flash memory) 등의 저장 유닛의 소거 장치 및 방법, 및 상기 저장 유닛에 있는 저장 내용을 자동적으로 소거하는 프로그램을 저장 유닛에 저장시키는 저장 매체에 관한 것입니다.
종래의 플래시 메모리에서의 자동 소거 방법에 따르면, 메모리 셀에 불량 비트(defective bit)가 없는 경우, 도 1 및 도 2에서 도시된 바와 같이 임계치가 변화될 것이다. 초기에, 전체 메모리 셀의 임계치는 기록 후의 임계치 레벨로 조정된다. 도 1에서, 전체 메모리 셀의 임계 레벨은 예를 들어 6V의 기록 임계 판정 레벨(write threshold determination level) 이상으로 풀업된다.
소거 프로세스에 관해서는 도 2에서 도시된 바와 같이, 전체 소거 메모리 셀의 임계치가 예를 들어 3v 이하의 소거 임계 판정 레벨 이하로 떨어지게 될 때까지 메모리 셀들을 소거하게 된다. 통상은 이러한 동작이 반복되는 것에 의해 저장 소거가 가능해진다.
반대로, 임의의 메모리 셀에 소거 불량 비트가 존재하는 경우, 소거 조건은 도 3에 도시된 바와 같다. 여기에서 소거 임계 판정 레벨(3v) 이하로 떨어지지 않는 소거 불량 셀이 있다면, 자동 소거 동작 하의 플래시 메모리는 소거가 아직 완료되지 않음을 판정하여 소거를 계속할 것이다. 결과적으로, 대부분의 메모리 셀에서 임계 레벨은 0v 이하로 떨어지게 되는 데, 이는 메모리 셀이 디프레션(depression) 상태로 됨을 의미한다. 이러한 상태에서 비트선(bit line) 에 디프레션 셀이 있다면, 판독시 정상적인 판독이 어렵게 되는 문제가 있다.
도 4는 종래의 플래시 메모리 소거 장치의 구조를 도시하는 도면이다.
상기 소거 장치는 메모리 셀로 기능하는 트랜지스터(TR1,1, TR1,2, ... TRx,y)를 포함하는 메모리 셀 어레이(1); 워드선(W1, W2, ... Wx)를 디코드하기 위한 행 디코더(2); 비트선(B1, B2, ... By)를 디코드하기 위한 열 디코더(3); 메모리 셀의 데이타(임계치 레벨)를 검출하기 위한 센스 앰프(4); 센스 앰프(4)의 기준 전압 VR를 생성하기 위한 기준 전압 생성기(5); 판독되고 있는 데이타가 기대치로 되어 있는지의 여부를 판정하기 위한 데이타 판정 회로(6); 메모리 셀 전압을 제어하기 위한 메모리 셀 전압 제어 회로(8); 및 메모리 셀 전압 제어 회로(8)로부터의 신호 VE의 수신시 메모리 셀의 소스 단자에 전압이 인가되는지의 여부를 판정하기 위한 소스 전압 인가 회로(9)를 포함한다.
이제 종래 소거 장치의 동작을 도 5에 도시된 바와 같은 타이밍 파형도를 참조하여 기술하기로 한다.
일단, 플래시 메모리의 소거 동작을 고려하여, 소스 소거 시스템을 채용하는 소거 동작을 기술할 것이다. 도 5의 파형도의 좌측 종단은 소거시의 타이밍 파형을 나타내고 있다. 워드선(W1, W2, ...Wx)은 모두 0V이고, 비트선(B1, B2, ...By)은 개방되고, 센스 앰프(4)가 동작하지 않기 때문에, 신호 VS, VSA, 및 DD가 불확정되어 있고, 신호 ADD, CLK1 및 FG가 초기치로 되어 있으며, 소거 타이밍을 소스 전압 인가 회로(9)에 출력하도록 제어하는 신호 CLK2에 의해 신호 VE가 결정된다.
소스 전압 인가 회로(9)는 신호 VE에 의해 메모리 셀의 소스 단자에 소거 전압 VSO를 인가한다. 신호 VW는 신호 VE의 경우에서와 같이 신호 CLK2로부터 생성되어, 행 디코더(2)에 의해 워드선 전압 제어에 사용되고, 이는 모든 워드선을 0v로 하고 있다. 이 경우, 고 전압이 메모리 셀의 소스 단자에 인가되어, 메모리 셀의 부동 게이트로부터 전자가 추출되므로, 메모리 셀의 임계치는 하강하게 된다.
이하 종래의 소거 메모리 셀의 임계치를 측정하기 위한 루틴을 설명한다.이하, 도 5에 도시된 소거 검증 간격(erase verify intervals)으로 된 타이밍 파형을 언급한다. 먼저, W1, W2, ... 등으로부터 시작하는 워드선이 차례로 상승한다. 비트선 중에서, 판독이 행해지고 있는 것이 상승하고, 워드 방향으로의 판독이 완료될 때, 다음의 비트선이 판독을 위해 상승한다. 이 때, 신호 VS는 메모리 셀의 드레인 전압이므로, 이를 신호 VR과 비교하여, 메모리 셀의 임계치를 구한다. 센스 앰프 회로(4)에 의해 판정되고 있는 데이타는 신호 VSA로서 출력되어, 데이타 판정 회로(6)의 기대치와 비교되어, 신호 DD로서 출력된다. 이 경우, 데이타 판정 회로(6)의 기대치는 로우(low) 논리이고, 이는 신호 VSA 및 EXOR 논리로부터 나온 것으로 한다. 어드레스 신호 ADD가 최종 어드레스 X=x, Y=y로 되어 있으면, 내부 어드레스 증분 회로(internal address increment circuit: 7)에서의 신호 FG가 상승하게 되어 소거 루틴을 종료하게 된다.
상술한 종래예에서 도시된 소거 장치에서, 전체 메모레 셀을 내부 어드레스 증분 회로(7)에 의해 어드레싱함으로써, 소거 동작이 완료되었는지 여부를 판정하게 된다. 상세히는, 도 5를 참조하면, 도면의 좌측종단의 소거 상태에서, 소거 전압이 전체 메모리 셀의 소스 단자에 인가된다. 이제, 소거 검증에 관련하여, 어드레스 신호 ADD가 메모리 셀 어레이의 어드레스를 순차 지정하여 나타내고 있다. 이 경우, 어드레스는 x=1, y=1 에서 x=2, y=2로 증분된다. x=2, y=2일 때 신호 DD는 상승하며, 이 메모리 셀의 소거 상태가 불안전한 것으로 나타낸다. 따라서, 자동 소거 동작이 다음 소거 상태로 이동하고, 또 다시 소스 전압이 전체 메모리 셀의 소스단자에 인가될 것이다. 다음의 소거 검증시에는, x=2, y=2로부터 검증이 시작되어 최종 어드레스로 될 때까지 거듭 반복된다. 결과적으로, 상술한 바와 같이 사전설정된의 소거 불량 메모리 셀이 있거나 또는 사용 도중에 사전설정된의 소거 불량 셀이 발생된 경우라면, 소거 상태가 몇배로 발생할 가능성이 있다. 그 결과, 대부분의 메모리 셀이 디프레션 상태로 되어 결과적으로 판독 불량을 야기시키는 문제가 발생할 수 있다.
따라서, 본 발명의 목적은 상술한 문제를 해결하기 위한 것으로, 메모리 셀 상의 소거 동작을 자동 반복하는 기능을 갖는 플래시 메모리와 같은 저장 유닛의 소거 장치 및 방법과, 저장 유닛에서 소거 동작을 수행하는 동안 소거 불량 비트가 있는 경우에도 다수의 메모리 셀이 디프레션 상태로 되는 것을 방지하여 이들을 원하는 값으로 유지할 수 있는 저장 유닛의 소거 프로그램을 저장하는 저장 매체를 제공하는 데 있다.
본 발명의 제1 양태에 따르면, 저장 유닛 소거 장치에 있어서, 상기 저장 유닛 상의 메모리 셀들을 반복하여 소거하는 소거 수단, 및 상기 메모리 셀이 상기 소거 수단에 의해 소거될 때, 상기 메모리 셀의 전체 비트 수보다 적은 소정수의 비트들 각각의 임계치가 소정 임계치보다 작은 경우 상기 소거 수단에 의한 상기 메모리 셀 소거를 종료하는 제어 수단을 포함하는 것을 특징으로 하는 저장 유닛 소거 장치를 제공하는 것을 목적으로 한다.
본 발명의 제2 양태에 따르면, 상기 제1 양태에서 설명된 저장 유닛 소거 장치에서, 상기 메모리 셀의 소정수의 비트들을 선택하는 선택 수단을 포함하는 것을 특징으로 한다.
본 발명의 제3 양태에 따르면, 상기 제2 양태에서 설명된 저장 유닛 소거 장치에서, 상기 선택 수단은 상기 메모리 셀들 내의 특정 비트선 또는 특정 워드선을 선택하는 것을 특징으로 한다.
본 발명의 제4 양태에 따르면, 저장 유닛 소거 방법에 있어서, 상기 저장 유닛 상의 메모리 셀들을 반복하여 소거하는 단계, 및
상기 메모리 셀들이 상기 소거 단계에서 소거될 때, 상기 메모리 셀들의 전체 비트 수 보다 적은 소정수의 비트들 각각의 임계치가 소정 임계치보다 작은 경우 상기 소거 단계에서 상기 메모리 셀 소거를 종료하도록 제어하는 단계를 포함하는 것을 특징으로 하는 저장 유닛 소거 방법을 제공한다.
본 발명의 제5 양태에 따르면, 상기 제4 양태에서 설명된 저장 유닛의 소거 방법에서 상기 메모리 셀의 소정수의 비트들을 선택하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제6 양태에 따르면, 상기 제5 양태에서 설명된 저장 유닛 소거 방법에서, 상기 메모리 셀 내의 특정 비트선 또는 특정 워드선을 선택하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제7 양태에 따르면, 프로그램을 저장하는 저장 매체에 있어서,상기 프로그램은,
저장 유닛 상의 메모리 셀을 반복 소거하기 위한 소거 프로세스, 및
상기 메모리 셀이 상기 소거 프로세스에 의해 소거될 때, 상기 메모리 셀의 전체 비트 수보다 적은 소정수의 비트들 각각의 임계치가 사전설정된의 임계치보다 더 적어질 때 상기 소거 프로세스에 의한 상기 메모리 셀 소거를 종료하기 위한 제어 프로세스를 실행하는 것을 특징으로 하는 저장 매체를 제공한다.
본 발명의 제8 양태에 따르면, 상기 제7 양태에서 설명된 프로그램을 저장하는 저장 매체에서 상기 메모리 셀의 소정수의 비트들을 선택하기 위하여 선택 프로세스가 실행되는 것을 특징으로 한다.본 발명의 제9 양태에 따르면, 상기 선택 프로세스는 상기 메모리 셀 내의 특정 비트선 또는 특정 워드선을 선택하기 위해서 실행되는 것을 특징으로 한다.
도 1은 종래의 소거 장치에서 기록 후 메모리 셀의 임계치 분포를 도시하는 도면.
도 2는 종래의 소거 장치에서 소거 후 메모리 셀의 임계치 분포를 도시하는 도면.
도 3은 종래의 소거 장치에서 소거 결함 셀들이 있을 경우 메모리 셀의 임계치 분포를 도시하는 도면.
도 4는 종래의 소거 장치의 구조도.
도 5는 종래의 소거 장치의 동작을 도시하는 타이밍도.
도 6은 본 발명에 따른 저장 유닛의 소거 장치의 제1 실시예를 도시하는 구조도.
도 7은 본 발명의 제1 실시예의 동작을 도시하는 타이밍도.
도 8은 본 발명의 제1 실시예에서 기록 후의 메모리 셀의 임계치 분포를 도시하는 도면.
도 9는 본 발명의 제1 실시예에서 소거 후의 메모리 셀의 임계치 분포를 도시하는 도면.
도 10은 본 발명의 제2 실시예의 동작을 도시하는 타이밍도.
도 11은 본 발명의 제2 실시예에서 기록 후 메모리 셀의 임계치 분포를 도시하는 도면.
도 12는 본 발명의 제2 실시예에서 소거 후 메모리 셀의 임계치 분포를 도시하는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
3: 열 디코더
4: 센스 앰프
5: 기준 전압 회로
6: 데이타 판정 회로
8: 메모리 셀 전압 제어 회로
9: 소스 전압 인가 회로
10: 비트 카운터
첨부된 도면을 참조하여, 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 6은 본 발명의 제1 실시예를 나타내는 도면이다. 도시한 구조는 비트 카운터(10)을 구비한 것을 제외하고는 기본적으로 종래의 소거 장치와 동일하다. 또한, 도 6 및 도 4에 대해서는 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용한다.
소거 장치는 메모리 셀로 기능하는 트랜지스터(TR1,1, TR1,2, ... TRx,y)를 포함하는 메모리 셀 어레이(1); 워드선(W1, W2, ... Wx)를 디코드하기 위한 행 디코더(2); 비트선(B1, B2, ... By)를 디코드하기 위한 열 디코더(3); 메모리 셀의 데이타(임계치 레벨)를 검출하기 위한 센스 앰프(4); 센스 앰프(4)의 기준 전압 VR를 생성하기 위한 기준 전압 생성기(5); 판독되고 있는 데이타가 기대치로 되어 있는지의 여부를 판정하기 위한 데이타 판정 회로(6); 메모리 셀 전압을 제어하기 위한 메모리 셀 전압 제어 회로(8); 메모리 셀 전압 제어 회로(8)로부터의 신호 VE의 수신시 메모리 셀의 소스 단자에 전압이 인가되는지의 여부를 판정하기 위한 소스 전압 인가 회로(9); 및 데이타 판정 회로(6)로부터의 판정 신호에 기초하여 비트수를 카운트하기 위한 비트 카운터(10)를 포함한다.
비트 카운터(10)는 데이타 판정 회로(6)로부터의 신호 DD 및 어드레스 증분 회로(7)로부터의 신호 FG가 부가되도록 구성된다. 다음에 비트 카운터(10)로부터 신호 FG2가 상승함에 따라, 메모리 셀 전압 제어 회로(8)에 의한 메모리 셀로의 전압 공급이 종료되고 이에 의해 소거 동작이 정지되도록 제어된다.
본 실시예에 따르면, 자동 소거에 의해 메모리 셀을 반복적으로 소거하는 기능을 갖는 전기적으로 소거 가능한 프로그래머블 비휘발성 메모리(이하 플래시 메모리로 언급)에는 (메모리 셀의) 전체 비트수보다 적은 소정 수의 비트들을 선택하는 제어 기능이 제공되어 있어, 소정 수의 비트들의 임계치가 사전설정된 임계치 보다 작은 경우 소거 동작이 종료되게 된다.
도 6에서, 소거 동작 동안, 센스 앰프(4)는 메모리 셀의 임계치가 사전설정된 전압 레벨 이하가 되게 소거되는지의 여부를 판정한다. 판정 신호 DD는 데이타 판정 회로(6)로부터 비트 카운터(10)에 입력되고, 데이타가 원하는 값, 즉 소거 상태임을 나타내면 비트 카운터(10)는 클럭 CLK1 마다 카운트 업된다. 또한, 클럭 CLK1은 정해진 순서대로 메모리 셀의 어드레스를 증가시키도록 내부 어드레스 증분 회로(7)를 동작시킨다. 이 경우, 어드레스 신호 ADD가 메모리 셀의 최종 어드레스를 나타내는 경우, 최종 어드레스 플래그(flag) 신호 FG가 상승하게 된다.
신호 FG가 상승하면, 비트 카운터(10)는 카운트수가 사전설정된 수보다 큰지의 여부를 판정한다. 카운트 수가 사전설정된 수보다 크면, 신호 FG2가 상승하게 되고, 소거 동작은 종료하게 된다. 이런 방법으로, 본 발명에 따르면, 소거되고 있는 메모리 셀을 카운트수가 사전설정된 비트수가 될 때 까지 카운트 업하여, 소거 판정을 실행한다.
따라서, 소거 불량 메모리 셀이 있는 경우에도, 대부분의 메모리 셀은 사전설정된 메모리 셀 임계치까지 소거되어, 소거 동작이 종료되게 된다. 그러나, 종래의 방법에서는, 전체 메모리 셀이 사전설정된 메모리 셀의 임계치까지 소거되지 않는 한, 소거 루틴은 무한정 연속되게 되고, 이로 인해 대부분의 메모리 셀의 임계치를 0v 이하로 즉, 디프레션 상태로 강하시키고, 이는 다음 기록 동작을 불가능하게 할 수 있다. 그러나, 본 실시예에서는, 이러한 문제를 방지할 수 있으므로, 약간의 불량 비트가 포함되어 있어도 장치의 동작성에는 영향을 주지 않는다.
이하 도 6에 나타낸 소거 장치의 동작을 도 7에 나타낸 타이밍 파형도를 참조하여 설명한다.
먼저, 본 실시예에서는, 플래시 메모리의 소거 동작에 관련한 소스 소거 시스템을 채용한 소거 동작을 설명한다. 도 7의 파형도의 좌측 종단은 소거시의 타이밍 파형을 나타내고 있다. 워드선(W1, W2, ...Wx)은 모두 0V이고, 비트선(B1, B2, ...By)은 개방되고, 센스 앰프(4)가 동작하지 않기 때문에, 신호 VS, VSA, 및DD가 불명확하고, 신호 ADD, CLK1 및 FG가 초기치로 되어 있으며, 소거 타이밍을 소스 전압 인가 회로(9)에 출력하도록 제어하는 신호 CLK2에 의해 신호 VE가 판정된다.
소스 전압 인가 회로(9)는 신호 VE에 의해 메모리 셀의 소스 단자에 소거 전압 VSO를 인가한다. 신호 VW는 신호 VE의 경우에서와 같이 신호 CLK2로부터 생성되어, 행 디코더(2)에 의해 워드선 전압 제어에 사용되고, 이는 모든 워드선을 0v로 하고 있다. 이 경우, 고 전압이 메모리 셀의 소스 단자에 인가되어, 메모리 셀의 부동 게이트로부터 전자가 인출되므로, 메모리 셀의 임계치는 하강하게 된다.
이하 통상적인 경우의 소거 메모리 셀의 임계치를 측정하기 위한 루틴을 설명한다. 여기서, 도 7에서 나타낸 소거 검증 간격의 타이밍 파형을 언급한다. 먼저, W1, W2, ... 등으로부터 시작하는 워드선이 차례로 상승한다. 비트선 중에서, 판독이 행해지고 있는 것이 상승하고, 워드 방향으로의 판독이 완료될 때, 다음의 비트선이 판독을 위해 상승한다. 이 때, 신호 VS는 메모리 셀의 드레인 전압이므로, 이를 신호 VR과 비교하여, 메모리 셀의 임계치를 구한다. 센스 앰프 회로(4)에 의해 판정되고 있는 데이타는 신호 VSA로서 출력되어, 데이타 판정 회로(6)의 기대치와 비교되어, 신호 DD로서 출력된다. 이 경우, 데이타 판정 회로(6)의 기대치는 로우 논리로서, 신호 VSA 및 EXOR 논리로부터 나온 것으로 한다.
어드레스 신호 ADD가 최종 어드레스 X=x, Y=y로 되어 있으면, 내부 어드레스 증분 회로(7)에 신호 FG가 상승하게 되고, 이에 따라 비트 카운터(10)는 카운트수가 사전설정된 수 이상인지의 여부를 체크한다. 카운트수가 사전설정된 수 이상이면, 신호 FG2가 상승하여, 메모리 셀 전압 제어 회로(8)에 입력되게 되고, 이에 따라 소거 루틴이 종료하게 된다.
상술한 바와 같이, 본 실시예에 따르면, 자동 소거에 의해 메모리 셀을 반복적으로 소거하는 기능을 갖는 전기적으로 소거 가능한 프로그래머블 비휘발성 메모리는 전체 비트수 보다 적은 소정 수의 비트들의 임계치가 사전설정된 값 보다 작은 경우에 소거 동작을 종료할 수가 있다. 따라서, 본 실시예에서는, 다음의 효과를 성취할 수 있다.
도 8은 임계치가 기록 임계 판정 레벨인 6.0V 이상인 경우, 소거 전의 메모리 셀의 임계치를 설명하는 도면이다. 다음의 설명은 소거 임계 판정 레벨이 1.5V로 설정되어 있으며, 메모리 셀의 비트 카운트수가 총 비트수의 절반으로 설정되어 있는 경우에 대한 것이다. 이 경우, 소거 메모리 셀의 임계치 분포의 평균은 전체 비트수의 절반과 거의 일치한다. 따라서, 평균 소거 임계 레벨은 약 1.5V가 된다. 본 실시예의 소거 방법에서는, 메모리 셀의 전체 비트는 1.5V 이하가 되도록 판정되어 있지 않다. 따라서, 도 9에서 나타낸 바와 같이 약간의 소거 불량 비트 셀이 있는 경우에도, 대부분의 메모리 셀의 임계치 분포는 원하는 값으로 유지되게 제어될 수있다.
상술한 동작에 따르면, 대다수의 메모리 셀의 임계치는 평가 반복시 약간의 소거 불량 비트가 생성되는 경우에도 1.5V 이하가 된다. 따라서, 자동 소거 루틴은 정상적으로 종결되게 된다. 이런 방식으로, 소거 불량 비트가 생성되고 있는 상태에 있을 때에도, 평가 반복을 연속적으로 실행할 수 있다. 따라서, 본 발명에서는 약간의 소거 불량 비트가 존재하는 경우에도 메모리 제품으로서 사용할 수 있다.
본 발명의 제2 실시예를 이하 설명한다. 기본적으로, 제2 실시예는 구성 면에서 도 4에서 나타낸 종래의 소거 장치와 동일하다. 유일한 차이점은 내부 어드레스 증분 회로(7)에서의 어드레스가 행(X) 방향으로만 증가하는 반면, 열(Y) 방향으로는 고정되어 있다는 데에 있다.
제2 실시예의 타이밍 파형을 도 10에서 나타낸다. 기본 동작은 제1 실시예와 종래의 예에서 설명한 바와 같다. 그러나, 어드레스 증가는 행(X) 방향으로만 실행되기 때문에, 어드레스 증가는 제2 소거 검증시에 종료되고, 이에 따라 소거 동작이 종료된다.
도 11 및 도 12는 제2 실시예에서의 소거 이전과 이후의 메모리 셀의 임계치의 분포를 나타낸다. 도 12와 관련하여, 소거 후 메모리 셀의 임계치의 분포가 하나의 비트선에 대한 메모리 셀에 대응하기 때문에, 이 분포는 사선으로 그려진 부분일 수 있다. 따라서, 전체 메모리 셀의 임계치의 분포를 모니터할 필요 없이, 제1 실시예와 동일한 종류의 효과를 또한 제2 실시예에서도 성취할 수 있다. 그러나, 이 경우, 약간의 소거 불량 셀이 있거나 약간의 소거 불량 셀이 하나의 비트선에 대해 생성될 때, 대부분의 메모리 셀의 임계치는 디프레션 상태로 된다. 이러한 일이 발생할 확률은 총 비트수가 몇개이든 한번이다.
또한, 도 6 및 도 4에서 나타낸 장치를 구성하는 각 회로 부품은 하드 회로나 컴퓨터 시스템일 수 있다. 컴퓨터 시스템을 이용하는 경우, 시스템이 사용하는CPU에 의해 상술한 동작을 제어하는 프로그램을 저장하는 ROM이 본 발명에 의한 저장 매체를 구성한다. 이러한 저장 매체로서는, 반도체 메모리, 광 디스크, 자기 광 디스크, 자기 기록 매체 등을 이용할 수 있다.
상기 설명으로부터 명백한 바와 같이, 본 발명은 사전설정된 수의 비트들의 임계치가 사전설정된 임계치 보다 작을 때, 소거 동작을 종료하도록 제어하는 방식으로 구성되어 있으며, 약간의 소거 불량 비트가 있거나 약간의 소거 불량 비트가 생성되고 있어도, 메모리 셀의 주요 임계치 분포를 원하는 값으로 유지할 수 있다. 따라서, 소거 동작의 반복 동안 소거 불량 비트가 있는 경우, 대부분의 메모리 셀의 임계치가 미리 결정된 값 이하가 되므로, 자동 소거 루틴을 정상적으로 종료할 수 있으며, 소거 동작의 반복을 연속적으로 실행할 수 있다. 또한, 본 발명은 약간의 소거 불량 비트가 있는 경우도 메모리 제품으로서 사용할 수 있다.
본 발명의 바람직한 실시예를 특정 용어를 사용하여 설명하였지만, 이 설명은 오직 설명을 위한 것이므로, 다음의 청구범위의 사상이나 영역에서 벗어나지 않고 다양한 변경 및 변형이 행해질 수 있음을 주지하기 바란다.

Claims (9)

  1. 저장 유닛 소거 장치에 있어서,
    상기 저장 유닛 상의 메모리 셀들을 반복하여 소거하는 소거 수단, 및
    상기 메모리 셀들이 상기 소거 수단에 의해 소거될 때, 상기 메모리 셀들의 전체 비트 수보다 적은 사전설정된 수의 비트들 각각의 임계치가, 사전설정된 임계치보다 작은 경우, 상기 소거 수단에 의한 상기 메모리 셀 소거를 종료하는 제어 수단
    을 포함하는 것을 특징으로 하는 저장 유닛 소거 장치.
  2. 제1항에 있어서, 상기 메모리 셀들의 사전설정된 수의 비트들을 선택하는 선택 수단을 포함하는 것을 특징으로 하는 저장 유닛 소거 장치.
  3. 제2항에 있어서, 상기 선택 수단은 상기 메모리 셀들 내의 특정 비트선 또는 특정 워드선을 선택하는 것을 특징으로 하는 저장 유닛 소거 장치.
  4. 저장 유닛 소거 방법에 있어서,
    상기 저장 유닛 상의 메모리 셀들을 반복하여 소거하는 단계, 및
    상기 메모리 셀들이 상기 소거 단계에서 소거될 때, 상기 메모리 셀들의 전체 비트 수 보다 적은 사전설정된 수의 비트들 각각의 임계치가, 사전설정된 임계치보다 작은 경우, 상기 소거 단계에서 상기 메모리 셀 소거를 종료하도록 제어하는 단계
    를 포함하는 것을 특징으로 하는 저장 유닛 소거 방법.
  5. 제4항에 있어서, 상기 메모리 셀들의 사전설정된 수의 비트들을 선택하는 단계를 포함하는 것을 특징으로 하는 저장 유닛 소거 방법.
  6. 제5항에 있어서, 상기 선택 단계에서, 상기 메모리 셀들 내의 특정 비트선 또는 특정 워드선을 선택하는 것을 특징으로 하는 저장 유닛 소거 방법.
  7. 프로그램을 저장하는 저장 매체에 있어서,
    상기 프로그램은,
    저장 유닛 상의 메모리 셀들을 반복 소거하기 위한 소거 프로세스, 및
    상기 메모리 셀들이 상기 소거 프로세스에 의해 소거될 때, 상기 메모리 셀들의 전체 비트 수보다 적은 사전설정된 수의 비트들 각각의 임계치가, 사전설정된 임계치보다 작은 경우, 상기 소거 프로세스에 의한 상기 메모리 셀 소거를 종료하기 위한 제어 프로세스
    를 실행하는 것을 특징으로 하는 저장 매체.
  8. 제7항에 있어서, 상기 메모리 셀들의 사전설정된 수의 비트들을 선택하기 위하여 선택 프로세스가 실행되는 것을 특징으로 하는 저장 매체.
  9. 제8항에 있어서, 상기 선택 프로세스는 상기 메모리 셀들 내의 특정 비트선 또는 특정 워드선을 선택하기 위해서 실행되는 것을 특징으로 하는 저장 매체.
KR1019990019906A 1998-06-01 1999-06-01 저장 유닛의 소거 장치 및 소거 방법, 및 저장 유닛의 소거 프로그램을 저장하는 저장 매체 KR100330679B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP15175998A JP3228225B2 (ja) 1998-06-01 1998-06-01 記憶装置の消去装置、記憶装置の消去方法及びそのプログラムを記憶した記憶媒体
JP1998-151759 1998-06-01

Publications (2)

Publication Number Publication Date
KR20000005772A KR20000005772A (ko) 2000-01-25
KR100330679B1 true KR100330679B1 (ko) 2002-04-03

Family

ID=15525684

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990019906A KR100330679B1 (ko) 1998-06-01 1999-06-01 저장 유닛의 소거 장치 및 소거 방법, 및 저장 유닛의 소거 프로그램을 저장하는 저장 매체

Country Status (4)

Country Link
US (1) US6118704A (ko)
JP (1) JP3228225B2 (ko)
KR (1) KR100330679B1 (ko)
TW (1) TW425560B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250388A (ja) * 2000-03-06 2001-09-14 Fujitsu Ltd 消去動作情報を記憶する不揮発性メモリ
JP2002230984A (ja) * 2001-02-05 2002-08-16 Fujitsu Ltd 不揮発性半導体記憶装置
US6629031B2 (en) * 2001-11-06 2003-09-30 Volvo Trucks North America, Inc. Vehicle tampering protection system
JP4424952B2 (ja) * 2003-09-16 2010-03-03 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP2009080884A (ja) * 2007-09-26 2009-04-16 Panasonic Corp 不揮発性半導体記憶装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5327383A (en) * 1992-04-21 1994-07-05 Intel Corporation Method and circuitry for erasing a nonvolatile semiconductor memory incorporating row redundancy
JP3348466B2 (ja) * 1992-06-09 2002-11-20 セイコーエプソン株式会社 不揮発性半導体装置
US5600593A (en) * 1994-12-06 1997-02-04 National Semiconductor Corporation Apparatus and method for reducing erased threshold voltage distribution in flash memory arrays
US5625600A (en) * 1995-05-05 1997-04-29 United Microelectronics Corporation Flash memory array with self-limiting erase
US5781477A (en) * 1996-02-23 1998-07-14 Micron Quantum Devices, Inc. Flash memory system having fast erase operation
JPH09320282A (ja) * 1996-05-27 1997-12-12 Sharp Corp 不揮発性半導体記憶装置の消去制御方法

Also Published As

Publication number Publication date
TW425560B (en) 2001-03-11
JP3228225B2 (ja) 2001-11-12
US6118704A (en) 2000-09-12
JPH11345493A (ja) 1999-12-14
KR20000005772A (ko) 2000-01-25

Similar Documents

Publication Publication Date Title
JP2716906B2 (ja) 不揮発性半導体記憶装置
US5659503A (en) Nonvolatile semiconductor memory having an improved reference voltage generating circuit
US7463526B2 (en) Programming method for flash memory capable of compensating reduction of read margin between states due to high temperature stress
US7298654B2 (en) Non-volatile memory device and associated method of erasure
KR100290195B1 (ko) 불휘발성 메모리 장치
EP0842516B1 (en) Method and apparatus for performing memory cell verification on a nonvolatile memory circuit
US7551503B2 (en) Method for refreshing a flash memory
JP2007052907A (ja) 不揮発性メモリセルの読出し方法
US6654286B2 (en) Nonvolatile semiconductor memory device detecting sign of data transformation
JP2000228094A (ja) 不揮発性半導体記憶装置
JP3080744B2 (ja) 電気的に書き込み一括消去可能な不揮発性半導体記憶装置
US6438037B1 (en) Threshold voltage compacting for non-volatile semiconductor memory designs
KR100487031B1 (ko) 누설 셀의 검출 및 복구를 외부에서 트리거하는 플래시메모리
KR20040071293A (ko) 프로그래밍 방법, 제품 및 장치
JP3204379B2 (ja) 不揮発性半導体記憶装置
JP2007164892A (ja) 不揮発性半導体記憶装置のしきい値読み出し方法及び不揮発性半導体記憶装置
US6870771B2 (en) Nonvolatile semiconductor memory device that can suppress effect of threshold voltage variation of memory cell transistor
US6459619B1 (en) Non-volatile semiconductor memory device for selectively re-checking word lines
KR100330679B1 (ko) 저장 유닛의 소거 장치 및 소거 방법, 및 저장 유닛의 소거 프로그램을 저장하는 저장 매체
US6108263A (en) Memory system, method for verifying data stored in a memory system after a write cycle and method for writing to a memory system
US5579270A (en) Flash EEPROM with auto-function for automatically writing or erasing data
JP4251717B2 (ja) 不揮発性半導体記憶装置
KR100335769B1 (ko) 플래쉬 메모리 소자의 프로그램 방법
JPH0644791A (ja) 不揮発性半導体装置
JPH1145588A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050309

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee