TW425560B - Erasing device and method of storage unit, and storage medium storing program for erasing in storage unit - Google Patents

Description

425560 五、發明說明（1) 【發明之背景】 1. 發明之技術領域 本發明係關於一種記憶單元之抹除裝置及記憶方法， 如快閃記憶體等，與在記憶單元中儲存有抹除用程式之記 憶媒體，該媒體自動抹除記憶單元中之記憶内容。 2. 相關技術之說明 依照習知快閃記憶體中的自動抹除方法，若在記憶單 元中沒有缺陷位元存在，臨限值將如圖1和2改變。一開 始，整個記憶單元的臨限值將自動地按照布線後的臨限義 準排列。在圖1中，整個記憶單元的臨限位準將提升到超 過寫入臨限決定位準，例如，超過6 V。 在抹除過程中，如圖2所示，記憶單元將被抹除，直 到整個抹除'说憶單元的臨限值降至低於一抹除臨限決定位 準為止，例V，低於3 V。記憶抹除通常經由重覆此種過程 而達成。 相反地，在記憶單元中有抹除缺陷位元時，抹除狀況 將便成如圖3所示。當有缺陷單元沒有低於抹除臨限決定 位準（3 V )時，在自動抹除過程下的快閃記憶體將認為抹 除尚未完成，繼續執行抹除的動作。因此，在多數記憶單 元中，臨限位準變成低於0 V，意謂記憶單元進入一低值狀 態。在此狀態中，在位元線上有低值單元，使得讀取時_ 以正常讀取。 圖4為一顯示習知快閃記憶體抹除裝置之結構圖：。 該抹除裝置包’含一記憶單元陣列1 ，包括電晶體

第5頁 五、發明說明（2) TR1,1 'TR1,2 ' .......T R x，y，作為記憶單元；一列解碼 器2對字元線（W 1、W 2 .......W X )解碼；一行解碼器3對 位元線（B1、B 2 ......、B y )解碼；一感測放大器4债測 記憶單元的資料（臨限位準）·，一參考電壓產生器5產生 感測放大器4的參考電壓V R ; —資料判定電路6判定讀入的 資料是否為一期望值；一記憶單元電壓控制電路8控制記 憶單元電壓；以及一源電壓施加電路9判定在收到記憶單 元電壓控制電路8送來的信號VE時是否對電源端施加電 壓。 以下對照圖5之時序波形圖敘述習知抹除裝置之程 序。 首先，關於一快閃記憶體的抹除程序，敘述一採用源 抹除系統的抹除程序。圖的左端描述當記憶單元抹除時的 時序波形。字元線（W1 ' W 2 .......W X )皆為Ο V，位元線 (B1 ' B 2 ' ......、By)為開路，感測放大器4不運作，因 此，信號VS、VSA和DD為不確定，信號ADD、CLK1和FG為初 期值，信號VE由控制抹除時序的信號CLK2決定以輸出至源 電壓施加電路9。 源電壓施加電路9依信號VE施加一抹除電壓VSO至記憶 單元的電源端。一信號VW由信號CLK2產生如信號VE，用於 由列解碼器2控制的字元線電壓，將所有字元線都變成_ 0 V。此時，一高電壓施加於記憶單元的電源端，電子從記 憶單元的浮置閘中被帶出，導至記憶單元的臨限值下降。 以下敘述習知技術中量測被抹除記憶單元之臨限值的

五、發明說明（3) 程序。此處，參照圖5所顯示之抹除確認區間之時序波 形。首先，字元線從W1、W 2 ......等開始依序升壓。在位元 線中，進行讀取的位元線被升壓，當讀取完畢後在字元方 向上，下一個位元線升壓以讀取。此時，信號V S為記憶單 元的汲電壓，經由比較VS與信號VR，可發現記憶單元的臨 限值。由感測放大器電路4判定的資料輸出為信號VSA， 和資料判定電路6中的期望值比較，輸出為信號DD。此 時，從信號VSA和EXOR邏輯而來的資料判定電路6中啲期望 值低。當位址信號ADD成為最後位址X = x，Y = y時，信號FG 於内部位址增量電路7產生，結束抹除程序。 在上述習知之抹除裝置中，經由内部位址增量電路7 定址整個記憶單元，判定抹除程序結束與否。具體地，參 考圖5，在圖左'邊的抹除狀態，抹除電壓施加在整個記憶 單·元的電f端上。現在關於抹除確認，信號ADD依序指示 記憶單元陣列的位址。此處，位址由X二1 ，y = 1增加到 x = 2，yZ2。當x = 2 ，y = 2時信號DD出現，表示記憶單元的抹 除狀態並不完全。因此，自動抹除程序繼續到下一抹除狀 態，電源電壓再一次施加到整個記憶單元的電源端。在下 個抹除確認中，確認將從X = 2，y = 2開始，一直反覆到該位 1 址成為最後一'.個位址。因此如前所述，如果存在一抹除缺 陷記憶單元或者在過程當中產生抹除缺陷單元，抹除狀態 可能會發生多次Μ結果，多數的記憶單元將落入低值狀 態，最後造成讀取的失敗。 【發明之概遠】

425560 五、發明說明（4) 本發明的目的之一為解決上述的問題，並提供抹除裝 置及記憶單元如快閃記憶體等在記憶單元上自動反覆抹除 程序的方法，以及一記憶媒體以儲存抹除記憶單元的程 式，該程式可避免大部份記憶單元落入低值狀態以保持一 預期值，即使在記憶單元進行抹除程序時有抹除缺陷位元 存在。 依據本發明的第一實施態樣，提出一記憶單元的抹除 裝置，包含：一抹除機構反覆抹除記憶裝置中的記憶單 元；一控制機構，當記憶單元被抹除機構抹除時，在預定 數目的位元之臨限值比預設的臨限值小時，結束該記憶單 元的抹除動作。該預定的數目比記憶單元全部位元數少。 依據本發明的第二實施態樣，提出一如第一實施態樣 之記憶單元抹除裝置，包含一選擇機構以選擇記憶單元中 預定數目的位元。 依據本發明的第三實施態樣，提出一如第二實施態樣 之記憶單元抹除裝置，其中該選擇機構選擇記憶單元中特 定的位元線或特定的字元線。 依據本發明的第四實施態樣，提出一記憶單元的抹除 方法，包含下列步驟：反覆抹除記憶裝置中的記憶單元； 並控制，當記憶單元於抹除步驟被抹除時，在預定數目的 位元之臨限值比預設的臨限值小時，結束該記憶單元的抹 除動作。該預定的數目比記憶單元全部位元數少。 依據本發明的第五實施態樣，提出一如第四實施-態樣 之記憶單元的抹除方法，包含選擇記憶單元中預定數目位

第8頁 425560 五、發明說明（5) 元的步驟。 六實施態樣，提出一如第五實施態樣 法，其中在選擇步驟時，選擇記憶單 特定的字元線。 七實施態樣，提出一儲存一程式的記 執行一抹除程序以反覆抹除記憶裝置 —控制程序，當當記憶單元被抹除程 目的位元之臨限值比預設的臨限值小 的抹除動作。該預定的數目比記憶單 八實施態樣，提出一如第七實施態樣 媒體，其中選擇程序執行時選擇記憶 元。 九實施態樣，提出一如第八實施態樣 媒體，其中選擇程序執行時選擇記憶 或特定的字元線。 明之目的及新特色在詳細敘述時若對 全地展現，其中： ，顯示一習知抹除裝置中記憶單元寫 依據本發明的第 之記憶單元的抹除方 元中特定的位元線或 依據本發明的第 憶媒體，其中該程式 上的記憶單元，以及 序抹除時，在預定數 時，結束該記憶單元 元全部位元數少。 依據本發明的第 之儲存一程式的記憶 單元中預定數目的位 依據本發明的第 之儲存一程式的記憶 單元中特定的位元線 【圖式之簡單說明】 上述及以下本發 應以下的圖式會更完 圖1為一特徵圖 入後的臨限值分布； 圖2為一特徵圖，顯示一習知抹除裝置中記憶單元抹 除後的臨限值分布； 圖3為一特徵圖，顯示一習知抹除裝置中抹除缺陷單

第9頁 五、發明說明（6) 元後記憶單元的臨限值分布； 圖4為一習知抹除裝置的結構圖； 圖5為一習知抹除裝置程序的時序圖； 圖6為一結構圖，顯示依據本發明之記憶單元抹除裝 置的第一實施例； 圖7為一本發明之第一實施例程序的時序圖； 圖8為一特徵圖，顯示本發明之第一實施例中記憶單 元寫入後的臨限值分布； 圖9為一特徵圖，顯示本發明之第一實施例中記憶單 元抹除後的臨限值分布； 圖1 0為一本發明之第二實施例程序的時序圖； 圖1 1為一特徵圖，顯示本發明之第二實施例中記憶單 元寫入後的臨限值分布；以及 圖1 2為一特徵圖，顯示本發明之第二實施例中記憶單 元抹除後的臨限值分布。 【符號之說明】 1〜記憶單元陣列 2〜列解碼器 3 ~行解碼器 4〜感測放大器 5〜參考電壓電路 6〜資料判定電路 7〜内部位址增量電路 8〜記憶單元電壓控制電路

第10頁 五、發明說明（7) 9〜源電壓施加電路 1 0〜位元計數器 TR1，1至TRx, y〜電晶體 W1至Wx~字元線 B 1至B y〜位元線 【較佳實施例之詳細說明】 本發明之較佳實施例將參照相關圖示加以詳細說明。 圖6顯示本發明的第一實施例。顯示的結構基本上和 習知抹除裝置相同，除了其具有一位元計數器10。又，根 據圖6與圖4，相同的構成物具有相同的代號。 .一 該抹除裝置包含一記憶單元陣列1 ，包括電晶體 TR1 , 1、TR1，2 ........TRx，y，作為記憶單元；一列解碼 器2對字元線（W1、W 2 ........W X )解碼；一行解碼器3對 位元線（B 1、B 2........B y )解瑪；一感測放大器4债測 記憶單元的資料（臨限位準）：一參考電壓產生器5產生 感測放大器4的參考電壓VR ; —資料判定電路6判定讀入的 資料是否為一期望值；一記憶單元電壓控制電路8控制記 憶單元電壓；一源電壓施加電路9判定在收到記憶單元電 壓控制電路8送來的信號V E時是否對電源端施加電壓；以 及一位元計數器1 0基於從資料判定電路6送達的判定信號 來計數位元的數目。 位元計數器1 0將資料判定電路6的信號DD和内部位址 增量電路7的信號FG相加。然後當信號FG2從位元計數器1 0 ·

第11頁 42556 0 五、發明說明（8) 出現時，由記憶單元電壓控制電路8供應到記憶單元的電 壓結束，因此抹除程序受控制而停止。 依據本實施例，一具有自動反覆抹除記憶單元的功能 之電可抹除可程式非揮發性記憶體（以下稱為快閃記憶體 )提供一控制功能，可選擇比全部位元數（記憶單元）少 的任意之位元數，俾當任意數目之位元的臨限值小於預定 的臨限值時，即終止抹除程序。 在圖6中，在抹除程序時，感測放大器4決定記憶單 元的臨限值是否要抹除到低於一預定位準的電壓。判定信 號DD從資料判定電路6輸入到位元計數器1 0，當資料為一 預期的值時，即一抹除狀態，位元計數器1 0在各時脈CLK 1 加一。又，C L K 1操作内部位址增量電路7以正向增加記憶 單元的位址。此時，當一位址信號ADD指出記憶單元的最 終位址時，發出一最終位址旗標信號F G。 當信號FG出現，位元計數器10決定該計數是否大於一 預定數目。當計數大於該預定數目時，發出信號FG2，並 結束抹除程序。按照此一方式，依據本發明，已被抹除過 之記憶單元會遞增計數到該計數值達到一預定的位元數為 止，以執行抹除判定。 因此，即使當抹除缺陷記憶單元時，當大部份的記憶 單元都抹除到一預定的記憶單元臨限值後，抹除程序就會 停止。然而，在習知技術中，除非所有的記憶單元都抹除 到不高於一預定的記憶單元臨限值，否則抹除程序將不會 停止，導致大部份記憶單元的臨限值降到低於0 V，即到達

第12頁 425560 五、發明說明（9) 低值狀態，造成下個寫入動作的失敗。然而，在此實施例 中，此類問題可以預防，且缺陷位元的存在不會影響裝置 的運作性。 以下將參照圖7的時序波形圖來敘述如圖6顯示之抹除 裝置的運作。 首先，根據本實施例中快閃記憶體的抹除程序，敘述 一使用源抹除系統的抹除程序。圖7的左端描述抹除時的 時序波形。字元線（W1、W 2 .......W X )都為0 V，位元線 (B 1 、B 2........By )為開路，感測放大器4不運作，因 此，信號VS、VSA和DD未決定，信號ADD、CLK1和FG為初始 值，信號V E由控制抹除時序以輸出至源電壓施加電路9的 信號CLK2決定。 源電壓施加電路9以信號VE施加一抹除電壓VS0至記憶 單元的電源端。一信號VW由信號CLK2如信號VE般產生，用 於由列解碼器2控制的字元線電壓，將所有字元線都變成 〇 V。此時，一高壓施加到記憶單元的電源端，電子從記憶 單元的浮置閘中被帶出，導至記憶單元的臨限值下降。 以下敘述習知技術中量測被抹除記憶單元之臨限值的 程序。此處，參照圖7顯示的抹除確認區間之時序波形。 首先，字元線從W 1、W 2 ......開始依序升壓。在位元線中， 被傳導到讀取的被升壓，當讀取完畢後在字元方向上，下 一個位元線升壓以讀取。此時，信號V S為記憶單元的汲電 壓，經由比較VS與信號VR，可發現記憶單元的臨限值。由 感測放大器電路4判定的資料輸出為信號VSA，和資料判

第13頁 五、發明說明（10) 定電路6中的期望值比較，輸出為信號DD。此時，從信號 VSA和EXOR邏輯而來的資料判定電路6中的期望值低。 當位址信號ADD為最後位址X = x、Y:y時，信號FG出現 於内部位址增量電路7，同時位元計數器10檢查該計數是 否超過一預定的數目，當該計數超過一預定的數目時，信 號F G 2出現，並輸入至記憶單元電壓控制電路8，結束抹除 程序。 如上所述，依據本實施例，具有藉由自動抹除方式的 反覆抹除記憶單元功能的之電可抹除可程式非揮發性記憶 體，當小於全部位元數之任意數目的位元之臨限值小於預 定的臨限值時，即可終止抹除程序。因此，於本實施例， 乃可獲得後述之效果。 圖8顯示記憶單元在抹除前的臨限值分布，其中該臨 限值分布高於寫入臨限決定位準6. 0 V。接下來的敘述中， 抹除臨限決定位準設定為1 . 5 V，記憶單元的位元計數設定 為全部位元數的一半。此時，抹除記憶單元的臨限值分布 平均值將和全部位元中之半數大致相同。因此，平均抹除 臨限位準將成為大約1 . 5 V。在本發明的抹除方法中，所有 記憶單元的位元不需要都變成低於1. 5 V。因此，即使有如 圊9中所示之抹除缺陷位元單元存在，記憶單元主要部份 的臨限值分布可以控制維持在一較佳值。 根據上述程序，當反覆過程中，即使產生抹除缺陷位 元，大部份記憶單元的臨限值仍變成低於1. 5 V。因此，該 自動抹除程序將正常結束。因此，即使在有抹除缺陷位元

第14頁 五、發明說明（11) 產生的狀態下，該反覆判定可以持續執行。因此，本發明 能夠使用於可能有抹除缺陷位元的記憶產品。 以下描述本發明的第二實施例。基本上，該第二實施 例和圖4所示的習知抹除裝置結構相同。唯一不同處為其 内部位址增量電路7的位址增量僅在列（X )方向，行（Y )方向固定不變。 圖1 0顯示一第二實施例中的時序波形。基本動作如習 知例和第一實施例所述。然而，由於增量只在列（X )方 向進行，位址增量在第二抹除確認時結束，同時抹除程序 結束。 圖1 1和圖1 2顯示第二實施例中抹除前後記憶單元的臨 限值分布。參考圖1 2，由於記憶單元抹除後的臨限值分布 只對應到記憶裝置的單一位元線，其分布應為對角線的陰 影部份。因此，第一實施例中相同的效應也可以包含於第 二實施例中，藉由監測記憶裝置上單一位元線的臨限值分 布，不用監測所有記憶單元的臨限值分布。然而，在此情 況中，當單一位元線上有抹除缺陷單元產生時，大部份記 憶單元的臨限值將落入低值狀態。這種情況發生的機率是 1比全部位元線的數目。 又，圖6和圖4中所示裝置的各電路組成部份都可以為 一硬體電路或一電腦系統。在應用一電腦系統的情形時， 儲存有藉由此一系統所採用之C PU而控制上述程序之程式 的ROM，構成了本發明的記憶媒體。對於該記憶媒體，可 光碟 以使用一半導體記憶體 磁性光碟片，一磁性

第15頁 425560 五、發明說明（12) 記錄媒體等。 由如上說明可知，本發明的建構方式，為當一預定數 目位元的臨限值小於一預定的臨限值時，即控制結束該抹 除程序，因此，即使當有抹除缺陷位元存在或有抹除缺陷 位元產生，仍可將位於主要分布區的記憶單元之臨限值維 持於一希望值。如此，當在反覆抹除程序中存在抹除缺陷 位元時，多數記憶單元的臨限值變成低於預定值，因此自 動抹除程序可以正常結束，且一反覆的抹除程序可以接著 執行。又，本發明可以用於存在抹除缺陷位元的記憶產 品。 本發明之較佳實施例雖已使用特定形式加以敘述，然 而該敘述僅為舉例性，吾人應了解在不背離本發明申請專 利的範圍或精神之情況下，仍可對本發明加以修改及變 化0

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Claims (1)

1. 4 2556 Ο 六、申請專利範圍 1. 一 一抹除 一控制 於各預定數 下，即結束 數目比全部 2. 如 含： 3. 如 中該選擇機 種記憶單元抹除裝置，包含： 機構，重覆抹除記憶裝置上記憶單元；及 機構，當該記憶單元正由該抹除機構抹除時， 目位元的臨限值低於一預定的臨限值之情況 該抹除機構對該記憶單元的抹除動作，該預定 該記憶單元的位元數小。 申請專利範圍第1項之記憶單元抹除裝置，包 一選擇機構，用以選擇該記憶單元的該預定位元數。 申請專利範圍第2項之記憶單元抹除裝置，其 構在該記憶單元中選擇特·定位元線或特定字元 線 4. 反覆抹 當於該 目位元的臨 抹除步驟中 記*憶單元的 5. 如 含以下步驟 選擇該 6. 如 中在該選擇 字元線。 種記憶單元抹除方法，包含以下步驟： 除記憶裝置上之記憶單元；以及 抹除步驟中該記憶單元被抹除時，於各預定數 限值小於一預定的臨界值之情況下，即結束該 該記憶單元的抹除動作，該預定數目比全部該 位元數少。 申請專利範圍第4項之記憶單元抹除方法，包 記憶裝置之該預定位元數。 申請專利範圍第5項之記憶單元抹除方法，其 步驟時，選擇該記憶裝置之特定位元線或特定

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   六、申請專利範圍 7. 一種儲存程式之記憶媒體，該程式執行： 一抹除裎序，重覆抹除記憶裝置上記憶單元；以及 一控制程序，當該記憶單元正由該抹除機構抹除時， 於各預定數目位元的臨限值低於―預定的臨限值之情況 下，即結束該抹除機構對該記憶單元的抹除動作，該預定 數目比全部該記憶單元的位元數小。 8. 如申請專利範圍第7項之儲存程式之記憶媒體， 其中執行一選擇程序來選擇該記憶裝置之該預定位元數。 9. 如申請專利範圍第8項之儲存程式之記憶媒體， 其中該選擇程序以選擇該記憶裝置之特定位元線或特定字 元線。

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