CN110931061A - 半导体器件 - Google Patents

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Abstract

一种半导体器件包括：信息信号发生电路，其被配置成根据基于模式寄存器读取命令而产生的输入控制信号来储存寄存器信息，以及根据基于模式寄存器读取命令而产生的输出控制信号来输出所储存的寄存器信息。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年9月20日向韩国知识产权局提交的申请为10-2018-0113301的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例总体而言涉及一种执行模式寄存器读取操作的半导体器件。
背景技术
半导体器件包括储存执行内部操作所需的信息的寄存器。内部操作所需的模式信息可以包括诸如CAS(列地址选通)延时(latency)的各种延时信息和诸如突发长度的数据信息。当执行初始化操作(例如，启动操作)时，半导体器件可以通过执行模式寄存器写入操作来将必需的模式信息储存在寄存器中。
发明内容
在一个实施例中，一种半导体器件可以包括：寄存器信息发生电路，其被配置成基于模式寄存器读取命令来产生寄存器信息；以及信息信号发生电路，其被配置成根据基于所述模式寄存器读取命令而产生的输入控制信号来储存所述寄存器信息，以及根据基于所述模式寄存器读取命令而产生的输出控制信号来输出所储存的寄存器信息。
在一个实施例中，一种半导体器件可以包括：输入控制信号发生电路，其被配置成基于模式寄存器读取信号来顺序地产生第一输入控制信号和第二输入控制信号；输出控制信号发生电路，其被配置成基于所述模式寄存器读取信号来顺序地产生第一输出控制信号和第二输出控制信号；以及信息信号发生电路，其被配置成在所述模式寄存器读取信号被第一次产生时根据所述第一输入控制信号来储存寄存器信息，根据所述第一输出控制信号来将所储存的寄存器信息输出作为信息信号，在所述模式寄存器读取信号被第二次产生时根据所述第二输入控制信号来储存所述寄存器信息，以及根据所述第二输出控制信号来将所储存的寄存器信息输出作为所述信息信号。
在一个实施例中，一种半导体器件可以包括：输出控制信号发生电路，其被配置成基于包括模式寄存器读取命令的模式寄存器读取信号来顺序地产生输出控制信号；以及信息信号发生电路，其被配置成根据所述输出控制信号来输出所储存的寄存器信息。
附图说明
图1是图示根据一个实施例的半导体器件的配置的示例代表的框图。
图2是图示图1中所示的半导体器件中包括的寄存器信息发生电路的配置的示例代表的框图。
图3是图示图2中所示的寄存器信息发生电路中包括的选择控制信号发生电路的示例代表的电路图。
图4是用来辅助说明图2中所示的寄存器信息发生电路中包括的寄存器选择信号发生电路的操作的表格的示例代表。
图5是图示图2中所示的寄存器信息发生电路中包括的寄存器信息储存电路的示例代表的电路图。
图6是图示图1中所示的半导体器件中包括的输入控制信号发生电路的配置的示例代表的框图。
图7是图示图1中所示的半导体器件中包括的输出控制信号发生电路的配置的示例代表的框图。
图8是图示图7中所示的输出控制信号发生电路中包括的输出标志发生电路的配置的示例代表的框图。
图9是图示图1中所示的半导体器件中包括的信息信号发生电路的配置的示例代表的框图。
图10是图示图9中所示的信息信号发生电路中包括的第一信息信号发生电路的示例代表的电路图。
图11是图示图9中所示的信息信号发生电路中包括的第二信息信号发生电路的示例代表的电路图。
图12是图示图9中所示的信息信号发生电路中包括的第三信息信号发生电路的示例代表的电路图。
图13和图14是用来辅助说明图1至图12中所示的半导体器件的操作的时序图的示例代表。
图15是图示根据其他实施例的半导体器件的配置的示例代表的框图。
图16是图示根据其他实施例的半导体器件的配置的示例代表的框图。
具体实施方式
在下文中，将在下面参照附图通过实施例的各个示例来描述半导体器件。
各个实施例可以针对执行模式寄存器读取操作的半导体器件。
根据实施例，通过在每次输入模式寄存器读取命令时将寄存器信息储存在管道锁存器中以及输出信息信号，可以稳定地且连续地执行模式寄存器读取操作。
此外，根据实施例，通过使用管道锁存器连续地执行模式寄存器读取操作，可以减少电流消耗并且使执行模式寄存器读取操作所需的布局面积最小。
如图1中所示，根据一个实施例的半导体器件10可以包括内部时钟发生电路1、命令解码器2、寄存器信息发生电路3、输入控制信号发生电路4、输出控制信号发生电路5和信息信号发生电路6。
内部时钟发生电路1可以接收时钟CLK(即，时钟信号)以及产生第一内部时钟CLKR(即，第一内部时钟信号)和第二内部时钟CLKF(即，第二内部时钟信号)。内部时钟发生电路1可以产生与时钟CLK具有相同相位的第一内部时钟CLKR。内部时钟发生电路1可以产生与时钟CLK具有相反相位的第二内部时钟CLKF。虽然在一个实施例中第一内部时钟CLKR和第二内部时钟CLKF中的每个内部时钟的周期被设置成与时钟CLK的周期相同，但是每个内部时钟的周期可以根据实施例而被设置成与时钟CLK的周期不同。
命令解码器2可以基于命令地址CA<1:L>、芯片选择信号CS和第一内部时钟CLKR来产生模式寄存器写入信号EMRW、模式寄存器读取信号EMRR和读取信号ERT。命令地址CA<1:L>可以包括从半导体器件10外部施加的命令和地址。命令地址CA<1:L>的比特位数L可以根据实施例而被不同地设置。
在具有第一逻辑电平组合的命令地址CA<1:L>同步于芯片选择信号CS和第一内部时钟CLKR而被输入的情况下，命令解码器2可以产生模式寄存器写入信号EMRW。模式寄存器写入信号EMRW可以被产生以用于在将信息储存在模式寄存器中的模式寄存器写入操作。命令地址CA<1:L>的用于产生模式寄存器写入信号EMRW的第一逻辑电平组合可以根据实施例而不同地设置。
在具有第二逻辑电平组合的命令地址CA<1:L>同步于芯片选择信号CS和第一内部时钟CLKR而被输入的情况下，命令解码器2可以产生模式寄存器读取信号EMRR。模式寄存器读取信号EMRR可以被产生以用于输出储存在模式寄存器中的信息的模式寄存器读取操作。命令地址CA<1:L>的用于产生模式寄存器读取信号EMRR的第二逻辑电平组合可以根据实施例而不同地设置。
在具有第三逻辑电平组合的命令地址CA<1:L>同步于芯片选择信号CS和第一内部时钟CLKR而被输入的情况下，命令解码器2可以产生读取信号ERT。读取信号ERT可以被产生以用于输出储存在存储单元中的数据的读取操作。命令地址CA<1:L>的用于产生读取信号ERT的第三逻辑电平组合可以根据实施例而不同地设置。
寄存器信息发生电路3可以基于模式寄存器写入信号EMRW、模式寄存器读取信号EMRR和第二内部时钟CLKF来从命令地址CA<1:2>产生第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>。在模式寄存器写入信号EMRW或模式寄存器读取信号EMRR被产生的情况下，寄存器信息发生电路3可以根据同步于第二内部时钟CLKF而输入的命令地址CA<1:2>的逻辑电平组合来选择性地产生第一寄存器信息信号MR_1<1:3>、第二寄存器信息信号MR_2<1:3>和第三寄存器信息信号MR_3<1:3>之中的一个信息信号。稍后将参照图2至图5来描述寄存器信息发生电路3的配置和操作。
输入控制信号发生电路4可以基于模式寄存器读取信号EMRR来产生第一输入控制信号至第三输入控制信号PIN<1:3>。在模式寄存器读取信号EMRR被产生的情况下，输入控制信号发生电路4可以顺序地产生第一输入控制信号至第三输入控制信号PIN<1:3>。在模式寄存器读取信号EMRR被第一次产生的情况下，输入控制信号发生电路4可以产生第一输入控制信号PIN<1>。在模式寄存器读取信号EMRR被第二次产生的情况下，输入控制信号发生电路4可以产生第二输入控制信号PIN<2>。在模式寄存器读取信号EMRR被第三次产生的情况下，输入控制信号发生电路4可以产生第三输入控制信号PIN<3>。稍后将参照图6来描述输入控制信号发生电路4的配置和操作。
输出控制信号发生电路5可以基于模式寄存器读取信号RMRR、读取信号ERT和第二内部时钟CLKF来产生第一输出控制信号至第三输出控制信号POUT<1:3>。在模式寄存器读取信号EMRR或读取信号ERT被产生的情况下，输出控制信号发生电路5可以在从同步于第二内部时钟CLKF开始经过了预设输出延迟时段的时刻处产生第一输出控制信号至第三输出控制信号POUT<1:3>。输出控制信号发生电路5可以在从模式寄存器读取信号EMRR或读取信号ERT被第一次产生的时刻开始经过了输出延迟时段的时刻处产生第一输出控制信号POUT<1>。输出控制信号发生电路5可以在从模式寄存器读取信号EMRR或读取信号ERT被第二次产生的时刻开始经过了输出延迟时段的时刻处产生第二输出控制信号POUT<2>。输出控制信号发生电路5可以在从模式寄存器读取信号EMRR或读取信号ERT被第三次产生的时刻开始经过了输出延迟时段的时刻处产生第三输出控制信号POUT<3>。稍后将参照图7和图8来描述输出控制信号发生电路5的配置和操作。
信息信号发生电路6可以基于第一输入控制信号至第三输入控制信号PIN<1:3>和第一输出控制信号至第三输出控制信号POUT<1:3>来从第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>产生第一信息信号至第三信息信号OP<1:3>。信息信号发生电路6可以基于第一输入控制信号至第三输入控制信号PIN<1:3>来储存被产生的第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>之中的一个信息。信息信号发生电路6可以基于第一输出控制信号至第三输出控制信号POUT<1:3>来将在第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>之中的被储存的信息输出作为第一信息信号至第三信息信号OP<1:3>。稍后将参照图9至图12来描述信息信号发生电路6的配置和操作。
如图2中所示，寄存器信息发生电路3可以包括选择控制信号发生电路31、寄存器选择信号发生电路32和寄存器信息储存电路33。
在模式寄存器写入信号EMRW或模式寄存器读取信号EMRR被产生的情况下，选择控制信号发生电路31可以同步于第二内部时钟CLKF来锁存命令地址CA<1:2>，以及可以从锁存的命令地址CA<1:2>产生选择控制信号MA<1:2>。稍后将参照图3来描述选择控制信号发生电路31的配置和操作。
寄存器选择信号发生电路32可以从选择控制信号MA<1:2>产生寄存器选择信号RS<1:3>。寄存器选择信号发生电路32可以通过将选择控制信号MA<1:2>进行解码来产生寄存器选择信号RS<1:3>。寄存器选择信号发生电路32可以根据选择控制信号MA<1:2>的逻辑电平组合来产生寄存器选择信号RS<1:3>中包括的比特位之中的一比特位。稍后将参照图4来描述寄存器选择信号发生电路32的操作。
寄存器信息储存电路33可以从寄存器选择信号RS<1:3>产生第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>。寄存器信息储存电路33可以根据寄存器选择信号RS<1:3>的逻辑电平组合来选择性地产生第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>之中的一个信息。在寄存器选择信号RS<1:3>具有第一逻辑电平组合的情况下，寄存器信息储存电路33可以产生第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>之中的第一寄存器信息MR_1<1:3>。在寄存器选择信号RS<1:3>具有第二逻辑电平组合的情况下，寄存器信息储存电路33可以产生第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>之中的第二寄存器信息MR_2<1:3>。在寄存器选择信号RS<1:3>具有第三逻辑电平组合的情况下，寄存器信息储存电路33可以产生第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>之中的第三寄存器信息MR_1<1:3>。寄存器选择信号RS<1:3>的第一逻辑电平组合至第三逻辑电平组合可以根据实施例而不同地设置。稍后将参照图5来描述寄存器信息储存电路33的配置和操作。
如图3中所示，选择控制信号发生电路31可以包括内部求和命令电路311、命令延迟器312、反相命令发生器313、第一寄存器信息输出器314和第二寄存器信息输出器315。
内部求和命令电路311可以对模式寄存器写入信号EMRW和模式寄存器读取信号EMRR进行求和，以及产生内部求和命令IMRRW。内部求和命令电路311可以执行“或”运算，以及可以包括例如“或”门OR31。或门OR31可以接收模式寄存器写入信号EMRW和模式寄存器读取信号EMRR，以及可以执行“或”逻辑运算。在模式寄存器写入信号EMRW或模式寄存器读取信号EMRR被产生的情况下，内部求和命令电路311可以产生内部求和命令IMRRW。
命令延迟器312可以将内部求和命令IMRRW延迟，以及产生延迟求和命令IMRRWD。命令延迟器312将内部求和命令IWRRW延迟的延迟时段可以根据实施例而不同地设置。
反相命令发生器313可以包括反相器IV31。反相器IV31可以反相并缓冲延迟求和命令IMRRWD。反相命令发生器313可以反相并缓冲延迟求和命令IMRRWD以及产生反相求和命令IMRRWDB。
第一寄存器信息输出器314可以包括第一命令地址锁存器317，以及可以执行反相操作和可以包括例如反相器IV32、IV33和IV34。第一命令地址锁存器317可以同步于第二内部时钟CLKF而锁存命令地址CA<1>，以及输出锁存的命令地址CA<1>作为内部命令地址ICAF<1>。第一命令地址锁存器317可以通过D触发器来实现。在延迟求和命令IMRRWD被产生为逻辑高电平的情况下，反相器IV32可以反相并缓冲内部命令地址ICAF<1>，以及可以将信号输出到节点nd31。反相器IV33可以反相并缓冲节点nd31的信号，以及可以经由节点nd32来输出选择控制信号MA<1>。在反相求和命令IMRRWDB被产生为逻辑高电平的情况下，反相器IV34可以反相并缓冲节点nd32的信号，以及可以将信号输出到节点nd31。反相器IV33和IV34可以锁存节点nd31的信号和节点nd32的信号。在模式寄存器写入信号EMRW或模式寄存器读取信号EMRR被产生的情况下，第一寄存器信息输出器314可以同步于第二内部时钟CLKF来锁存命令地址CA<1>，以及可以从锁存的命令地址CA<1>来产生选择控制信号MA<1>。
第二寄存器信息输出器315可以包括第二命令地址锁存器318，以及可以执行反相操作和可以包括例如反相器IV36、IV37和IV38。第二命令地址锁存器318可以同步于第二内部时钟CLKF来锁存命令地址CA<2>，以及输出锁存的命令地址CA<2>作为内部命令地址ICAF<2>。第二命令地址锁存器318可以通过D触发器来实现。在延迟求和命令IMRRWD被产生为逻辑高电平的情况下，反相器IV36可以反相并缓冲内部命令地址ICAF<2>，以及可以将信号输出到节点nd33。反相器IV37可以反相并缓冲节点nd33的信号，以及可以经由节点nd34来输出选择控制信号MA<2>。在反相求和命令IMRRWDB被产生为逻辑高电平的情况下，反相器IV38可以反相并缓冲节点nd34的信号，以及可以将信号输出到节点nd33。反相器IV37和IV38可以锁存节点nd33的信号和节点nd34的信号。在模式寄存器写入信号EMRW或模式寄存器读取信号EMRR被产生的情况下，第二寄存器信息输出器315可以同步于第二内部时钟CLKF来锁存命令地址CA<2>，以及可以从锁存的命令地址CA<2>来产生选择控制信号MA<2>。
参考图4，可以看到根据选择控制信号MA<1:2>的逻辑电平组合而产生的寄存器选择信号RS<1:3>的逻辑电平组合。在选择控制信号MA<1:2>的逻辑电平组合为“H、L”的情况下，寄存器选择信号RS<1:3>的逻辑电平组合可以被产生成“H、L、L”。选择控制信号MA<1:2>的逻辑电平组合为“H、L”的情况意味着选择控制信号MA<1>为逻辑高电平而选择控制信号MA<2>为逻辑低电平。寄存器选择信号RS<1:3>的逻辑电平组合为“H、L、L”的情况意味着寄存器选择信号RS<1>被产生为逻辑高电平。在选择控制信号MA<1:2>的逻辑电平组合为“H、L”的情况下，寄存器选择信号RS<1>可以被产生为逻辑高电平。在选择控制信号MA<1:2>的逻辑电平组合为“L、H”的情况下，寄存器选择信号RS<2>可以被产生为逻辑高电平。在选择控制信号MA<1:2>的逻辑电平组合为“H、H”的情况下，寄存器选择信号RS<3>可以被产生为逻辑高电平。
如图5中所示，寄存器信息储存电路33可以包括第一寄存器信息储存电路331、第二寄存器信息储存电路332和第三寄存器信息储存电路333。
第一寄存器信息储存电路331可以包括第一寄存器341、第二寄存器342、第三寄存器343，以及可以执行反相操作和可以包括例如反相器IV341、IV342、IV343和IV344。反相器IV341可以反相并缓冲寄存器选择信号RS<1>，以及可以输出信号。在寄存器选择信号RS<1>被产生为逻辑高电平的情况下，反相器IV342可以将储存在第一寄存器341中的信息输出作为第一寄存器信息MR_1<1>。在寄存器选择信号RS<1>被产生为逻辑高电平的情况下，反相器IV343可以将储存在第二寄存器342中的信息输出作为第一寄存器信息MR_1<2>。在寄存器选择信号RS<1>被产生为逻辑高电平的情况下，反相器IV344可以将储存在第三寄存器343中的信息输出作为第一寄存器信息MR_1<3>。第一寄存器341、第二寄存器342和第三寄存器343中的每个可以通过模式寄存器来实现。
第二寄存器信息储存电路332可以包括第四寄存器351、第五寄存器352、第六寄存器353，以及可以执行反相操作和可以包括例如反相器IV351、IV352、IV353和IV354。反相器IV351可以反相并缓冲寄存器选择信号RS<2>，以及输出信号。在寄存器选择信号RS<2>被产生为逻辑高电平的情况下，反相器IV352可以将储存在第四寄存器351中的信息输出作为第二寄存器信息MR_2<1>。在寄存器选择信号RS<2>被产生为逻辑高电平的情况下，反相器IV353可以将储存在第五寄存器352中的信息输出作为第二寄存器信息MR_2<2>。在寄存器选择信号RS<2>被产生为逻辑高电平的情况下，反相器IV354可以将储存在第六寄存器353中的信息输出作为第二寄存器信息MR_2<3>。第四寄存器351、第五寄存器352和第六寄存器353中的每个可以通过模式寄存器来实现。
第三寄存器信息储存电路333可以包括第七寄存器361、第八寄存器362、第九寄存器363，以及可以执行反相操作和可以包括例如反相器IV361、IV362、IV363和IV364。反相器IV361可以反相并缓冲寄存器选择信号RS<3>，以及输出信号。在寄存器选择信号RS<3>被产生为逻辑高电平的情况下，反相器IV362可以将储存在第七寄存器361中的信息输出作为第三寄存器信息MR_3<1>。在寄存器选择信号RS<3>被产生为逻辑高电平的情况下，反相器IV363可以将储存在第八寄存器362中的信息输出作为第三寄存器信息MR_3<2>。在寄存器选择信号RS<3>被产生为逻辑高电平的情况下，反相器IV364可以将储存在第九寄存器363中的信息输出作为第三寄存器信息MR_3<3>。第七寄存器361、第八寄存器362和第九寄存器363中的每个可以通过模式寄存器来实现。
如图6中所示，输入控制信号发生电路4可以包括模式寄存器读取延迟电路41和输入计数器42。
模式寄存器读取延迟电路41可以将模式寄存器读取信号EMRR延迟以及产生延迟模式寄存器读取信号EMRRD。模式寄存器读取延迟电路41将模式寄存器读取信号EMRR延迟的延迟时段可以根据实施例而不同地设置。
在延迟模式寄存器读取信号EMRRD被产生的情况下，输入计数器42可以顺序地产生第一输入控制信号至第三输入控制信号PIN<1:3>。在延迟模式寄存器读取信号EMRRD被第一次产生的情况下，输入计数器42可以产生第一输入控制信号PIN<1>。在延迟模式寄存器读取信号EMRRD被第二次产生的情况下，输入计数器42可以产生第二输入控制信号PIN<2>。在延迟模式寄存器读取信号EMRRD被第三次产生的情况下，输入计数器42可以产生第三输入控制信号PIN<3>。
如图7中所示，输出控制信号发生电路5可以包括输出标志发生电路51和输出计数器52。
在模式寄存器读取信号EMRR或读取信号ERT被产生的情况下，输出标志发生电路51可以在从同步于第二内部时钟CLKF开始经过了预设输出延迟时段的时刻处产生输出标志MRR_OUT。下面将参照图8来描述输出标志发生电路51的配置和操作。
输出计数器52可以在从输出标志MRR_OUT被第一次产生的时刻开始经过了输出延迟时段的时刻处产生第一输出控制信号POUT<1>。输出计数器52可以在从输出标志MRR_OUT被第二次产生的时刻开始经过了输出延迟时段的时刻处产生第二输出控制信号POUT<2>。输出计数器52可以在从输出标志MRR_OUT被第三次产生的时刻开始经过了输出延迟时段的时刻处产生第三输出控制信号POUT<3>。
如图8中所示，输出标志发生电路51可以包括第一标志锁存器511、脉冲宽度调节电路512、第一脉冲延迟器513、第二标志锁存器514、求和脉冲发生电路515、第二脉冲延迟器516和标志输出电路517。
第一标志锁存器511可以同步于第二内部时钟CLKF而锁存模式寄存器读取信号EMRR，以及输出锁存的模式寄存器读取信号EMRR作为第一模式寄存器读取脉冲MRRP1。第一标志锁存器511可以将同步于第二内部时钟CLKF而产生的模式寄存器读取信号EMRR输出作为第一模式寄存器读取脉冲MRRP1。第一标志锁存器511可以通过D触发器来实现。
脉冲宽度调节电路512可以调节第一模式寄存器读取脉冲MRRP1的脉冲宽度，以及产生第二模式寄存器读取脉冲MRRP2。在一个实施例中，第二模式寄存器读取脉冲MRRP2的脉冲宽度可以设置成比第一模式寄存器读取脉冲MRRP1的脉冲宽度大。在模式寄存器读取信号EMRR同步于第二内部时钟CLKF而连续地产生的情况下，脉冲宽度调节电路512可以产生第二模式寄存器读取脉冲MRRP2作为电平信号。
第一脉冲延迟器513可以将第二模式寄存器读取脉冲MRRP2延迟，以及产生延迟模式寄存器信号MRRd。第一脉冲延迟器513将第二模式寄存器读取脉冲MRRP2延迟的延迟时段可以根据实施例而不同地设置。
第二标志锁存器514可以同步于第二内部时钟CLKF而锁存读取信号ERT，以及输出锁存的读取信号ERT作为读取脉冲ERTP。第二标志锁存器514可以将同步于第二内部时钟CLKF而产生的读取信号ERT输出作为读取脉冲ERTP。第二标志锁存器514可以通过D触发器来实现。
求和脉冲发生电路515可以对第一模式寄存器读取脉冲MRRP1和读取脉冲ERTP进行求和，以及产生求和脉冲SUMP。求和脉冲发生电路515可以执行或运算，以及可以包括例如或门OR521。或门OR521可以通过接收第一模式寄存器读取脉冲MRRP1和读取脉冲ERTP来执行或逻辑运算，以及可以产生求和脉冲SUMP。在第一模式寄存器读取脉冲MRRP1或读取脉冲ERTP被产生的情况下，求和脉冲发生电路515可以产生求和脉冲SUMP。
第二脉冲延迟器516可以将求和脉冲SUMP延迟，以及产生读取列脉冲RDT_AYP。第二脉冲延迟器516将求和脉冲SUMP延迟的延迟时段可以根据实施例而不同地设置。
标志输出电路517可以同步于读取列脉冲RDT_AYP而锁存延迟模式寄存器信号MRRd，以及可以将锁存的延迟模式寄存器信号MRRd输出作为输出标志MRR_OUT。标志输出电路517可以通过D触发器来实现。
在模式寄存器读取信号EMRR或读取信号ERT被产生的情况下，输出标志发生电路51可以在从同步于第二内部时钟CLKF开始经过了预设输出延迟时段的时刻处产生输出标志MRR_OUT。输出延迟时段可以根据实施例而不同地设置。
如图9中所示，信息信号发生电路6可以包括第一信息信号发生电路61、第二信息信号发生电路62和第三信息信号发生电路63。
第一信息信号发生电路61可以基于第一输入控制信号至第三输入控制信号PIN<1:3>来储存被产生的第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的一个信息。第一信息信号发生电路61可以基于第一输出控制信号至第三输出控制信号POUT<1:3>来将在第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的被储存的信息输出作为第一信息信号OP<1>。稍后将参照图10来描述第一信息信号发生电路61的配置和操作。
第二信息信号发生电路62可以基于第一输入控制信号至第三输入控制信号PIN<1:3>来储存被产生的第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的一个信息。第二信息信号发生电路62可以基于第一输出控制信号至第三输出控制信号POUT<1:3>来将第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的被储存的信息输出作为第二信息信号OP<2>。稍后将参照图11来描述第二信息信号发生电路62的配置和操作。
第三信息信号发生电路63可以基于第一输入控制信号至第三输入控制信号PIN<1:3>来储存被产生的第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的一个信息。第三信息信号发生电路63可以基于第一输出控制信号至第三输出控制信号POUT<1:3>来将第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的被储存的信息输出作为第三信息信号OP<3>。稍后将参照图12来描述第三信息信号发生电路63的配置和操作。
如图10中所示，第一信息信号发生电路61可以包括第一管道锁存器611、第二管道锁存器612、第三管道锁存器613、第一初始化元件614和第一输出缓冲器615。
第一管道锁存器611可以基于第一输入控制信号PIN<1>而经由节点nd61来接收被产生的第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的一个信息，以及储存接收的信息。第一管道锁存器611可以基于第一输出控制信号POUT<1>来将第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的被储存的信息输出到节点nd62。
第二管道锁存器612可以基于第二输入控制信号PIN<2>来经由节点nd61接收被产生的第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的一个信息，以及储存接收的信息。第二管道锁存器612可以基于第二输出控制信号POUT<2>来将第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的被储存的信息输出到节点nd62。
第三管道锁存器613可以基于第三输入控制信号PIN<3>来经由节点nd61接收被产生的第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的一个信息，以及储存接收的信息。第三管道锁存器613可以基于第三输出控制信号POUT<3>来将第一寄存器信息MR_1<1>、第二寄存器信息MR_2<1>和第三寄存器信息MR_3<1>之中的被储存的信息输出到节点nd62。
第一初始化元件614可以包括PMOS晶体管P61。PMOS晶体管P61可以响应于复位信号RSTB而被导通，以及将节点nd62驱动到电源电压VDD。复位信号RSTB可以被产生为逻辑低电平以用于初始化操作。在复位信号RSTB被产生为逻辑低电平的情况下，第一初始化元件614可以将节点nd62初始化到逻辑高电平。
第一输出缓冲器615可以包括反相器IV61和IV62。反相器IV61可以反相并缓冲节点nd62的信号，以及可以经由节点nd63输出第一信息信号OP<1>。反相器IV62可以反相并缓冲节点nd63的信号，以及可以将信号输出到节点nd62。第一输出缓冲器615可以通过反相并缓冲节点nd62的信号来输出第一信息信号OP<1>，以及可以锁存节点nd62的信号和节点nd63的信号。
如图11中所示，第二信息信号发生电路62可以包括第四管道锁存器621、第五管道锁存器622、第六管道锁存器623、第二初始化元件624和第二输出缓冲器625。
第四管道锁存器621可以基于第一输入控制信号PIN<1>来经由节点nd64接收被产生的第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的一个信息，以及储存接收的信息。第四管道锁存器621可以基于第一输出控制信号POUT<1>来将第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的被储存的信息输出到节点nd65。
第五管道锁存器622可以基于第二输入控制信号PIN<2>来经由节点nd64接收被产生的第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的一个寄存器信息，以及储存接收的信息。第五管道锁存器622可以基于第二输出控制信号POUT<2>来将第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的被储存的信息输出到节点nd65。
第六管道锁存器623可以基于第三输入控制信号PIN<3>来经由节点nd64接收被产生的第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的一个寄存器信息，以及储存接收的信息。第六管道锁存器623可以基于第三输出控制信号POUT<3>来将第一寄存器信息MR_1<2>、第二寄存器信息MR_2<2>和第三寄存器信息MR_3<2>之中的被储存的信息输出到节点nd65。
第二初始化元件624可以包括PMOS晶体管P62。PMOS晶体管P62可以响应于复位信号RSTB而被导通，以及将节点nd65驱动到电源电压VDD。复位信号RSTB可以被产生为逻辑低电平以用于初始化操作。在复位信号RSTB被产生为逻辑低电平的情况下，第二初始化元件624可以将节点nd65初始化到逻辑高电平。
第二输出缓冲器625可以执行反相操作，以及可以包括例如反相器IV63和IV64。反相器IV63可以反相并缓冲节点nd65的信号，以及可以经由节点nd66来输出第二信息信号OP<2>。反相器IV64可以反相并缓冲节点nd66的信号，以及可以输出信号到节点nd65。第二输出缓冲器625可以通过反相并缓冲节点nd65的信号来输出第二信息信号OP<2>，以及可以锁存节点nd65的信号和节点nd66的信号。
如图12中所示，第三信息信号发生电路63可以包括第七管道锁存器631、第八管道锁存器632、第九管道锁存器633、第三初始化元件634和第三输出缓冲器635。
第七管道锁存器631可以基于第一输入控制信号PIN<1>来经由节点nd67接收被产生的第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的一个寄存器信息，以及储存接收的信息。第七管道锁存器631可以基于第一输出控制信号POUT<1>来将第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的被储存的信息输出到节点nd68。
第八管道锁存器632可以基于第二输入控制信号PIN<2>来经由节点nd67接收被产生的第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的一个寄存器信息，以及储存接收的信息。第八管道锁存器632可以基于第二输出控制信号POUT<2>来将第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的被储存的信息输出到节点nd68。
第九管道锁存器633可以基于第三输入控制信号PIN<3>来经由节点nd67接收被产生的第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的一个寄存器信息，以及储存接收的信息。第九管道锁存器633可以基于第三输出控制信号POUT<3>来将第一寄存器信息MR_1<3>、第二寄存器信息MR_2<3>和第三寄存器信息MR_3<3>之中的被储存的信息输出到节点nd68。
第三初始化元件634可以包括PMOS晶体管P63。PMOS晶体管P63可以响应于复位信号RSTB而被导通，以及将节点nd68驱动到电源电压VDD。复位信号RSTB可以被产生为逻辑低电平以用于初始化操作。在复位信号RSTB被产生为逻辑低电平的情况下，第三初始化元件634可以将节点nd68初始化到逻辑高电平。
第三输出缓冲器635可以执行反相操作，以及可以包括例如反相器IV65和IV66。反相器IV65可以反相并缓冲节点nd68的信号，以及可以经由节点nd69来输出第三信息信号OP<3>。反相器IV66可以反相并缓冲节点nd69的信号，以及可以输出信号到节点nd68。第三输出缓冲器635可以通过反相并缓冲节点nd68的信号来输出第三信息信号OP<3>，以及可以锁存节点nd68的信号和节点nd69的信号。
下面将参照图13和图14来描述如上所述配置的半导体器件10的操作。
如图13中所示，在芯片选择信号CS为逻辑高电平的状态下，当第一模式寄存器读取命令MRR CMD同步于第一内部时钟CLKR而通过命令地址CA<1:L>输入时，模式寄存器读取信号EMRR在时刻T11处产生。在时刻T12处，当模式寄存器读取信号EMRR被延迟第一时段td1时，延迟模式寄存器读取信号EMRRD被产生。在时刻T12处，模式寄存器读取信号EMRR同步于第二内部时钟CLKF而被锁存，以及被输出作为第一模式寄存器读取脉冲MRRP1。当与第一模式寄存器读取脉冲MRRP1的脉冲宽度相比时，第二模式寄存器读取脉冲MRRP2具有被延长了第二时段td2的脉冲宽度。在芯片选择信号CS为逻辑高电平的状态下，当第二模式寄存器读取命令MRR CMD同步于第一内部时钟CLKR而通过命令地址CA<1:L>输入时，在时刻T14处，模式寄存器读取信号EMRR同步于第二内部时钟CLKF而被锁存，以及被输出作为第一模式寄存器读取脉冲MRRP1。当与第一模式寄存器读取脉冲MRRP1的脉冲宽度相比时，第二模式寄存器读取脉冲MRRP2具有被延长了第三时段td3的脉冲宽度。在一个实施例中，虽然第二时段td2和第三时段td3被设置成彼此相同，但是要注意的是，他们可以根据实施例而被设置成彼此不同。通过连续地输入的模式寄存器读取命令MRR CMD，第二模式寄存器读取脉冲MRRP2被产生为具有从时刻T12到时刻T16的逻辑高电平的电平信号。读取列脉冲RDT_AYP通过将第一模式寄存器读取脉冲MRRP1延迟第四时段td4来产生。读取列脉冲RDT_AYP在时刻T16和时刻T17中的每个时刻处被产生为逻辑高电平脉冲。延迟模式寄存器信号MRRd通过将第二模式寄存器读取信号MRRP2延迟第四时段td4来产生。当延迟模式寄存器信号MRRd同步于读取列脉冲RDT_AYP而被锁存时，输出标志MRR_OUT被产生。输出标志MRR_OUT在时刻T16和时刻T17中的每个时刻处被产生为逻辑高电平。
如图14中所示，每次延迟模式寄存器读取信号EMRRD被产生时，第一输入控制信号至第三输入控制信号PIN<1:3>中的每个被顺序地产生。在时刻T21处，当延迟模式寄存器读取信号EMRRD被第一次产生时，第一输入控制信号PIN<1>被产生。在时刻T22处，当延迟模式寄存器读取信号EMRRD被第二次产生时，第二输入控制信号PIN<2>被产生。每次输出标志MRR_OUT被产生时，第一输出控制信号至第三输出控制信号POUT<1:3>中的每个被顺序地产生。在时刻T23处，当输出标志MRR_OUT被第一次产生时，第一输出控制信号POUT<1>被产生。在时刻T24处，当输出标志MRR_OUT被第二次产生时，第二输出控制信号POUT<2>被产生。当寄存器选择信号RS<1>通过第一模式寄存器读取命令MRR CMD而转变为逻辑高电平时，具有被设置成“X”的逻辑电平组合的第一寄存器信息MR_1<1:3>被产生，以及当寄存器选择信号RS<2>通过第二模式寄存器读取命令MRR CMD而转变为逻辑高电平时，具有被设置成“Y”的逻辑电平组合的第二寄存器信息MR_2<1:3>被产生。在时刻T21处，具有被设置成“X”的逻辑电平组合的第一寄存器信息MR_1<1:3>同步于被产生为逻辑高电平的第一输入控制信号PIN<1>而被储存在信息信号发生电路6中。在时刻T22处，具有被设置成“Y”的逻辑电平组合的第二寄存器信息MR_2<1:3>同步于被产生为逻辑高电平的第二输入控制信号PIN<2>而被储存在信息信号发生电路6。在时刻T23处，具有被设置成“X”的逻辑电平组合且储存在信息信号发生电路6中的的第一寄存器信息MR_1<1:3>同步于被产生为逻辑高电平的第一输出控制信号POUT<1>而被输出作为第一信息信号至第三信息信号OP<1:3>。在时刻T24处，具有被设置成“Y”的逻辑电平组合且储存在信息信号发生电路6中的第二寄存器信息MR_2<1:3>同步于被产生为逻辑高电平的第二输出控制信号POUT<2>而被输出作为第一信息信号至第三信息信号OP<1:3>。
在如上所述配置的半导体器件10中，第一寄存器信息MR_1<1:3>、第二寄存器信息MR_2<1:3>和第三寄存器信息MR_3<1:3>(其中的每个寄存器信息在每次产生模式寄存器读取命令MRR CMD时被产生)之中的一个寄存器信息被储存在信息信号发生电路6中，以及储存的信息被输出作为第一信息信号至第三信息信号OP<1:3>，由此可以稳定地执行甚至连续的模式寄存器读取操作。由于信息信号发生电路6可以通过诸如管道锁存器的简单电路来实现，因此根据实施例的半导体器件10可以经由具有小电流消耗和小布局面积的电路来实现连续的模式寄存器读取操作。
如图15中所示，根据一个实施例的半导体器件7可以包括命令解码器71、寄存器信息发生电路72、输入控制信号发生电路73、输出控制信号发生电路74和信息信号发生电路75。
命令解码器71可以基于命令地址CA<1:L>和芯片选择信号CS来产生模式寄存器写入信号EMRW、模式寄存器读取信号EMRR和读取信号ERT。命令地址CA<1:L>可以包括从半导体器件7外部施加的命令和地址。命令地址CA<1:L>的比特位数L可以根据实施例而不同地设置。
在具有第一逻辑电平组合的命令地址CA<1:L>同步于芯片选择信号CS输入的情况下，命令解码器71可以产生模式寄存器写入信号EMRW。模式寄存器写入信号EMRW可以被产生以用于将信息储存在模式寄存器中的模式寄存器写入操作。用于产生模式寄存器写入信号EMRW的命令地址CA<1:L>的第一逻辑电平组合可以根据实施例而不同地设置。
在具有第二逻辑电平组合的命令地址CA<1:L>同步于芯片选择信号CS而输入的情况下，命令解码器71可以产生模式寄存器信号EMRR。模式寄存器读取信号EMRR可以被产生以用于输出储存在模式寄存器中的信息的模式寄存器读取操作。用于产生模式寄存器读取信号EMRR的命令地址CA<1:L>的第二逻辑电平组合可以根据实施例而不同地设置。
在具有第三逻辑电平组合的命令地址CA<1:L>同步于芯片选择信号CS而输入的情况下，命令解码器71可以产生读取信号ERT。读取信号ERT可以被产生以用于输出储存在存储单元中的数据的读取操作。用于产生读取信号ERT的命令地址CA<1:L>的第三逻辑电平组合可以根据实施例而不同地设置。
寄存器信息发生电路72可以基于模式寄存器写入信号EMRW和模式寄存器读取信号EMRR来从命令地址CA<1:L>产生第一寄存器信息至第K寄存器信息MR_1<1:M>、MR_2<1:M>……MR_K<1:M>。在模式寄存器写入信号EMRW或模式寄存器读取信号EMRR被产生的情况下，寄存器信息发生电路72可以根据命令地址CA<1:L>的逻辑电平组合来选择性地产生第一寄存器信息至第K寄存器信息MR_1<1:M>、MR_2<1:M>……MR_K<1:M>之中的一个信息。
输入控制信号发生电路73可以基于模式寄存器读取信号EMRR来产生第一输入控制信号至第N输入控制信号PIN<1:N>。在模式寄存器读取信号EMRR被产生的情况下，输入控制信号发生电路73可以顺序地产生第一输入控制信号至第N输入控制信号PIN<1:N>。在模式寄存器读取信号EMRR被第一次产生的情况下，输入控制信号发生电路73可以产生第一输入控制信号PIN<1>。在模式寄存器读取信号EMRR被第二次产生的情况下，输入控制信号发生电路73可以产生第二输入控制信号PIN<2>。在模式寄存器读取信号EMRR被第N次产生的情况下，输入控制信号发生电路73可以产生第N输入控制信号PIN<N>。
输出控制信号发生电路74可以基于模式寄存器读取信号EMRR和读取信号ERT来产生第一输出控制信号至第N输出控制信号POUT<1:N>。在模式寄存器读取信号EMRR或读取信号ERT被产生的情况下，输出控制信号发生电路74可以在经过了预设输出延迟时段的时刻处产生第一输出控制信号至第N输出控制信号POUT<1:N>。输出控制信号发生电路74可以在从模式寄存器读取信号EMRR或读取信号ERT被第一次产生的时刻开始经过了输出延迟时段的时刻处产生第一输出控制信号POUT<1>。输出控制信号发生电路74可以在从模式寄存器读取信号EMRR或读取信号ERT被第二次产生的时刻开始经过了输出延迟时段的时刻处产生第二输出控制信号POUT<2>。输出控制信号发生电路74可以在从模式寄存器读取信号EMRR或读取信号ERT被第N次产生的时刻开始经过了输出延迟时段的时刻处产生第N输出控制信号POUT<N>。
信息信号发生电路75可以基于第一输入控制信号至第N输入控制信号PIN<1:N>和第一输出控制信号至第N输出控制信号POUT<1:N>来从第一寄存器信息至第K寄存器信息MR_1<1:M>、MR_2<1:M>……MR_K<1:M>产生第一信息信号至第M信息信号OP<1:M>。信息信号发生电路75可以基于第一输入控制信号至第N输入控制信号PIN<1:N>来储存被产生的第一寄存器信息至第K寄存器信息MR_1<1:M>、MR_2<1:M>……MR_K<1:M>之中的一个寄存器信息。信息信号发生电路75可以基于第一输出控制信号至第N输出控制信号POUT<1:N>来将第一寄存器信息至第K寄存器信息MR_1<1:M>、MR_2<1:M>……MR_K<1:M>之中的被储存的信息输出作为第一信息信号至第M信息信号OP<1:M>。
参考图16，根据其他实施例的半导体器件20可以包括命令控制电路201、延时突发控制电路202、操作控制电路203、输入/输出控制电路204、数据输入/输出电路205和DRAM核206。
命令控制电路201可以包括输入驱动电路211、芯片选择信号缓冲器212、命令地址缓冲器213、命令解码器214和掉电控制电路215。输入驱动电路211可以接收并驱动芯片选择信号CS，以及将其传送到掉电控制电路215。芯片选择信号缓冲器212可以基于芯片选择参考电压VREF_CS来缓冲并接收芯片选择信号CS。命令地址缓冲器213可以基于命令地址参考电压VREF_CA来缓冲并接收命令地址CA<0:6>。命令解码器214可以基于经由芯片选择信号缓冲器212而缓冲的芯片选择信号CS来对经由命令地址缓冲器213接收的命令地址CA<0:6>进行解码，以及可以产生半导体器件20的操作所需的各种命令。掉电控制电路215可以基于通过经由输入驱动电路211驱动来传送的芯片选择信号CS和在命令解码器214中产生的命令来控制掉电模式。
延时突发控制电路202可以包括突发长度信息发生器221、写入延时控制器222和突发长度控制电路223。突发长度信息发生器221可以基于经由命令解码器214而传送的命令来产生控制突发长度操作所需的信息。写入延时控制器222可以基于经由命令解码器214而传送的命令来根据写入延时执行控制操作。突发长度控制电路223可以包括储存从突发长度信息发生器221传送来的信息的信息储存电路225。突发长度控制电路223可以包括用于基于经由命令解码器214传送来的命令而控制突发长度操作的突发长度控制器226、从写入延时控制器222传送来的信号以及从突发长度信息发生器221传送来的信息。突发长度控制电路223可以包括用于基于经由命令解码器214传送来的命令而控制突发结束操作的突发结束控制器227、从写入延时控制器222传送来的信号以及从突发长度信息发生器221传送来的信息。
操作控制电路203可以包括读取/写入控制器231、地址控制器232、自动预充电(APCG)控制器233和行路径控制器234，以及可以产生用于控制读取操作和写入操作的读取/写入控制信号RD/WR Control以及用于控制激活操作、预充电操作和刷新操作的行路径控制信号ACT/PCG/REF Control。当时钟CK_t和CK_c被激活时，读取/写入控制器231可以基于从延时突发控制电路202传送来的信号和从地址控制器232传送来的信号来控制读取操作和写入操作。地址控制器232可以基于从延时突发控制电路202传送来的信号来控制地址发生。当时钟CK_t和CK_c被激活时，自动预充电控制器233可以基于从延时突发控制电路202传送来的信号来控制自动预充电操作。行路径控制器234可以基于经由命令解码器214传送来的命令来控制行路径。
输入/输出控制电路204可以包括第一时钟缓冲器241、时钟使能信号发生器242、第二时钟缓冲器243、第一分频器244、第二分频器245、内部时钟驱动器246、输入/输出控制器247和数据路径控制器248。第一时钟缓冲器241可以缓冲并接收时钟CK_t和CK_c。在经由第一时钟缓冲器241缓冲并接收的时钟CK_t和CK_c被激活之后，时钟使能信号发生器242可以产生时钟使能信号。第二时钟缓冲器243可以缓冲并接收用于数据输入/输出的数据时钟WCK和WCKB。第一分频器244可以将经由第二时钟缓冲器243缓冲并接收的数据时钟WCK和WCKB分频。第二分频器245可以接收并分频经由第一分频器244分频的时钟。内部时钟驱动器246可以接收并分频经由第一分频器244分频的时钟，以及可以产生内部数据时钟IWCK[0:3]。输入/输出控制器247可以通过接收经由第二分频器245分频的时钟以及内部数据时钟IWCK[0:3]来控制数据输入/输出。数据路径控制器248可以基于经由输入/输出控制器247传送的信号以及内部数据时钟IWCK[0:3]来控制要在数据输入/输出中使用的数据路径。
数据输入/输出电路205可以包括接收器251、去串行器252、写入驱动器253、写入多路复用器254、读取多路复用器255、读取驱动器256、串行器257和传输器258。接收器251可以同步于内部数据时钟IWCK[0:3]来基于数据参考电压VREF_DQ接收传输数据DQ。去串行器252可以将经由接收器251串行接收的传输数据DQ转变成并行数据。写入驱动器253可以驱动并行-转变的数据，以及将其传送到写入多路复用器254。写入多路复用器254可以经由多路复用来将经由写入驱动器253驱动的数据加载到输入/输出线上，以及可以将加载的数据传送到DRAM核206。读取多路复用器255可以在读取操作中多路复用并输出经由输入/输出线从DRAM核206输出的数据。读取驱动器256可以将经由读取多路复用器255传送来的数据驱动并输出到串行器257。串行器257可以将经由读取驱动器256驱动且并行接收的数据转变成串行数据。传输器258可以将被串行器257串行-转变的数据作为传输数据DQ来传输。
DRAM核206可以基于读取/写入控制信号RD/WT Control来执行经由数据输入/输出电路205输入和输出数据的读取操作和写入操作。DRAM核206可以基于行路径控制信号ACT/PCG/REF Control来执行激活操作、预充电操作和刷新操作。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅作为示例。相应地，本文中所描述的半导体器件不应当基于所描述的实施例来限制。

Claims (24)

1.一种半导体器件，包括：
寄存器信息发生电路，其被配置成基于模式寄存器读取命令来产生寄存器信息；以及
信息信号发生电路，其被配置成根据基于所述模式寄存器读取命令而产生的输入控制信号来储存所述寄存器信息，以及根据基于所述模式寄存器读取命令而产生的输出控制信号来输出所储存的寄存器信息。
2.如权利要求1所述的半导体器件，其中，所述模式寄存器读取命令被包括在命令地址中，以及在芯片选择信号被产生时同步于内部时钟而被接收。
3.如权利要求1所述的半导体器件，其中，所述寄存器信息从储存在寄存器中的信息来产生。
4.如权利要求1所述的半导体器件，其中，所述寄存器信息发生电路包括多个寄存器，以及当所述模式寄存器读取命令被输入时，所述寄存器信息发生电路将储存在从所述多个寄存器之中选择的寄存器中的信息输出作为所述寄存器信息。
5.如权利要求1所述的半导体器件，其中，所述寄存器信息发生电路包括：
选择控制信号发生电路，其被配置成基于所述模式寄存器读取命令来从所述命令地址产生选择控制信号；以及
寄存器信息储存电路，其被配置成通过对所述选择控制信号进行解码而产生的寄存器选择信号来从所述多个寄存器之中选择一些寄存器，以及将储存在选中寄存器中的信息输出作为所述寄存器信息。
6.如权利要求5所述的半导体器件，其中，所述选择控制信号发生电路包括：
寄存器信息输出器，其被配置成通过同步于内部时钟而锁存所述命令地址来产生内部命令地址，以及根据所述模式寄存器读取命令来输出所述内部命令地址作为所述选择控制信号。
7.如权利要求5所述的半导体器件，其中，所述寄存器选择信号包括第一寄存器选择信号和第二寄存器选择信号，所述寄存器信息包括第一寄存器信息和第二寄存器信息，所述寄存器信息储存电路包括第一寄存器信息储存电路和第二寄存器信息储存电路，所述第一寄存器信息储存电路包括第一寄存器，所述第二寄存器信息储存电路包括第二寄存器，所述第一寄存器信息储存电路在所述第一寄存器选择信号被产生时将储存在所述第一寄存器中的信息输出作为所述第一寄存器信息，以及所述第二寄存器信息储存电路在第二寄存器选择信号被产生时将储存在所述第二寄存器中的信息输出作为所述第二寄存器信息。
8.如权利要求1所述的半导体器件，其中，所述输入控制信号包括第一输入控制信号和第二输入控制信号，以及所述第一输入控制信号和所述第二输入控制信号在所述模式寄存器读取命令被顺序地输入时顺序地产生。
9.如权利要求8所述的半导体器件，其中，所述输出控制信号包括第一输出控制信号和第二输出控制信号，以及所述第一输出控制信号和所述第二输出控制信号在所述模式寄存器读取命令被顺序地输入时顺序地产生。
10.如权利要求9所述的半导体器件，其中，所述第一输出控制信号和所述第二输出控制信号在所述第一输入控制信号和所述第二输入控制信号被产生之后产生。
11.如权利要求1所述的半导体器件，其中，所述信息信号发生电路包括：
管道锁存器，其被配置成根据所述输入控制信号来储存所述寄存器信息，以及根据所述输出控制信号来输出所储存的寄存器信息。
12.如权利要求1所述的半导体器件，其中，所述信息信号发生电路还包括：
初始化元件，其被配置成根据复位信号来将管道锁存器的输出节点初始化；以及
输出缓冲器，其被配置成缓冲所述输出节点的信号，以及产生信息信号。
13.一种半导体器件，包括：
输入控制信号发生电路，其被配置成基于模式寄存器读取信号来顺序地产生第一输入控制信号和第二输入控制信号；
输出控制信号发生电路，其被配置成基于所述模式寄存器读取信号来顺序地产生第一输出控制信号和第二输出控制信号；以及
信息信号发生电路，其被配置成在所述模式寄存器读取信号被第一次产生时根据所述第一输入控制信号来储存寄存器信息，根据所述第一输出控制信号来将所储存的寄存器信息输出作为信息信号，在所述模式寄存器读取信号被第二次产生时根据所述第二输入控制信号来储存所述寄存器信息，以及根据所述第二输出控制信号来将所储存的寄存器信息输出作为所述信息信号。
14.如权利要求13所述的半导体器件，其中，所述模式寄存器读取信号通过对命令地址进行解码来产生，以执行模式寄存器读取操作。
15.如权利要求13所述的半导体器件，其中，所述第一输出控制信号和所述第二输出控制信号在所述第一输入控制信号和所述第二输入控制信号被产生之后产生。
16.如权利要求13所述的半导体器件，其中，所述信息信号发生电路包括：
第一管道锁存器，其被配置成根据所述第一输入控制信号来储存所述寄存器信息，以及根据所述第一输出控制信号来输出所储存的寄存器信息；以及
第二管道锁存器，其被配置成根据所述第二输入控制信号来储存所述寄存器信息，以及根据所述第二输出控制信号来输出所储存的寄存器信息。
17.如权利要求13所述的半导体器件，还包括：
寄存器信息发生电路，其被配置成基于所述模式寄存器读取信号来产生所述寄存器信息。
18.如权利要求17所述的半导体器件，其中，所述寄存器信息发生电路包括多个寄存器，以及当所述模式寄存器读取信号被产生时，所述寄存器信息发生电路将储存在从所述多个寄存器之中选择的寄存器中的信息输出作为所述寄存器信息。
19.如权利要求17所述的半导体器件，其中，所述寄存器信息发生电路包括：
选择控制信号发生电路，其被配置成基于所述模式寄存器读取信号来从命令地址产生选择控制信号；以及
寄存器信息储存电路，其被配置成通过对所述选择控制信号进行解码而产生的寄存器选择信号来从所述多个寄存器之中选择一些寄存器，以及将储存在选中寄存器中的信息输出作为所述寄存器信息。
20.如权利要求19所述的半导体器件，其中，所述寄存器选择信号包括第一寄存器选择信号和第二寄存器选择信号，所述寄存器信息包括第一寄存器信息和第二寄存器信息，所述寄存器信息储存电路包括第一寄存器信息储存电路和第二寄存器信息储存电路，所述第一寄存器信息储存电路包括第一寄存器，所述第二寄存器信息储存电路包括第二寄存器，所述第一寄存器信息储存电路在所述第一寄存器选择信号被产生时将储存在所述第一寄存器中的信息输出作为所述第一寄存器信息，以及所述第二寄存器信息储存电路在所述第二寄存器选择信号被产生时将储存在所述第二寄存器中的信息输出作为所述第二寄存器信息。
21.一种半导体器件，包括：
输出控制信号发生电路，其被配置成基于包括模式寄存器读取命令的模式寄存器读取信号来顺序地产生输出控制信号；以及
信息信号发生电路，其被配置成根据所述输出控制信号来输出所储存的寄存器信息。
22.如权利要求21所述的半导体器件，
其中，当所述模式寄存器读取命令或读取信号被产生时，所述输出控制信号发生电路在从同步于第二内部时钟信号开始经过了预设输出延迟时段的时刻处产生所述输出控制信号。
23.如权利要求22所述的半导体器件，
其中，所述信息信号发生电路包括被配置成储存寄存器信息的第一管道锁存器和被配置成储存与储存在所述第一管道锁存器中的寄存器信息不同的其他寄存器信息的第二管道锁存器，
其中，所述输出控制信号发生电路在从所述模式寄存器读取信号或所述读取信号被第一次产生的时刻开始经过了所述预设输出延迟时段的时刻处从所述控制信号来产生第一输出控制信号，以及在从所述模式寄存器读取信号或所述读取信号被第二次产生的时刻开始经过了所述预设输出延迟时段的时刻处从所述控制信号来产生第二输出控制信号，以及
其中，所述第一管道锁存器在所述第一输出控制信号被产生时输出储存在其中的所述寄存器信息，以及所述第二管道锁存器在所述第二输出控制信号被产生时输出储存在其中的其他寄存器信息。
24.如权利要求22所述的半导体器件，还包括：
命令解码器，其被配置成根据同步于芯片选择信号和第一内部时钟信号而接收的命令地址的逻辑电平来产生所述读取信号，以及被配置成根据同步于所述芯片选择信号和所述第一内部时钟信号而接收的所述命令地址的逻辑电平来产生所述模式寄存器读取信号。
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