JP3112834B2 - 半導体記憶回路 - Google Patents
半導体記憶回路Info
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- JP3112834B2 JP3112834B2 JP08167376A JP16737696A JP3112834B2 JP 3112834 B2 JP3112834 B2 JP 3112834B2 JP 08167376 A JP08167376 A JP 08167376A JP 16737696 A JP16737696 A JP 16737696A JP 3112834 B2 JP3112834 B2 JP 3112834B2
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Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶回路に関
し、特にマイクロプロセッサに内蔵される低消費電力の
半導体記憶回路に関する。
し、特にマイクロプロセッサに内蔵される低消費電力の
半導体記憶回路に関する。
【０００２】
【従来の技術】近年、携帯情報処理装置分野に利用され
るマイクロプロセッサでは、携帯機器に搭載する必要性
から電池による長時間の使用を可能にするため低消費電
力が重要な課題となる。しかしながら近年の高速化高機
能化の要求により、その回路の消費電力は増大する傾向
にあり、そのためマイクロプロセッサには処理速度を維
持しながら低電力化を実現する技術が求められている。
るマイクロプロセッサでは、携帯機器に搭載する必要性
から電池による長時間の使用を可能にするため低消費電
力が重要な課題となる。しかしながら近年の高速化高機
能化の要求により、その回路の消費電力は増大する傾向
にあり、そのためマイクロプロセッサには処理速度を維
持しながら低電力化を実現する技術が求められている。
【０００３】また、この種のマイクロプロセッサの主記
憶等としては、非動作時の保持電流等が不要であり本質
的に低消費電力である揮発性半導体記憶装置（ＳＲＡ
Ｍ）が広く用いられている。この種のマイクロプロセッ
サ内蔵のＳＲＡＭの一例については、例えば、電子情報
通信学会技術研究報告、第ＩＣＤ−９５−１５５巻、第
１５〜２１頁１９９５年１０月、所載の論文、境敏親
ら、携帯機器用０．７Ｖ，０．７ＭＨｚＣＭＯＳ３２ビ
ットＲＩＳＣマイクロプロセッサ（Ａ ０．７５−Ｖ，
０．７ＭＨｚ ＣＭＯＳ ３２−ｂｉｔ ＲＩＳＣ Ｍ
ｉｃｒｏｐｒｏｃｅｓｓｏｒ ｆｏｒ ｐｏｒｔａｂｌ
ｅ ａｐｐｌｉｃａｔｉｏｎｓ）（文献１）の第３．１
節ＩＣＨＥ（ダイレクトマップ・キャッシュ），第１７
〜１８頁にＳＲＡＭをＩＣＨＥのデータＲＡＭとして応
用した例が記載されている。本マイクロプロセッサ内蔵
のＳＲＡＭは、回路構成的に低消費電力化への工夫があ
り、電池寿命の０．９ｖにおいても正常動作しうる構成
となっている。
憶等としては、非動作時の保持電流等が不要であり本質
的に低消費電力である揮発性半導体記憶装置（ＳＲＡ
Ｍ）が広く用いられている。この種のマイクロプロセッ
サ内蔵のＳＲＡＭの一例については、例えば、電子情報
通信学会技術研究報告、第ＩＣＤ−９５−１５５巻、第
１５〜２１頁１９９５年１０月、所載の論文、境敏親
ら、携帯機器用０．７Ｖ，０．７ＭＨｚＣＭＯＳ３２ビ
ットＲＩＳＣマイクロプロセッサ（Ａ ０．７５−Ｖ，
０．７ＭＨｚ ＣＭＯＳ ３２−ｂｉｔ ＲＩＳＣ Ｍ
ｉｃｒｏｐｒｏｃｅｓｓｏｒ ｆｏｒ ｐｏｒｔａｂｌ
ｅ ａｐｐｌｉｃａｔｉｏｎｓ）（文献１）の第３．１
節ＩＣＨＥ（ダイレクトマップ・キャッシュ），第１７
〜１８頁にＳＲＡＭをＩＣＨＥのデータＲＡＭとして応
用した例が記載されている。本マイクロプロセッサ内蔵
のＳＲＡＭは、回路構成的に低消費電力化への工夫があ
り、電池寿命の０．９ｖにおいても正常動作しうる構成
となっている。
【０００４】文献１記載のＳＲＡＭである従来の半導体
記憶回路をブロックで示す図４を参照すると、この従来
の半導体記憶回路は、クロック信号に同期して行アドレ
スをデコードしワードライン１１を確定する行アドレス
デコーダ３０１と、メモリセル１０１とプリチャージ回
路１０２とビットライン７〜１０とワードライン１１と
を含むＲＡＭセルブロック３０２と、ワードラインが確
定するとセンスアンプ回路の入力側ビットラインを切離
してセンスアンプ動作を補助するセンスアンプイネーブ
ル用のスイッチ信号ＥＳＡを出力するダミービットライ
ン３１２と、カラムセレクタ信号ＣＳの供給に応答して
ビットラインを選択するカラムセレクタ部１０３と、書
き込み信号ＷＥＮの供給に応答してメモリセル１０１に
データを書き込む書き込み回路１０４と、読み出しデー
タを増幅するセンスアンプ回路１０５と、増幅データを
ラッチするラッチ回路１０６と、ダミービットライン３
１２のスイッチ信号ＥＳＡの供給に応答してセンスアン
プ回路１０５の入力側のビットラインＢＩＴ１，ＢＩＴ
２を切離すスイッチ回路１０７とを備える。
記憶回路をブロックで示す図４を参照すると、この従来
の半導体記憶回路は、クロック信号に同期して行アドレ
スをデコードしワードライン１１を確定する行アドレス
デコーダ３０１と、メモリセル１０１とプリチャージ回
路１０２とビットライン７〜１０とワードライン１１と
を含むＲＡＭセルブロック３０２と、ワードラインが確
定するとセンスアンプ回路の入力側ビットラインを切離
してセンスアンプ動作を補助するセンスアンプイネーブ
ル用のスイッチ信号ＥＳＡを出力するダミービットライ
ン３１２と、カラムセレクタ信号ＣＳの供給に応答して
ビットラインを選択するカラムセレクタ部１０３と、書
き込み信号ＷＥＮの供給に応答してメモリセル１０１に
データを書き込む書き込み回路１０４と、読み出しデー
タを増幅するセンスアンプ回路１０５と、増幅データを
ラッチするラッチ回路１０６と、ダミービットライン３
１２のスイッチ信号ＥＳＡの供給に応答してセンスアン
プ回路１０５の入力側のビットラインＢＩＴ１，ＢＩＴ
２を切離すスイッチ回路１０７とを備える。
【０００５】次に、図４を参照して、従来の半導体記憶
回路の動作概要について説明すると、クロックＣＬＫの
Ｈレベルに同期して行アドレスデコーダ３０１が出力の
ワードライン１１を確定すると、これに接続するダミー
ビットライン３１２はスイッチ信号ＥＳＡを出力すると
ともに、ＲＡＭセルブロック３０２中のメモリセル１０
１がビットライン７，８，９，１０の各々にメモリ値デ
ータを読み出す。カラムセレクタ部１０３は入力信号で
あるカラムセレクタ信号ＣＳの供給に応答して各ビット
ライン７，８，９，１０を選択し、読み出しであればセ
ンスアンプ回路１０５は選択されたビットラインのデー
タを増幅し、ラッチ回路１０６を経由して出力する。書
き込みであれば書き込み回路１０４はカラムセレクタ部
１０３の選択したビットラインを経由してメモリセル１
０１へ書き込みを行う。
回路の動作概要について説明すると、クロックＣＬＫの
Ｈレベルに同期して行アドレスデコーダ３０１が出力の
ワードライン１１を確定すると、これに接続するダミー
ビットライン３１２はスイッチ信号ＥＳＡを出力すると
ともに、ＲＡＭセルブロック３０２中のメモリセル１０
１がビットライン７，８，９，１０の各々にメモリ値デ
ータを読み出す。カラムセレクタ部１０３は入力信号で
あるカラムセレクタ信号ＣＳの供給に応答して各ビット
ライン７，８，９，１０を選択し、読み出しであればセ
ンスアンプ回路１０５は選択されたビットラインのデー
タを増幅し、ラッチ回路１０６を経由して出力する。書
き込みであれば書き込み回路１０４はカラムセレクタ部
１０３の選択したビットラインを経由してメモリセル１
０１へ書き込みを行う。
【０００６】この従来の半導体記憶回路の主要部分の回
路構成を示す図５を参照してさらに詳細に構成上の特徴
について説明すると、まず、プリチャージ回路１０２Ａ
〜１０２Ｃの各ＰチャネルＭＯＳトランジスタ（以下Ｐ
ＭＯＳ）１〜６，２７〜２９，４５〜４７は、クロック
ＣＬＫのＬレベルに同期したビットライン７〜１０およ
びＢＩＴ１，ＢＩＴ２のプリチャージ用である。電源電
圧低下によってこれらのＰＭＯＳの駆動能力が低下して
も、ビットライン７〜１０の各端にプリチャージ回路１
０２Ａ、ラッチ回路１０６の入力側にプリチャージ回路
１０２Ｃおよびカラムセレクタ部１０３の出力側にプリ
チャージ回路１０２Ｂの計３箇所に配置することによ
り、十分プリチャージ可能な回路構成となるよう考慮し
てある。
路構成を示す図５を参照してさらに詳細に構成上の特徴
について説明すると、まず、プリチャージ回路１０２Ａ
〜１０２Ｃの各ＰチャネルＭＯＳトランジスタ（以下Ｐ
ＭＯＳ）１〜６，２７〜２９，４５〜４７は、クロック
ＣＬＫのＬレベルに同期したビットライン７〜１０およ
びＢＩＴ１，ＢＩＴ２のプリチャージ用である。電源電
圧低下によってこれらのＰＭＯＳの駆動能力が低下して
も、ビットライン７〜１０の各端にプリチャージ回路１
０２Ａ、ラッチ回路１０６の入力側にプリチャージ回路
１０２Ｃおよびカラムセレクタ部１０３の出力側にプリ
チャージ回路１０２Ｂの計３箇所に配置することによ
り、十分プリチャージ可能な回路構成となるよう考慮し
てある。
【０００７】メモリセル１０１Ａ，Ｂの各々はメモリ値
の保持部をインバータ１４，１５と１８，１９により構
成し、ワードライン１１がＮチャネルＭＯＳトランジス
タ（以下ＮＭＯＳ）１２，１３および１６，１７をスイ
ッチングさせることでメモリセル１０１Ａ，Ｂの各メモ
リ値の保持部とビットライン７，８および９，１０が導
通状態となる。
の保持部をインバータ１４，１５と１８，１９により構
成し、ワードライン１１がＮチャネルＭＯＳトランジス
タ（以下ＮＭＯＳ）１２，１３および１６，１７をスイ
ッチングさせることでメモリセル１０１Ａ，Ｂの各メモ
リ値の保持部とビットライン７，８および９，１０が導
通状態となる。
【０００８】この各ビットライン７，８および９，１０
のデータはカラムセレクタ部１０３に入力する。カラム
セレクタ信号ＣＳおよびその反転信号ＣＳＢは、レイア
ウトの制限に対応したＳＲＡＭ形状の制約や読み出しお
よび書き込みスピードの向上のために分割されたビット
ライン選択を行う。この従来例は２セレクトタイプなの
でビットライン７，８およびビットライン９，１０の選
択を行い、これをビットラインＢＩＴ１およびＢＩＴ２
へ伝搬する。カラムセレクタ部１０３は、カラムセレク
タ信号ＣＳおよびその反転信号ＣＳＢにて導通遮断制御
されるトランスフアゲートであるＰＮ両チャネルＭＯＳ
トランジスタ（以下ＰＮＭＯＳ）２３〜２６から構成さ
れる。
のデータはカラムセレクタ部１０３に入力する。カラム
セレクタ信号ＣＳおよびその反転信号ＣＳＢは、レイア
ウトの制限に対応したＳＲＡＭ形状の制約や読み出しお
よび書き込みスピードの向上のために分割されたビット
ライン選択を行う。この従来例は２セレクトタイプなの
でビットライン７，８およびビットライン９，１０の選
択を行い、これをビットラインＢＩＴ１およびＢＩＴ２
へ伝搬する。カラムセレクタ部１０３は、カラムセレク
タ信号ＣＳおよびその反転信号ＣＳＢにて導通遮断制御
されるトランスフアゲートであるＰＮ両チャネルＭＯＳ
トランジスタ（以下ＰＮＭＯＳ）２３〜２６から構成さ
れる。
【０００９】書き込み回路１０４は、ＰＭＯＳ３０〜３
３と、ＮＭＯＳ３４，３５と、２ＮＡＮＤ３６と、２Ｎ
ＯＲ３７，３９と、インバータ３８とから構成され、書
き込み信号ＷＥＮおよびクロックＣＬＫの各々のＨレベ
ルへの遷移に応答して書き込みデータＷＤをビットライ
ンＢＩＴ１，ＢＩＴ２に伝搬しメモリセル１０１に書き
込む。
３と、ＮＭＯＳ３４，３５と、２ＮＡＮＤ３６と、２Ｎ
ＯＲ３７，３９と、インバータ３８とから構成され、書
き込み信号ＷＥＮおよびクロックＣＬＫの各々のＨレベ
ルへの遷移に応答して書き込みデータＷＤをビットライ
ンＢＩＴ１，ＢＩＴ２に伝搬しメモリセル１０１に書き
込む。
【００１０】センスアンプ回路１０５は、ＰＭＯＳ４
０，４１と、ＮＭＯＳ４２〜４５とを備え、読み出し信
号ＲＥＡＤおよびクロックＣＬＫのＨレベルに同期して
ビットラインＢＩＴ１，ＢＩＴ２の電圧差によりＢＩＴ
１，ＢＩＴ２の駆動を開始する。
０，４１と、ＮＭＯＳ４２〜４５とを備え、読み出し信
号ＲＥＡＤおよびクロックＣＬＫのＨレベルに同期して
ビットラインＢＩＴ１，ＢＩＴ２の電圧差によりＢＩＴ
１，ＢＩＴ２の駆動を開始する。
【００１１】ラッチ回路１０６は、２ＮＡＮＤ４９，５
０と、インバータ５１，５２とから成り、ビットライン
ＢＩＴ１，ＢＩＴ２のデータをラッチし外部へ出力す
る。
０と、インバータ５１，５２とから成り、ビットライン
ＢＩＴ１，ＢＩＴ２のデータをラッチし外部へ出力す
る。
【００１２】スイッチ回路１０７は、ゲートにダミービ
ットライン３１２のスイッチ信号ＥＳＡの供給を受けて
スイッチ回路を構成するＰＭＯＳ２０７，２０８を備
え、読み出し時であれば、ビットラインＢＩＴ１，ＢＩ
Ｔ２にメモリセルからのメモリ値データが伝搬し、セン
スアンプ回路１０５がビットラインＢＩＴ１，ＢＩＴ２
の電圧差を関知し差動増幅を開始するのと同時期にオフ
し、メモリセルが接続する負荷の大きいビットライン側
を切り離すことでセンスアンプ回路１０５のスイッチン
グを助ける。また、スイッチ信号ＥＳＡは、書き込み時
には書き込み回路１０４の動作によりＢＩＴ１，ＢＩＴ
２へ書き込まれる書き込みデータＷＤを外部出力しない
ためのものである。
ットライン３１２のスイッチ信号ＥＳＡの供給を受けて
スイッチ回路を構成するＰＭＯＳ２０７，２０８を備
え、読み出し時であれば、ビットラインＢＩＴ１，ＢＩ
Ｔ２にメモリセルからのメモリ値データが伝搬し、セン
スアンプ回路１０５がビットラインＢＩＴ１，ＢＩＴ２
の電圧差を関知し差動増幅を開始するのと同時期にオフ
し、メモリセルが接続する負荷の大きいビットライン側
を切り離すことでセンスアンプ回路１０５のスイッチン
グを助ける。また、スイッチ信号ＥＳＡは、書き込み時
には書き込み回路１０４の動作によりＢＩＴ１，ＢＩＴ
２へ書き込まれる書き込みデータＷＤを外部出力しない
ためのものである。
【００１３】次に、図５および回路動作をタイムチャー
トで示す図６を参照して、従来の半導体記憶回路の動作
について説明すると、この半導体記憶回路は、クロック
ＣＬＫに同期して動作し、まず、ビットライン７，８お
よびビットライン９，１０はＣＬＫのＬレベルに同期し
てプリチャージ回路１０２ＡのＰＭＯＳ１〜６およびプ
リチャージ回路１０２ＢのＰＭＯＳ２７〜２９およびプ
リチャージ回路１０２ＣのＰＭＯＳ４５〜４７がそれぞ
れオンすることでプリチャージされる。次にクロックＣ
ＬＫがＬレベルからＨレベルへと遷移すると、メモリセ
ル１０１Ａ，１０１Ｂではワードライン１１が行アドレ
スデコーダ３０１よりデコード出力され、ＮＭＯＳ１
２，１３および１６，１７がオンし、これらメモリセル
１０１Ａ，１０１Ｂの各々のメモリ値保持部とビットラ
イン７，８およびビットライン９，１０が導通する。
トで示す図６を参照して、従来の半導体記憶回路の動作
について説明すると、この半導体記憶回路は、クロック
ＣＬＫに同期して動作し、まず、ビットライン７，８お
よびビットライン９，１０はＣＬＫのＬレベルに同期し
てプリチャージ回路１０２ＡのＰＭＯＳ１〜６およびプ
リチャージ回路１０２ＢのＰＭＯＳ２７〜２９およびプ
リチャージ回路１０２ＣのＰＭＯＳ４５〜４７がそれぞ
れオンすることでプリチャージされる。次にクロックＣ
ＬＫがＬレベルからＨレベルへと遷移すると、メモリセ
ル１０１Ａ，１０１Ｂではワードライン１１が行アドレ
スデコーダ３０１よりデコード出力され、ＮＭＯＳ１
２，１３および１６，１７がオンし、これらメモリセル
１０１Ａ，１０１Ｂの各々のメモリ値保持部とビットラ
イン７，８およびビットライン９，１０が導通する。
【００１４】読み出し時には、メモリセル１０１Ａ，１
０１Ｂの各々のインバータ１４，１９の出力がＨレベル
およびインバータ１５，１８の出力がＬレベルである
時、センスアンプ回路１０５の入力信号ＲＥＡＤがＨレ
ベルとなることからカラムセレクタ信号ＣＳがＨレベル
であれば、ビットライン７のＨレベルおよびビットライ
ン８のＬレベルをビットラインＢＩＴ１，ＢＩＴ２へそ
れぞれ伝搬し、センスアンプ回路１０５はこれを増幅
し、ラッチ回路１０６を経由して出力ＯＵＴへＨレベル
を出力する。またこの時、カラムセレクタ信号ＣＳがＬ
レベルであれば、ビットライン９のＬレベルおよびビッ
トライン１０のＨレベルをビットラインＢＩＴ１および
ＢＩＴ２へそれぞれ出力し、センスアンプ回路１０５は
これを増幅し、ラッチ回路１０６を経由して出力ＯＵＴ
へＬレベルを出力する。
０１Ｂの各々のインバータ１４，１９の出力がＨレベル
およびインバータ１５，１８の出力がＬレベルである
時、センスアンプ回路１０５の入力信号ＲＥＡＤがＨレ
ベルとなることからカラムセレクタ信号ＣＳがＨレベル
であれば、ビットライン７のＨレベルおよびビットライ
ン８のＬレベルをビットラインＢＩＴ１，ＢＩＴ２へそ
れぞれ伝搬し、センスアンプ回路１０５はこれを増幅
し、ラッチ回路１０６を経由して出力ＯＵＴへＨレベル
を出力する。またこの時、カラムセレクタ信号ＣＳがＬ
レベルであれば、ビットライン９のＬレベルおよびビッ
トライン１０のＨレベルをビットラインＢＩＴ１および
ＢＩＴ２へそれぞれ出力し、センスアンプ回路１０５は
これを増幅し、ラッチ回路１０６を経由して出力ＯＵＴ
へＬレベルを出力する。
【００１５】書き込み時には、書き込み回路１０４に入
力となる書き込み信号ＷＥＮおよびクロックＣＬＫがＨ
レベルとなることで、書き込みデータＷＤがカラムセレ
クタ信号ＣＳの状態によりビットライン７，８またはビ
ットライン９，１０を経由してメモリセル１０１Ａまた
は１０１Ｂに保持される。ここで、カラムセレクタ信号
ＣＳがＨレベルおよび書き込みデータＷＤがＬレベルで
あれば、ビットライン７にＬレベルおよびビットライン
８にＨレベルを伝搬しメモリセル１０１Ａが、またカラ
ムセレクタ信号ＣＳがＬレベルおよび書き込みデータＷ
ＤがＨレベルであれば、ビットライン９へＨレベルおよ
びビットライン１０へＬレベルを伝搬し、メモリセル１
０１Ｂがそれぞれ書き込みデータＷＤを保持する。
力となる書き込み信号ＷＥＮおよびクロックＣＬＫがＨ
レベルとなることで、書き込みデータＷＤがカラムセレ
クタ信号ＣＳの状態によりビットライン７，８またはビ
ットライン９，１０を経由してメモリセル１０１Ａまた
は１０１Ｂに保持される。ここで、カラムセレクタ信号
ＣＳがＨレベルおよび書き込みデータＷＤがＬレベルで
あれば、ビットライン７にＬレベルおよびビットライン
８にＨレベルを伝搬しメモリセル１０１Ａが、またカラ
ムセレクタ信号ＣＳがＬレベルおよび書き込みデータＷ
ＤがＨレベルであれば、ビットライン９へＨレベルおよ
びビットライン１０へＬレベルを伝搬し、メモリセル１
０１Ｂがそれぞれ書き込みデータＷＤを保持する。
【００１６】この従来の例では、さらにビットライン
７，８および９，１０の各負荷に対してセンスアンプ回
路１０５の動作電圧が０．９ｖの電池寿命電圧下でトラ
ンジスタの駆動能力が低下する状況であっても、センス
アンプ回路１０５がラッチ回路１０６の入力をフルスイ
ングできるように、次のような工夫がなされている。す
なわち、ワードライン１１の選択によりメモリセル１０
１Ａ，１０１Ｂのメモリ値データがビットライン７，８
および９，１０へそれぞれ読み出され、カラムセレクタ
部１０３が選択したビットラインＢＩＴ１，ＢＩＴ２に
データが伝搬し、センスアンプ回路１０５がビットライ
ンＢＩＴ１，ＢＩＴ２の電位差を感知駆動するタイミン
グに合せてダミービットライン３１２のスイッチ信号Ｅ
ＳＡにてＰＭＯＳ２０７，２０８から成るスイッチ回路
１０７をオフさせることで、メモリセル１０１が複数接
続する大負荷のビットラインとセンスアンプ回路１０５
を切り離す。これはまた、センスアンプ回路１０５の負
荷を軽減するので、センスアンプ回路１０５のスイッチ
ング時の消費電力の低下にも効果がある。
７，８および９，１０の各負荷に対してセンスアンプ回
路１０５の動作電圧が０．９ｖの電池寿命電圧下でトラ
ンジスタの駆動能力が低下する状況であっても、センス
アンプ回路１０５がラッチ回路１０６の入力をフルスイ
ングできるように、次のような工夫がなされている。す
なわち、ワードライン１１の選択によりメモリセル１０
１Ａ，１０１Ｂのメモリ値データがビットライン７，８
および９，１０へそれぞれ読み出され、カラムセレクタ
部１０３が選択したビットラインＢＩＴ１，ＢＩＴ２に
データが伝搬し、センスアンプ回路１０５がビットライ
ンＢＩＴ１，ＢＩＴ２の電位差を感知駆動するタイミン
グに合せてダミービットライン３１２のスイッチ信号Ｅ
ＳＡにてＰＭＯＳ２０７，２０８から成るスイッチ回路
１０７をオフさせることで、メモリセル１０１が複数接
続する大負荷のビットラインとセンスアンプ回路１０５
を切り離す。これはまた、センスアンプ回路１０５の負
荷を軽減するので、センスアンプ回路１０５のスイッチ
ング時の消費電力の低下にも効果がある。
【００１７】書き込み時にはセンスアンプ回路１０５は
動作しないが、スイッチ信号ＥＳＡにてスイッチ回路１
０７のＰＭＯＳ２０７，２０８をオフすることで読み出
しと同様にセンスアンプ回路１０５以降記憶回路の出力
までのビットラインＢＩＴ１，ＢＩＴ２を切り離すこと
で、書き込みデータＷＤを記憶回路の出力として出力し
ない。
動作しないが、スイッチ信号ＥＳＡにてスイッチ回路１
０７のＰＭＯＳ２０７，２０８をオフすることで読み出
しと同様にセンスアンプ回路１０５以降記憶回路の出力
までのビットラインＢＩＴ１，ＢＩＴ２を切り離すこと
で、書き込みデータＷＤを記憶回路の出力として出力し
ない。
【００１８】以上の回路構成の時、上述したようにスイ
ッチ信号ＥＳＡにより、読み出し時にセンスアンプ回路
１０５のスイッチング負荷低減のため、また、書き込み
時には書き込みデータＷＤを記憶回路の出力としないた
めにビットラインＢＩＴ１，ＢＩＴ２を切り離すが、こ
の信号ＥＳＡは読み出し時メモリセル１０１のデータを
カラムセレクタ部１０３を経由してビットラインＢＩＴ
１，ＢＩＴ２へ読み出すタイミングに合わせて伝搬する
よう設計されており、配置上もダミービットライン３１
２はワードライン１１の末端になるよう配置されてい
る。しかし、ワードライン１１に接続するメモリセル１
０１は複数存在するので、実際ビットラインＢＩＴ１，
びＢＩＴ２からのメモリセル１０１への読み出しスピー
ドはメモリセル１０１の配置場所に依存してばらつく。
ッチ信号ＥＳＡにより、読み出し時にセンスアンプ回路
１０５のスイッチング負荷低減のため、また、書き込み
時には書き込みデータＷＤを記憶回路の出力としないた
めにビットラインＢＩＴ１，ＢＩＴ２を切り離すが、こ
の信号ＥＳＡは読み出し時メモリセル１０１のデータを
カラムセレクタ部１０３を経由してビットラインＢＩＴ
１，ＢＩＴ２へ読み出すタイミングに合わせて伝搬する
よう設計されており、配置上もダミービットライン３１
２はワードライン１１の末端になるよう配置されてい
る。しかし、ワードライン１１に接続するメモリセル１
０１は複数存在するので、実際ビットラインＢＩＴ１，
びＢＩＴ２からのメモリセル１０１への読み出しスピー
ドはメモリセル１０１の配置場所に依存してばらつく。
【００１９】これを考慮してスイッチ信号ＥＳＡは、信
号ＥＳＡ生成部に一番近い配置のビットラインＢＩＴ
１，ＢＩＴ２へのメモリセル１０１からの読み出しが生
じたときセンスアンプ回路１０５が動作開始するタイミ
ングに合わせて設計されている。このため、ダミービッ
トライン３１２から配置上一番遠いメモリセル１０１か
らの読み出し時には信号ＥＳＡ到達時間に遅延が生じる
ためビットラインＢＩＴ１，ＢＩＴ２とセンスアンプ回
路１０５との切り離しが遅れ、センスアンプ回路１０５
のスイッチング負荷軽減の目的が達成できなくなり、図
６の信号ＥＳＡの斜線部分のように、信号ＥＳＡの伝達
スピードがＲＡＭセルブロックの規模に左右されてしま
うという問題がある。これは、センスアンプ回路１０５
のスイッチングにも影響することから、ビットラインＢ
ＩＴ１，ＢＩＴ２の消費電力を増加させることになる。
また、書き込み時にも信号ＥＳＡの遅延により書き込み
データＷＤが十分ビットラインＢＩＴ１，ＢＩＴ２へ書
き込まれた後に信号ＥＳＡが伝搬することとなり、書き
込みデータＷＤがラッチ回路１０６に伝搬されれば記憶
回路出力として出力されることとなり、誤動作を起こし
てしまう。
号ＥＳＡ生成部に一番近い配置のビットラインＢＩＴ
１，ＢＩＴ２へのメモリセル１０１からの読み出しが生
じたときセンスアンプ回路１０５が動作開始するタイミ
ングに合わせて設計されている。このため、ダミービッ
トライン３１２から配置上一番遠いメモリセル１０１か
らの読み出し時には信号ＥＳＡ到達時間に遅延が生じる
ためビットラインＢＩＴ１，ＢＩＴ２とセンスアンプ回
路１０５との切り離しが遅れ、センスアンプ回路１０５
のスイッチング負荷軽減の目的が達成できなくなり、図
６の信号ＥＳＡの斜線部分のように、信号ＥＳＡの伝達
スピードがＲＡＭセルブロックの規模に左右されてしま
うという問題がある。これは、センスアンプ回路１０５
のスイッチングにも影響することから、ビットラインＢ
ＩＴ１，ＢＩＴ２の消費電力を増加させることになる。
また、書き込み時にも信号ＥＳＡの遅延により書き込み
データＷＤが十分ビットラインＢＩＴ１，ＢＩＴ２へ書
き込まれた後に信号ＥＳＡが伝搬することとなり、書き
込みデータＷＤがラッチ回路１０６に伝搬されれば記憶
回路出力として出力されることとなり、誤動作を起こし
てしまう。
【００２０】またこの他に、図６中のビットライン７，
８，９の斜線部はメモリセルからのメモリ値データ読み
出しによる変化であり、カラムセレクタ部１０３で非選
択となったビットラインへのデータ読み出しが起こって
いることを示し、この記憶回路の動作に関係しない部分
でのビットライン変化を発生しており、ここで消費する
電力も大きい。
８，９の斜線部はメモリセルからのメモリ値データ読み
出しによる変化であり、カラムセレクタ部１０３で非選
択となったビットラインへのデータ読み出しが起こって
いることを示し、この記憶回路の動作に関係しない部分
でのビットライン変化を発生しており、ここで消費する
電力も大きい。
【００２１】
【発明が解決しようとする課題】上述した従来の半導体
記憶回路は、複数のメモリセルの接続により負荷の大き
いビットラインを経由したデータ読み出し時にセンスア
ンプ回路が対構成の上記ビットラインの各ライン相互間
に生じる電位差を感知してビットラインデータを差動増
幅（スイッチング）するとき、上記センスアンプ回路の
負荷低減・スイッチイング速度向上のため上記電位差の
感知・増幅開始タイミングに合わせてダミービットライ
ンから出力されるビットライン切離し制御用のスイッチ
信号の供給に応答したスイッチ回路にて上記センスアン
プ回路入力側で上記ビットラインを切離す構成である
が、レイアウト配置に依存してダミービットラインから
遠いセンスアンプ回路では、上記スイッチ信号の到達時
間に遅延が生じることにより上記ビットラインの切り離
しが上記センスアンプ回路動作に比べ遅れてしまうた
め、データ読み出し速度が遅れるとともに、上記センス
アン回路のスイッチング時の消費電力も大きくなるとい
う欠点があった。
記憶回路は、複数のメモリセルの接続により負荷の大き
いビットラインを経由したデータ読み出し時にセンスア
ンプ回路が対構成の上記ビットラインの各ライン相互間
に生じる電位差を感知してビットラインデータを差動増
幅（スイッチング）するとき、上記センスアンプ回路の
負荷低減・スイッチイング速度向上のため上記電位差の
感知・増幅開始タイミングに合わせてダミービットライ
ンから出力されるビットライン切離し制御用のスイッチ
信号の供給に応答したスイッチ回路にて上記センスアン
プ回路入力側で上記ビットラインを切離す構成である
が、レイアウト配置に依存してダミービットラインから
遠いセンスアンプ回路では、上記スイッチ信号の到達時
間に遅延が生じることにより上記ビットラインの切り離
しが上記センスアンプ回路動作に比べ遅れてしまうた
め、データ読み出し速度が遅れるとともに、上記センス
アン回路のスイッチング時の消費電力も大きくなるとい
う欠点があった。
【００２２】また書き込み時にも上記スイッチ信号によ
るビットライン切離しスイッチイングにて、書き込み回
路によりビットラインに供給する書き込みデータを読み
出しデータ出力用のラッチ回路に伝搬させない構成とす
るが、上記スイッチ信号の遅延により書き込みデータが
上記ラッチ回路に供給され外部に出力されてしまい誤動
作を起こすという欠点があった。
るビットライン切離しスイッチイングにて、書き込み回
路によりビットラインに供給する書き込みデータを読み
出しデータ出力用のラッチ回路に伝搬させない構成とす
るが、上記スイッチ信号の遅延により書き込みデータが
上記ラッチ回路に供給され外部に出力されてしまい誤動
作を起こすという欠点があった。
【００２３】本発明の目的は、上記の問題を解消して読
み出しおよび書き込み時にレイアウトの配置に関係なく
センスアンプ回路がビットラインの電位差を感知して差
動増幅するのと同時期に入力側の大負荷のビットライン
から切り離され、スイッチング速度を向上させるととも
に、ビットラインでの電位変動を抑え低消費電力化を図
った半導体記憶回路を提供することにある。
み出しおよび書き込み時にレイアウトの配置に関係なく
センスアンプ回路がビットラインの電位差を感知して差
動増幅するのと同時期に入力側の大負荷のビットライン
から切り離され、スイッチング速度を向上させるととも
に、ビットラインでの電位変動を抑え低消費電力化を図
った半導体記憶回路を提供することにある。
【００２４】
【課題を解決するための手段】本発明の半導体記憶回路
は、ビットラインの各々に所定のプリチャージ電位を供
給するプリチャージ回路を備え、論理値を記憶する複数
のメモリセルを行・列のマトリクス状に配列したＲＡＭ
セルブロックと、行アドレスの供給に応答して前記ＲＡ
Ｍセルブロックの所定の行方向の前記メモリセルを選択
するワードラインを活性化する行アドレスデコーダと、
前記複数のメモリセルが接続されこれら複数のメモリセ
ルのうちの選択されたメモリセルの前記論理値の読み出
し又は書き込み用の相補の対構成の信号線である前記ビ
ットラインと、前記ビットラインの各々毎に備えられこ
のビットラインの信号値を増幅するセンスアンプ回路
と、前記センスアンプ回路の動作および書き込み信号の
入力に対応したスイッチ信号の供給に応答して前記ビッ
トラインと前記センスアンプ回路との接続を切り離すス
イッチ回路とを備える半導体記憶回路において、前記セ
ンスアンプ回路の各々毎に、前記センスアンプ回路の動
作の確定および前記書き込み信号の供給をそれぞれ検出
して前記スイッチ信号を生成するセンス動作検出回路
と、前記スイッチ信号の供給に応答して前記行アドレス
デコーダのデコード動作のタイミング制御を行うタイミ
ング制御信号を発生するタイミング制御回路とを備え、
前記センスアンプ回路が、各々のソース同志を共通接続
した第１，第２の増幅素子の各々のゲートに前記ビット
ラインの相補対を構成する第１，第２のビット線の各々
を接続し前記第１の増幅素子のゲートと第２の増幅素子
のドレインおよび前記第２の増幅素子のゲートと第１の
増幅素子のドレインをたすき掛けに接続し第１，第２の
ビット線相互間の電位差に応答してスイッチ動作を行う
ラッチ回路と、前記第１，第２の増幅素子の共通接続し
たソースと第１の電源との間に直列接続され読み出し信
号とクロック信号との供給を受ける読み出し制御回路と
を備え、 前記センス動作検出回路が、各々のゲートを前
記第１，第２の増幅素子の各々のゲートに接続し共通接
続した各々のドレインから前記スイッチ信号を出力する
前記第１，第２の増幅素子と同一能力の第３，第４の増
幅素子と、前記第１，第 ２のビット線の各々に直列接続
され各々のゲートにそれぞれ供給を受けた前記スイッチ
信号の値に応答して前記第１，第２のビット線の接断を
行う第１，第２のスイッチ素子をと備え、前記行アドレ
スデコーダが、前記タイミング制御信号の供給に応答し
て前記ワードラインを非活性化する論理回路と、前記タ
イミング制御信号の供給に応答して前記プリチャージ回
路の活性化用のプリチャージ制御信号を発生するプリチ
ャージ制御回路とを備え、前記第１の増幅素子が、ソー
スに第２の電源をゲートに前記第２のビット線にそれぞ
れ接続した第１の導電型の第１のＭＯＳトランジスタ
と、ドレインに前記第１のＭＯＳトランジスタのドレイ
ンをゲートに前記第１のＭＯＳトランジスタのゲートに
それぞれ接続した第２の導電型の第３のＭＯＳトランジ
スタとを備え、 前記第２の増幅素子が、ソースに第２の
電源をゲートに前記第１のビット線にそれぞれ接続した
第１の導電型の第２のＭＯＳトランジスタと、ドレイン
に前記第２のＭＯＳトランジスタのドレインおよび前記
第１のＭＯＳトランジスタのゲートをゲートに前記第２
のＭＯＳトランジスタのゲートおよび前記第１のＭＯＳ
トランジスタのドレインをソースに前記第３のＭＯＳト
ランジスタのソースをそれぞれ接続した第２の導電型の
第４のＭＯＳトランジスタとを備え、前記読み出し制御
回路が、ドレインに前記第３のＭＯＳトランジスタのソ
ースを接続しゲートに前記読み出し制御信号の供給を受
ける第２の導電型の第５のＭＯＳトランジスタと、ドレ
インに前記第５のＭＯＳトランジスタのソースをソース
に第１の電源をそれぞれ接続しゲートに前記クロック信
号の供給を受ける第２の導電型の第６のＭＯＳトランジ
スタとを備え、 前記第３の増幅素子が、ソースに第２の
電源をゲートに前記第１のＭＯＳトランジスタのゲート
をそれぞれ接続しこの第１のトランジスタと同一特性の
第１の導電型の第７のＭＯＳトランジスタと、ドレイン
に前記第７のＭＯＳトランジスタのドレインをゲートに
前記第３のＭＯＳトランジスタのゲートをそれぞれ接続
し前記第３のＭＯＳトランジスタと同一特性の第２の導
電型の第８のＭＯＳトランジスタと、ドレインに前記第
８のＭＯＳトランジスタのソースをゲートに前記 第１の
ビット線をソースに第１の電源をそれぞれ接続した第２
の導電型の第９のＭＯＳトランジスタとを備え、 前記第
４の増幅素子が、ソースに第２の電源をゲートに前記第
２のＭＯＳトランジスタのゲートをそれぞれ接続しこの
第２のＭＯＳトランジスタと同一特性の第１の導電型の
第１０のＭＯＳトランジスタと、ドレインに前記第８お
よび第１０のＭＯＳトランジスタのドレインをゲートに
前記第４のＭＯＳトランジスタのゲートをそれぞれ接続
し前記第４のＭＯＳトランジスタと同一特性の第２の導
電型の第１１のＭＯＳトランジスタと、ドレインに前記
第１１のＭＯＳトランジスタのソースをゲートに前記第
２のビット線をソースに第１の電源をそれぞれ接続した
第２の導電型の第１２のＭＯＳトランジスタとを備え、
前記タイミング信号の供給に応答して、前記ワードライ
ンを非活性化して前記メモリセルからの読み出しを停止
するとともに前記プリチャージ回路を活性化して前記ビ
ットラインをプリチャージすることを特徴とするもので
ある。
は、ビットラインの各々に所定のプリチャージ電位を供
給するプリチャージ回路を備え、論理値を記憶する複数
のメモリセルを行・列のマトリクス状に配列したＲＡＭ
セルブロックと、行アドレスの供給に応答して前記ＲＡ
Ｍセルブロックの所定の行方向の前記メモリセルを選択
するワードラインを活性化する行アドレスデコーダと、
前記複数のメモリセルが接続されこれら複数のメモリセ
ルのうちの選択されたメモリセルの前記論理値の読み出
し又は書き込み用の相補の対構成の信号線である前記ビ
ットラインと、前記ビットラインの各々毎に備えられこ
のビットラインの信号値を増幅するセンスアンプ回路
と、前記センスアンプ回路の動作および書き込み信号の
入力に対応したスイッチ信号の供給に応答して前記ビッ
トラインと前記センスアンプ回路との接続を切り離すス
イッチ回路とを備える半導体記憶回路において、前記セ
ンスアンプ回路の各々毎に、前記センスアンプ回路の動
作の確定および前記書き込み信号の供給をそれぞれ検出
して前記スイッチ信号を生成するセンス動作検出回路
と、前記スイッチ信号の供給に応答して前記行アドレス
デコーダのデコード動作のタイミング制御を行うタイミ
ング制御信号を発生するタイミング制御回路とを備え、
前記センスアンプ回路が、各々のソース同志を共通接続
した第１，第２の増幅素子の各々のゲートに前記ビット
ラインの相補対を構成する第１，第２のビット線の各々
を接続し前記第１の増幅素子のゲートと第２の増幅素子
のドレインおよび前記第２の増幅素子のゲートと第１の
増幅素子のドレインをたすき掛けに接続し第１，第２の
ビット線相互間の電位差に応答してスイッチ動作を行う
ラッチ回路と、前記第１，第２の増幅素子の共通接続し
たソースと第１の電源との間に直列接続され読み出し信
号とクロック信号との供給を受ける読み出し制御回路と
を備え、 前記センス動作検出回路が、各々のゲートを前
記第１，第２の増幅素子の各々のゲートに接続し共通接
続した各々のドレインから前記スイッチ信号を出力する
前記第１，第２の増幅素子と同一能力の第３，第４の増
幅素子と、前記第１，第 ２のビット線の各々に直列接続
され各々のゲートにそれぞれ供給を受けた前記スイッチ
信号の値に応答して前記第１，第２のビット線の接断を
行う第１，第２のスイッチ素子をと備え、前記行アドレ
スデコーダが、前記タイミング制御信号の供給に応答し
て前記ワードラインを非活性化する論理回路と、前記タ
イミング制御信号の供給に応答して前記プリチャージ回
路の活性化用のプリチャージ制御信号を発生するプリチ
ャージ制御回路とを備え、前記第１の増幅素子が、ソー
スに第２の電源をゲートに前記第２のビット線にそれぞ
れ接続した第１の導電型の第１のＭＯＳトランジスタ
と、ドレインに前記第１のＭＯＳトランジスタのドレイ
ンをゲートに前記第１のＭＯＳトランジスタのゲートに
それぞれ接続した第２の導電型の第３のＭＯＳトランジ
スタとを備え、 前記第２の増幅素子が、ソースに第２の
電源をゲートに前記第１のビット線にそれぞれ接続した
第１の導電型の第２のＭＯＳトランジスタと、ドレイン
に前記第２のＭＯＳトランジスタのドレインおよび前記
第１のＭＯＳトランジスタのゲートをゲートに前記第２
のＭＯＳトランジスタのゲートおよび前記第１のＭＯＳ
トランジスタのドレインをソースに前記第３のＭＯＳト
ランジスタのソースをそれぞれ接続した第２の導電型の
第４のＭＯＳトランジスタとを備え、前記読み出し制御
回路が、ドレインに前記第３のＭＯＳトランジスタのソ
ースを接続しゲートに前記読み出し制御信号の供給を受
ける第２の導電型の第５のＭＯＳトランジスタと、ドレ
インに前記第５のＭＯＳトランジスタのソースをソース
に第１の電源をそれぞれ接続しゲートに前記クロック信
号の供給を受ける第２の導電型の第６のＭＯＳトランジ
スタとを備え、 前記第３の増幅素子が、ソースに第２の
電源をゲートに前記第１のＭＯＳトランジスタのゲート
をそれぞれ接続しこの第１のトランジスタと同一特性の
第１の導電型の第７のＭＯＳトランジスタと、ドレイン
に前記第７のＭＯＳトランジスタのドレインをゲートに
前記第３のＭＯＳトランジスタのゲートをそれぞれ接続
し前記第３のＭＯＳトランジスタと同一特性の第２の導
電型の第８のＭＯＳトランジスタと、ドレインに前記第
８のＭＯＳトランジスタのソースをゲートに前記 第１の
ビット線をソースに第１の電源をそれぞれ接続した第２
の導電型の第９のＭＯＳトランジスタとを備え、 前記第
４の増幅素子が、ソースに第２の電源をゲートに前記第
２のＭＯＳトランジスタのゲートをそれぞれ接続しこの
第２のＭＯＳトランジスタと同一特性の第１の導電型の
第１０のＭＯＳトランジスタと、ドレインに前記第８お
よび第１０のＭＯＳトランジスタのドレインをゲートに
前記第４のＭＯＳトランジスタのゲートをそれぞれ接続
し前記第４のＭＯＳトランジスタと同一特性の第２の導
電型の第１１のＭＯＳトランジスタと、ドレインに前記
第１１のＭＯＳトランジスタのソースをゲートに前記第
２のビット線をソースに第１の電源をそれぞれ接続した
第２の導電型の第１２のＭＯＳトランジスタとを備え、
前記タイミング信号の供給に応答して、前記ワードライ
ンを非活性化して前記メモリセルからの読み出しを停止
するとともに前記プリチャージ回路を活性化して前記ビ
ットラインをプリチャージすることを特徴とするもので
ある。
【００２５】
【発明の実施の形態】次に、本発明の実施の形態を図４
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
半導体記憶回路は、従来と共通のメモリセル１０１とプ
リチャージ回路１０２とビットライン７〜１０とワード
ライン１１とを含むＲＡＭセルブロック３０２と、カラ
ムセレクタ部１０３と、書き込み回路１０４と、センス
アンプ回路１０５と、ラッチ回路１０６とに加えて、ダ
ミービットライン３１２の代りにセンスアンプ回路１０
５がビットラインの電位差を感知して差動増幅開始する
ことを検出してスイッチ信号ＥＳＡを生成するとともに
この信号ＥＳＡの供給に応答してセンスアンプ回路１０
５の入力側を切離すスイッチ回路を含むセンス動作検出
回路１０８と、スイッチ信号ＥＳＡの供給に応答して行
アドレスデコーダ３０１Ａのタイミミング制御を行うタ
イミング制御回路１０９と、行アドレスデコーダ３０１
の代りにプリチャージ制御機能を有しタイミング制御回
路１０９により行アドレスデコードおよびプリチャージ
制御機能のタイミング制御を受ける行アドレスデコーダ
３０１Ａとを備える。
と共通の構成要素は共通の文字を付して同様にブロック
で示す図１を参照すると、この図に示す本実施の形態の
半導体記憶回路は、従来と共通のメモリセル１０１とプ
リチャージ回路１０２とビットライン７〜１０とワード
ライン１１とを含むＲＡＭセルブロック３０２と、カラ
ムセレクタ部１０３と、書き込み回路１０４と、センス
アンプ回路１０５と、ラッチ回路１０６とに加えて、ダ
ミービットライン３１２の代りにセンスアンプ回路１０
５がビットラインの電位差を感知して差動増幅開始する
ことを検出してスイッチ信号ＥＳＡを生成するとともに
この信号ＥＳＡの供給に応答してセンスアンプ回路１０
５の入力側を切離すスイッチ回路を含むセンス動作検出
回路１０８と、スイッチ信号ＥＳＡの供給に応答して行
アドレスデコーダ３０１Ａのタイミミング制御を行うタ
イミング制御回路１０９と、行アドレスデコーダ３０１
の代りにプリチャージ制御機能を有しタイミング制御回
路１０９により行アドレスデコードおよびプリチャージ
制御機能のタイミング制御を受ける行アドレスデコーダ
３０１Ａとを備える。
【００２６】センス動作検出回路１０８とセンスアンプ
回路１０５との接続の詳細を示す図２を参照すると、セ
ンスアンプ回路１０５は、それぞれ直列接続した相補の
トランジスタＰＭＯＳ４０，ＮＭＯＳ４２とＰＭＯＳ４
１，ＮＭＯＳ４３とでラッチ回路を構成している。すな
わちＮＭＯＳ４２，４３のソース同志が共通接続され、
ＰＭＯＳ４０，ＮＭＯＳ４２の各々のゲートが共通接続
されてＰＭＯＳ４１，ＮＭＯＳ４３の共通接続されたド
レインに接続しさらにこの共通接続点がビットラインＢ
ＩＴ２に接続している。同様にＰＭＯＳ４１，ＮＭＯＳ
４３の各々のゲートが共通接続されてＰＭＯＳ４０，Ｎ
ＭＯＳ４２の共通接続されたドレインに接続しさらにこ
の共通接続点がビットラインＢＩＴ１に接続している。
回路１０５との接続の詳細を示す図２を参照すると、セ
ンスアンプ回路１０５は、それぞれ直列接続した相補の
トランジスタＰＭＯＳ４０，ＮＭＯＳ４２とＰＭＯＳ４
１，ＮＭＯＳ４３とでラッチ回路を構成している。すな
わちＮＭＯＳ４２，４３のソース同志が共通接続され、
ＰＭＯＳ４０，ＮＭＯＳ４２の各々のゲートが共通接続
されてＰＭＯＳ４１，ＮＭＯＳ４３の共通接続されたド
レインに接続しさらにこの共通接続点がビットラインＢ
ＩＴ２に接続している。同様にＰＭＯＳ４１，ＮＭＯＳ
４３の各々のゲートが共通接続されてＰＭＯＳ４０，Ｎ
ＭＯＳ４２の共通接続されたドレインに接続しさらにこ
の共通接続点がビットラインＢＩＴ１に接続している。
【００２７】センス動作検出回路１０８が備えるＰＭＯ
Ｓ２０１，２０４，ＮＭＯＳ２０２，２０３，２０５，
２０６の各々はそれぞれセンスアンプ回路１０５のＰＭ
ＯＳ４０，４１，ＮＭＯＳ４２，４３と同一特性のトラ
ンジスタである。
Ｓ２０１，２０４，ＮＭＯＳ２０２，２０３，２０５，
２０６の各々はそれぞれセンスアンプ回路１０５のＰＭ
ＯＳ４０，４１，ＮＭＯＳ４２，４３と同一特性のトラ
ンジスタである。
【００２８】各々直列接続されたＰＭＯＳ２０１，ＮＭ
ＯＳ２０２，２０３およびＰＭＯＳ２０４，ＮＭＯＳ２
０５，２０６は、相互に独立した増幅素子を構成し、ビ
ットラインＢＩＴ１，ＢＩＴ２の電位差を検知して各々
共通接続しているセンスアンプ回路１０５のＰＭＯＳ４
０，ＮＭＯＳ４２またはＰＭＯＳ４１，ＮＭＯＳ４３か
ら成る増幅素子の一方例えばＰＭＯＳ４０，ＮＭＯＳ４
２が導通状態となると、ＰＭＯＳ２０１，ＮＭＯＳ２０
２，２０３が連動して導通状態となる。
ＯＳ２０２，２０３およびＰＭＯＳ２０４，ＮＭＯＳ２
０５，２０６は、相互に独立した増幅素子を構成し、ビ
ットラインＢＩＴ１，ＢＩＴ２の電位差を検知して各々
共通接続しているセンスアンプ回路１０５のＰＭＯＳ４
０，ＮＭＯＳ４２またはＰＭＯＳ４１，ＮＭＯＳ４３か
ら成る増幅素子の一方例えばＰＭＯＳ４０，ＮＭＯＳ４
２が導通状態となると、ＰＭＯＳ２０１，ＮＭＯＳ２０
２，２０３が連動して導通状態となる。
【００２９】上記接続の細部について説明すると、ビッ
トラインＢＩＴ２がＰＭＯＳ４０，ＮＭＯＳ４２および
ＰＭＯＳ２０１，ＮＭＯＳ２０２，２０６の各々のゲー
トに、ビットラインＢＩＴ１がＰＭＯＳ４１，ＮＭＯＳ
４３およびＰＭＯＳ２０１，ＮＭＯＳ２０２，２０３の
各々のゲートにそれぞれ接続してそれぞれ入力信号を供
給する。ＮＭＯＳ２０２，２０５の各々のソースにはＮ
ＭＯＳ２０３，２０６の各々のドレインがそれぞれ共通
接続し、また、ＰＭＯＳ２０１，２０４とＮＭＯＳ２０
２，２０５の各々のドレイン同志が共通接続してスイッ
チ信号ＥＳＡを発生し、さらに共通接続されたＰＭＯＳ
２０９のソースに供給する。
トラインＢＩＴ２がＰＭＯＳ４０，ＮＭＯＳ４２および
ＰＭＯＳ２０１，ＮＭＯＳ２０２，２０６の各々のゲー
トに、ビットラインＢＩＴ１がＰＭＯＳ４１，ＮＭＯＳ
４３およびＰＭＯＳ２０１，ＮＭＯＳ２０２，２０３の
各々のゲートにそれぞれ接続してそれぞれ入力信号を供
給する。ＮＭＯＳ２０２，２０５の各々のソースにはＮ
ＭＯＳ２０３，２０６の各々のドレインがそれぞれ共通
接続し、また、ＰＭＯＳ２０１，２０４とＮＭＯＳ２０
２，２０５の各々のドレイン同志が共通接続してスイッ
チ信号ＥＳＡを発生し、さらに共通接続されたＰＭＯＳ
２０９のソースに供給する。
【００３０】また、センス動作検出回路１０８は、書き
込み信号ＷＥＮおよびクロックＣＬＫの供給を受けＮＡ
ＮＤ信号ＷＮを出力する２ＮＡＮＤ２１２と、信号ＷＮ
を反転して信号ＷＮＢを出力しＰＭＯＳ２０９のゲート
に供給するインバータ２１１と、ゲートに信号ＷＮの供
給を受けドレインがＰＭＯＳ２０９のドレインと共通接
続したＰＭＯＳ２１０と、各々のゲートがＰＭＯＳ２０
９，２１０のドレインに接続し従来と同様のスイッチ回
路を構成してビットラインＢＩＴ１，ＢＩＴ２と直列接
続したＰＭＯＳ２０７，２０８とを備える。
込み信号ＷＥＮおよびクロックＣＬＫの供給を受けＮＡ
ＮＤ信号ＷＮを出力する２ＮＡＮＤ２１２と、信号ＷＮ
を反転して信号ＷＮＢを出力しＰＭＯＳ２０９のゲート
に供給するインバータ２１１と、ゲートに信号ＷＮの供
給を受けドレインがＰＭＯＳ２０９のドレインと共通接
続したＰＭＯＳ２１０と、各々のゲートがＰＭＯＳ２０
９，２１０のドレインに接続し従来と同様のスイッチ回
路を構成してビットラインＢＩＴ１，ＢＩＴ２と直列接
続したＰＭＯＳ２０７，２０８とを備える。
【００３１】ＰＭＯＳ２０１，２０４，２１０のソース
は電源電圧の供給を受け、ＮＭＯＳ２０３，２０６のソ
ースは接地電位の供給を受ける。
は電源電圧の供給を受け、ＮＭＯＳ２０３，２０６のソ
ースは接地電位の供給を受ける。
【００３２】再度図１を参照すると、タイミング制御回
路１０９は、ゲートにスイッチ信号ＥＳＡの供給を受け
ソースが接地電位にドレインが信号線３０６にそれぞれ
接続されたＮＭＯＳ３０３と、ゲートにクロックＣＬＫ
の供給を受けソースが電源電圧にドレインが信号線３０
６にそれぞれ接続されたＰＭＯＳ３０５と、信号線３０
６に接続した保持回路３０４と、入力端に信号線３０６
が出力端に信号線３０８がそれぞれ接続したインバータ
３０７と、入力端にクロックＣＬＫの供給を受け反転ク
ロックＣＬＫＢを出力するインバータ３１０とを備え
る。
路１０９は、ゲートにスイッチ信号ＥＳＡの供給を受け
ソースが接地電位にドレインが信号線３０６にそれぞれ
接続されたＮＭＯＳ３０３と、ゲートにクロックＣＬＫ
の供給を受けソースが電源電圧にドレインが信号線３０
６にそれぞれ接続されたＰＭＯＳ３０５と、信号線３０
６に接続した保持回路３０４と、入力端に信号線３０６
が出力端に信号線３０８がそれぞれ接続したインバータ
３０７と、入力端にクロックＣＬＫの供給を受け反転ク
ロックＣＬＫＢを出力するインバータ３１０とを備え
る。
【００３３】行アドレスデコーダ３０１Ａは、行アドレ
スデコードに応答してワードライン１１を選択する従来
の２ＮＯＲの代りに入力の１つが信号線３０８に接続し
出力がワードライン１１に接続している３ＮＯＲ３１１
と、１方の入力端に信号線３０８が接続し他方の入力端
に反転クロックの供給を受けてＲＡＭセルブロック３０
２のプリチャージ回路１０２に供給するプリチャージ制
御用のプリチャージゲート信号ＰＧを生成する２ＮＯＲ
３１０と、入力端にクロックＣＬＫの供給を受け反転ク
ロックを出力するインバータ３０９とをを備える。
スデコードに応答してワードライン１１を選択する従来
の２ＮＯＲの代りに入力の１つが信号線３０８に接続し
出力がワードライン１１に接続している３ＮＯＲ３１１
と、１方の入力端に信号線３０８が接続し他方の入力端
に反転クロックの供給を受けてＲＡＭセルブロック３０
２のプリチャージ回路１０２に供給するプリチャージ制
御用のプリチャージゲート信号ＰＧを生成する２ＮＯＲ
３１０と、入力端にクロックＣＬＫの供給を受け反転ク
ロックを出力するインバータ３０９とをを備える。
【００３４】次に、図１，図２および回路動作をタイム
チャートで示す図３を参照して本実施の形態の動作につ
いて説明すると、まず、この記憶回路自体の書き込み，
読み出し等の一般動作は従来と同様である。従来との相
違点は、スイッチ信号ＥＳＡが従来ダミービットライン
３１２にて生成されていたのに対し、本実施の形態で
は、センスアンプ回路１０５に付随するセンス動作検出
回路１０８にて生成されることである。
チャートで示す図３を参照して本実施の形態の動作につ
いて説明すると、まず、この記憶回路自体の書き込み，
読み出し等の一般動作は従来と同様である。従来との相
違点は、スイッチ信号ＥＳＡが従来ダミービットライン
３１２にて生成されていたのに対し、本実施の形態で
は、センスアンプ回路１０５に付随するセンス動作検出
回路１０８にて生成されることである。
【００３５】記憶回路全体の動作は、従来と同様に、ク
ロックＣＬＫに同期しており、まず、クロックＣＬＫの
Ｌレベルに同期してビットラインＢＩＴ１，ＢＩＴ２が
プリチャージされ、この時センスアンプ回路１０５のＮ
ＭＯＳ４２，４３が導通状態となり、これらＮＭＯＳ４
２，４３とゲートが共通接続されたセンス動作検出回路
１０８のＮＭＯＳ２０２，２０５も導通する。これによ
り、ビットラインＢＩＴ１，ＢＩＴ２の各々にそれぞれ
ゲートが接続されたＮＭＯＳ２０３，２０６も導通する
のでスイッチ信号ＥＳＡはＬレベルとなる。
ロックＣＬＫに同期しており、まず、クロックＣＬＫの
Ｌレベルに同期してビットラインＢＩＴ１，ＢＩＴ２が
プリチャージされ、この時センスアンプ回路１０５のＮ
ＭＯＳ４２，４３が導通状態となり、これらＮＭＯＳ４
２，４３とゲートが共通接続されたセンス動作検出回路
１０８のＮＭＯＳ２０２，２０５も導通する。これによ
り、ビットラインＢＩＴ１，ＢＩＴ２の各々にそれぞれ
ゲートが接続されたＮＭＯＳ２０３，２０６も導通する
のでスイッチ信号ＥＳＡはＬレベルとなる。
【００３６】このとき、書き込み信号ＷＥＮのＬレベル
に応答してＰＭＯＳ２０９のゲート入力信号ＷＮＢがＬ
レベルであるためＰＭＯＳ２０９は導通状態である。し
たがって、スイッチ信号ＥＳＡのＬレベルが、導通状態
のＰＭＯＳ２０９を経由してビットラインＢＩＴ１，Ｂ
ＩＴ２のスイッチ回路を構成するＰＭＯＳ２０７，２０
８へ伝搬し、このスイッチ回路を導通させることでビッ
トラインＢＩＴ１，ＢＩＴ２のＨレベルをセンスアンプ
回路１０５に伝搬する。
に応答してＰＭＯＳ２０９のゲート入力信号ＷＮＢがＬ
レベルであるためＰＭＯＳ２０９は導通状態である。し
たがって、スイッチ信号ＥＳＡのＬレベルが、導通状態
のＰＭＯＳ２０９を経由してビットラインＢＩＴ１，Ｂ
ＩＴ２のスイッチ回路を構成するＰＭＯＳ２０７，２０
８へ伝搬し、このスイッチ回路を導通させることでビッ
トラインＢＩＴ１，ＢＩＴ２のＨレベルをセンスアンプ
回路１０５に伝搬する。
【００３７】読み出し時にメモリセル１０１のメモリ値
データがビットラインＢＩＴ１，ＢＩＴ２へ伝搬され始
めると、読み出し信号ＲＥＡＤおよびクロックＣＬＫが
Ｈレベルとなり、センスアンプ回路１０５のＮＭＯＳ４
４，ＮＭＯＳ４５が導通し、ビットラインＢＩＴ１，Ｂ
ＩＴ２の電位を接地電位へ引き始める。ここでビットラ
インＢＩＴ１の電位が上記メモリ値データの供給に応答
してＬレベルに低下し始めると、ＰＭＯＳ４１が導通し
ＮＭＯＳ４３が遮断することでビットラインＢＩＴ２が
Ｈレベルに確定される。この変化と同時にＰＭＯＳ２０
４が導通しＮＭＯＳ２０５，２０３が遮断するので、ス
イッチ信号ＥＳＡがＨレベルと確定する。この時書き込
み信号ＷＥＮはＬレベルであるので、２ＮＡＮＤ２１２
の出力ＷＮがＨレベルおよびインバータ２１１の出力Ｗ
ＮＢがＬレベルとなることから、ＰＭＯＳ２１０は遮断
しＰＭＯＳ２０９が導通し、したがってＰＭＯＳ２０
７，ＰＭＯＳ２０８が遮断し、センスアンプ回路１０５
が切り離される。
データがビットラインＢＩＴ１，ＢＩＴ２へ伝搬され始
めると、読み出し信号ＲＥＡＤおよびクロックＣＬＫが
Ｈレベルとなり、センスアンプ回路１０５のＮＭＯＳ４
４，ＮＭＯＳ４５が導通し、ビットラインＢＩＴ１，Ｂ
ＩＴ２の電位を接地電位へ引き始める。ここでビットラ
インＢＩＴ１の電位が上記メモリ値データの供給に応答
してＬレベルに低下し始めると、ＰＭＯＳ４１が導通し
ＮＭＯＳ４３が遮断することでビットラインＢＩＴ２が
Ｈレベルに確定される。この変化と同時にＰＭＯＳ２０
４が導通しＮＭＯＳ２０５，２０３が遮断するので、ス
イッチ信号ＥＳＡがＨレベルと確定する。この時書き込
み信号ＷＥＮはＬレベルであるので、２ＮＡＮＤ２１２
の出力ＷＮがＨレベルおよびインバータ２１１の出力Ｗ
ＮＢがＬレベルとなることから、ＰＭＯＳ２１０は遮断
しＰＭＯＳ２０９が導通し、したがってＰＭＯＳ２０
７，ＰＭＯＳ２０８が遮断し、センスアンプ回路１０５
が切り離される。
【００３８】逆にビットラインＢＩＴ２の電位が上記メ
モリ値データの供給に応答してＬレベルへと低下し始め
ると、ＰＭＯＳ４０が導通しＮＭＯＳ４２が遮断するこ
とによりビットラインＢＩＴ１がＨレベルと確定する。
この変化と同時にＰＭＯＳ２０１が導通しＮＭＯＳ２０
２，２０６が遮断するので、スイッチ信号ＥＳＡがＨレ
ベルと確定する。この時も書き込み信号ＷＥＮがＬレベ
ルであるので、同様にＰＭＯＳ２１０が遮断してＰＭＯ
Ｓ２０９が導通し、ＰＭＯＳ２０７，ＰＭＯＳ２０８が
遮断することでセンアンプ回路１０５が切り離される。
モリ値データの供給に応答してＬレベルへと低下し始め
ると、ＰＭＯＳ４０が導通しＮＭＯＳ４２が遮断するこ
とによりビットラインＢＩＴ１がＨレベルと確定する。
この変化と同時にＰＭＯＳ２０１が導通しＮＭＯＳ２０
２，２０６が遮断するので、スイッチ信号ＥＳＡがＨレ
ベルと確定する。この時も書き込み信号ＷＥＮがＬレベ
ルであるので、同様にＰＭＯＳ２１０が遮断してＰＭＯ
Ｓ２０９が導通し、ＰＭＯＳ２０７，ＰＭＯＳ２０８が
遮断することでセンアンプ回路１０５が切り離される。
【００３９】書き込み時には、書き込み信号ＷＥＮがク
ロックＣＬＫに同期してＨレベルとなると、ＰＭＯＳ２
１０を導通させＰＭＯＳ２０９を遮断させることから、
センスアンプ回路１０５以降記憶回路出力ＯＵＴまでの
ビットラインのプリチャージレベルを変化させることな
く、ＰＭＯＳ２１０のＨレベルの出力がＰＭＯＳ２０
７，ＰＭＯＳ２０８に伝搬し、これらＰＭＯＳ２０７，
ＰＭＯＳ２０８を遮断することによりビットラインＢＩ
Ｔ１，ＢＩＴ２の切り離しを行う。
ロックＣＬＫに同期してＨレベルとなると、ＰＭＯＳ２
１０を導通させＰＭＯＳ２０９を遮断させることから、
センスアンプ回路１０５以降記憶回路出力ＯＵＴまでの
ビットラインのプリチャージレベルを変化させることな
く、ＰＭＯＳ２１０のＨレベルの出力がＰＭＯＳ２０
７，ＰＭＯＳ２０８に伝搬し、これらＰＭＯＳ２０７，
ＰＭＯＳ２０８を遮断することによりビットラインＢＩ
Ｔ１，ＢＩＴ２の切り離しを行う。
【００４０】また図１を再度参照すると、タイミング制
御回路１０９は、読み出しおよび書き込み時に関わらず
スイッチ信号ＥＳＡのＨレベル状態において、ＮＭＯＳ
３０３が導通し信号線３０６がＬレベルとなると、イン
バータ３０７の出力側の信号線３０８がＨレベルとな
る。これにより、行アドレスデコーダ３０１のワードラ
イン１１を駆動している３ＮＯＲ３１１はＬレベルを出
力し、メモリセル１０１からビットラインＢＩＴ１，Ｂ
ＩＴ２へのデータ読み出しを行う。このデータ読み出し
が終了すると共に、この信号線３０８のＨレベルが２Ｎ
ＯＲ３１０に供給され、この２ＮＯＲ３１０は信号線３
０８のＨレベルに応答してＬレベルのプリチャージ制御
信号ＰＧを出力し、ＲＡＭセルブロック３０２のビット
ライン端に配置されたプリチャージ回路１０２のゲート
に供給する。プリチャージ回路１０２はプリチャージ制
御信号ＰＧのＬベルの供給に応答してビットラインＢＩ
Ｔ１，ＢＩＴ２対応のビットライン７〜１０をプリチャ
ージする。
御回路１０９は、読み出しおよび書き込み時に関わらず
スイッチ信号ＥＳＡのＨレベル状態において、ＮＭＯＳ
３０３が導通し信号線３０６がＬレベルとなると、イン
バータ３０７の出力側の信号線３０８がＨレベルとな
る。これにより、行アドレスデコーダ３０１のワードラ
イン１１を駆動している３ＮＯＲ３１１はＬレベルを出
力し、メモリセル１０１からビットラインＢＩＴ１，Ｂ
ＩＴ２へのデータ読み出しを行う。このデータ読み出し
が終了すると共に、この信号線３０８のＨレベルが２Ｎ
ＯＲ３１０に供給され、この２ＮＯＲ３１０は信号線３
０８のＨレベルに応答してＬレベルのプリチャージ制御
信号ＰＧを出力し、ＲＡＭセルブロック３０２のビット
ライン端に配置されたプリチャージ回路１０２のゲート
に供給する。プリチャージ回路１０２はプリチャージ制
御信号ＰＧのＬベルの供給に応答してビットラインＢＩ
Ｔ１，ＢＩＴ２対応のビットライン７〜１０をプリチャ
ージする。
【００４１】読み出し時には、ビットラインＢＩＴ１，
ＢＩＴ２に発生したセンスアンプ回路１０５の動作可能
な電位変動に応答してセンス動作検出回路１０８はスイ
ッチ信号ＥＳＡを生成し、ワードライン１１を遮断しセ
ンスアンプ回路１０５動作以降のメモリセル１０１から
の読み出しを停止する。一方、書き込み時には、センス
動作検出回路１０８は書き込み信号ＷＥＮの供給に応答
してスイッチ信号ＥＳＡを生成し、ワードライン１１を
遮断することによりメモリセル１０１へのデータ書き込
みを終了する。
ＢＩＴ２に発生したセンスアンプ回路１０５の動作可能
な電位変動に応答してセンス動作検出回路１０８はスイ
ッチ信号ＥＳＡを生成し、ワードライン１１を遮断しセ
ンスアンプ回路１０５動作以降のメモリセル１０１から
の読み出しを停止する。一方、書き込み時には、センス
動作検出回路１０８は書き込み信号ＷＥＮの供給に応答
してスイッチ信号ＥＳＡを生成し、ワードライン１１を
遮断することによりメモリセル１０１へのデータ書き込
みを終了する。
【００４２】ここで、書き込み回路１０４のビットライ
ンＢＩＴ１，ＢＩＴ２への書き込みデータ伝達速度は、
読み出し時のメモリセル１０１のビットラインＢＩＴ
１，ＢＩＴ２へのメモリ値データの読み出し速度に比
べ、駆動能力の相違から十分速いため、メモリセル１０
１への書き込み動作が可能となる。
ンＢＩＴ１，ＢＩＴ２への書き込みデータ伝達速度は、
読み出し時のメモリセル１０１のビットラインＢＩＴ
１，ＢＩＴ２へのメモリ値データの読み出し速度に比
べ、駆動能力の相違から十分速いため、メモリセル１０
１への書き込み動作が可能となる。
【００４３】
【発明の効果】以上説明したように、本発明の半導体記
憶回路は、各ビットライン毎にスイッチ信号を生成する
センス動作検出回路を備えることにより、レイアウトの
配置状態により各ビットライン毎に読み出し時間が異な
っても、各ビットラインに接続するセンスアンプ回路の
動作を判断して入力ビットラインを切り離すことで、セ
ンスアンプ回路の動作時の上記切り離しタイミングがレ
イアウトの配置状態に影響されることなく、センスアン
プ回路のスイッチング消費電力を最小化でき、したがっ
て読み出し時の消費電力を削減出きるという効果があ
る。
憶回路は、各ビットライン毎にスイッチ信号を生成する
センス動作検出回路を備えることにより、レイアウトの
配置状態により各ビットライン毎に読み出し時間が異な
っても、各ビットラインに接続するセンスアンプ回路の
動作を判断して入力ビットラインを切り離すことで、セ
ンスアンプ回路の動作時の上記切り離しタイミングがレ
イアウトの配置状態に影響されることなく、センスアン
プ回路のスイッチング消費電力を最小化でき、したがっ
て読み出し時の消費電力を削減出きるという効果があ
る。
【００４４】また、書き込み時に、書き込み対象のビッ
トラインの上記切り離しの完了後に書き込みデータの供
給を行うので、ビットラインを経由した記憶回路出力へ
の書き込みデータの不用出力を防止できることと、書き
込み回路の書き込み時のビットラインへのデータ伝搬時
の消費電力を減少できるることとの効果がある。
トラインの上記切り離しの完了後に書き込みデータの供
給を行うので、ビットラインを経由した記憶回路出力へ
の書き込みデータの不用出力を防止できることと、書き
込み回路の書き込み時のビットラインへのデータ伝搬時
の消費電力を減少できるることとの効果がある。
【００４５】さらに、読み出しおよび書き込み時に各ビ
ットラインで生成された上記スイッチ信号でワードライ
ンのレベルを遮断させるとともに、ビットラインをプリ
チャージする行アドレスデコーダ回路の動作タイミング
の制御用のタイミング制御回路を備えることにより、読
み出しおよび書き込みの確定後にビットラインへのメモ
リセルからの読み出しがなくなるので、ビットラインの
電位の必要以上の変化要因が除去されるとともに、従来
に比しより速くワードラインを遮断させることができる
ため、上記ビットラインの電位変動を低減でき、その消
費電力を最小化できるという効果がある。
ットラインで生成された上記スイッチ信号でワードライ
ンのレベルを遮断させるとともに、ビットラインをプリ
チャージする行アドレスデコーダ回路の動作タイミング
の制御用のタイミング制御回路を備えることにより、読
み出しおよび書き込みの確定後にビットラインへのメモ
リセルからの読み出しがなくなるので、ビットラインの
電位の必要以上の変化要因が除去されるとともに、従来
に比しより速くワードラインを遮断させることができる
ため、上記ビットラインの電位変動を低減でき、その消
費電力を最小化できるという効果がある。
【００４６】さらに、各ビットラインで生成された上記
スイッチ信号によりワードラインを遮断した後にビット
ラインのプリチャージを開始することにより、カラムセ
レクタにて非選択となったメモリセルの読み出しが中止
され次にそのレベルがプリチャージされるので、この非
選択ビットラインでの消費電力を低減できるという効果
がある。
スイッチ信号によりワードラインを遮断した後にビット
ラインのプリチャージを開始することにより、カラムセ
レクタにて非選択となったメモリセルの読み出しが中止
され次にそのレベルがプリチャージされるので、この非
選択ビットラインでの消費電力を低減できるという効果
がある。
【図１】本発明の半導体記憶回路の一実施の形態を示す
ブロック図である。
ブロック図である。
【図２】図１のセンス動作検出回路とセンスアンプ回路
との接続の詳細を示す回路図である。
との接続の詳細を示す回路図である。
【図３】本実施の形態の半導体記憶回路における動作の
一例を示すタイムチャートである。
一例を示すタイムチャートである。
【図４】従来の半導体記憶回路の一例を示すブロック図
である。
である。
【図５】図４の主要部分の回路構成を示す回路図であ
る。
る。
【図６】従来の半導体記憶回路における動作の一例を示
すタイムチャートである。
すタイムチャートである。
１〜６，２７〜３３，４０，４１，４６〜４８，２０
１，２０４，２０７〜２１０，３０５ ＰチャネルＭ
ＯＳトランジスタ（ＰＭＯＳ） ７〜１０，ＢＩＴ１，ＢＩＴ２ ビットライン １２，１３，１６，１７，４２〜４５，２０２，２０
３，２０５，２０６，３０３ ＮチャネルＭＯＳトラ
ンジスタ（ＮＭＯＳ） １１ ワードライン １４，１５，１８，１９，３８，５１，５２，２１１，
３０７〜３０９ インバータ ２３〜２６ＰＮ両チャネルトランジスタ（ＰＮＭＯＳ） ３６，４９，５０，２１２ ２ＮＡＮＤ ３７，３９，３１０ ２ＮＯＲ １０１ メモリセル １０２ プリチャージ回路 １０３ カラムセレクタ部 １０４ 書き込み回路 １０５ センスアンプ回路 １０６ ラッチ回路 １０７，２０７，２０８ スイッチ回路 １０８ センス動作検出回路 １０９ タイミング制御回路 ３０１ 行アドレスデコーダ ３０２ ＲＡＭセルブロック ３０４ 保持回路 ３０６，３０８ 信号線 ３１２ ダミービットライン
１，２０４，２０７〜２１０，３０５ ＰチャネルＭ
ＯＳトランジスタ（ＰＭＯＳ） ７〜１０，ＢＩＴ１，ＢＩＴ２ ビットライン １２，１３，１６，１７，４２〜４５，２０２，２０
３，２０５，２０６，３０３ ＮチャネルＭＯＳトラ
ンジスタ（ＮＭＯＳ） １１ ワードライン １４，１５，１８，１９，３８，５１，５２，２１１，
３０７〜３０９ インバータ ２３〜２６ＰＮ両チャネルトランジスタ（ＰＮＭＯＳ） ３６，４９，５０，２１２ ２ＮＡＮＤ ３７，３９，３１０ ２ＮＯＲ １０１ メモリセル １０２ プリチャージ回路 １０３ カラムセレクタ部 １０４ 書き込み回路 １０５ センスアンプ回路 １０６ ラッチ回路 １０７，２０７，２０８ スイッチ回路 １０８ センス動作検出回路 １０９ タイミング制御回路 ３０１ 行アドレスデコーダ ３０２ ＲＡＭセルブロック ３０４ 保持回路 ３０６，３０８ 信号線 ３１２ ダミービットライン
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/419 G11C 11/409
Claims (2)
- 【請求項１】 ビットラインの各々に所定のプリチャー
ジ電位を供給するプリチャージ回路を備え、論理値を記
憶する複数のメモリセルを行・列のマトリクス状に配列
したＲＡＭセルブロックと、行アドレスの供給に応答し
て前記ＲＡＭセルブロックの所定の行方向の前記メモリ
セルを選択するワードラインを活性化する行アドレスデ
コーダと、前記複数のメモリセルが接続されこれら複数
のメモリセルのうちの選択されたメモリセルの前記論理
値の読み出し又は書き込み用の相補の対構成の信号線で
ある前記ビットラインと、前記ビットラインの各々毎に
備えられこのビットラインの信号値を増幅するセンスア
ンプ回路と、前記センスアンプ回路の動作および書き込
み信号の入力に対応したスイッチ信号の供給に応答して
前記ビットラインと前記センスアンプ回路との接続を切
り離すスイッチ回路とを備える半導体記憶回路におい
て、 前記センスアンプ回路の各々毎に、前記センスアンプ回
路の動作の確定および前記書き込み信号の供給をそれぞ
れ検出して前記スイッチ信号を生成するセンス動作検出
回路と、前記スイッチ信号の供給に応答して前記行アド
レスデコーダのデコード動作のタイミング制御を行うタ
イミング制御信号を発生するタイミング制御回路とを備
え、前記センスアンプ回路が、各々のソース同志を共通接続
した第１，第２の増幅素子の各々のゲートに前記ビット
ラインの相補対を構成する第１，第２のビット線の各々
を接続し前記第１の増幅素子のゲートと第２の増幅素子
のドレインおよび前記第２の増幅素子のゲートと第１の
増幅素子のドレインをたすき掛けに接続し第１，第２の
ビット線相互間の電位差に応答してスイッチ動作を行う
ラッチ回路と、前記第１，第２の増幅素子の共通接続し
たソースと第１の電源との間に直列接続され読み出し信
号とクロック信号との供給を受ける読み出し制御回路と
を備え、 前記センス動作検出回路が、各々のゲートを前記第１，
第２の増幅素子の各々のゲートに接続し共通接続した各
々のドレインから前記スイッチ信号を出力する前記第
１，第２の増幅素子と同一能力の第３，第４の増幅素子
と、前記第１，第２のビット線の各々に直列接続され各
々のゲートにそれぞれ供給を受けた前記ス イッチ信号の
値に応答して前記第１，第２のビット線の接断を行う第
１，第２のスイッチ素子をと備え、 前記行アドレスデコーダが、前記タイミング制御信号の
供給に応答して前記ワードラインを非活性化する論理回
路と、前記タイミング制御信号の供給に応答して前記プ
リチャージ回路の活性化用のプリチャージ制御信号を発
生するプリチャージ制御回路とを備え、前記第１の増幅素子が、ソースに第２の電源をゲートに
前記第２のビット線にそれぞれ接続した第１の導電型の
第１のＭＯＳトランジスタと、ドレインに前記第１のＭ
ＯＳトランジスタのドレインをゲートに前記第１のＭＯ
Ｓトランジスタのゲートにそれぞれ接続した第２の導電
型の第３のＭＯＳトランジスタとを備え、 前記第２の増幅素子が、ソースに第２の電源をゲートに
前記第１のビット線にそれぞれ接続した第１の導電型の
第２のＭＯＳトランジスタと、ドレインに前記第２のＭ
ＯＳトランジスタのドレインおよび前記第１のＭＯＳト
ランジスタのゲートをゲートに前記第２のＭＯＳトラン
ジスタのゲートおよび前記第１のＭＯＳトランジスタの
ドレインをソースに前記第３のＭＯＳトランジスタのソ
ースをそれぞれ接続した第２の導電型の第４のＭＯＳト
ランジスタとを備え、 前記読み出し制御回路が、ドレインに前記第３のＭＯＳ
トランジスタのソースを接続しゲートに前記読み出し制
御信号の供給を受ける第２の導電型の第５のＭＯＳトラ
ンジスタと、ドレインに前記第５のＭＯＳトランジスタ
のソースをソースに第１の電源をそれぞれ接続しゲート
に前記クロック信号の供給を受ける第２の導電型の第６
のＭＯＳトランジスタとを備え、 前記第３の増幅素子が、ソースに第２の電源をゲートに
前記第１のＭＯＳトランジスタのゲートをそれぞれ接続
しこの第１のトランジスタと同一特性の第１の導電型の
第７のＭＯＳトランジスタと、ドレインに前記第７のＭ
ＯＳトランジスタのドレインをゲートに前記第３のＭＯ
Ｓトランジスタのゲートをそれぞれ接続し前記第３のＭ
ＯＳトランジスタと同一特性の第２の導電型の第８のＭ
ＯＳトランジスタと、ドレインに前記第８のＭＯＳトラ
ンジスタのソースをゲートに前記第１のビット線をソー
スに第１の電源をそれぞれ接続した第２の導電型の第９
の ＭＯＳトランジスタとを備え、 前記第４の増幅素子が、ソースに第２の電源をゲートに
前記第２のＭＯＳトランジスタのゲートをそれぞれ接続
しこの第２のＭＯＳトランジスタと同一特性の第１の導
電型の第１０のＭＯＳトランジスタと、ドレインに前記
第８および第１０のＭＯＳトランジスタのドレインをゲ
ートに前記第４のＭＯＳトランジスタのゲートをそれぞ
れ接続し前記第４のＭＯＳトランジスタと同一特性の第
２の導電型の第１１のＭＯＳトランジスタと、ドレイン
に前記第１１のＭＯＳトランジスタのソースをゲートに
前記第２のビット線をソースに第１の電源をそれぞれ接
続した第２の導電型の第１２のＭＯＳトランジスタとを
備え、 前記タイミング信号の供給に応答して、前記ワードライ
ンを非活性化して前記メモリセルからの読み出しを停止
するとともに前記プリチャージ回路を活性化して前記ビ
ットラインをプリチャージすることを特徴とする半導体
記憶回路。 - 【請求項２】 前記スイッチ回路が、書き込み信号と前
記クロック信号との否定論理積演算を行いＮＡＮＤ信号
を出力するＮＡＮＤ回路と、 前記ＮＡＮＤ信号を反転して反転ＮＡＮＤ信号を出力す
るインバータと、 ドレインに前記第７のＭＯＳトランジスタのドレインを
接続しゲートに前記反転ＮＡＮＤ信号の供給を受ける第
１の導電型の第１３のＭＯＳトランジスタと、 ソースが第２の電源に接続しゲートに前記ＮＡＮＤ信号
の供給を受ける第１の導電型の第１４のＭＯＳトランジ
スタと、 各々のゲート同志を共通接続して前記第１３，第１４の
ＭＯＳトランジスタのドレインを接続し各々のソースが
それぞれ前記第１，第２のビット線の入力側に各々のド
レインがそれぞれ前記第１，第２のビット線の出力側に
接続した第１の導電型の第１５，第１６のＭＯＳトラン
ジスタを前記第１，第２のスイッチ素子として備えるこ
とを特徴とする請求項１記載の半導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167376A JP3112834B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08167376A JP3112834B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1011972A JPH1011972A (ja) | 1998-01-16 |
| JP3112834B2 true JP3112834B2 (ja) | 2000-11-27 |
Family
ID=15848575
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08167376A Expired - Fee Related JP3112834B2 (ja) | 1996-06-27 | 1996-06-27 | 半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3112834B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100665831B1 (ko) * | 2000-08-08 | 2007-01-09 | 삼성전자주식회사 | 반도체 메모리 장치의 저전력 구현방법 |
| US7071737B2 (en) * | 2004-07-13 | 2006-07-04 | Kabushiki Kaisha Toshiba | Systems and methods for controlling timing in a circuit |
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1996
- 1996-06-27 JP JP08167376A patent/JP3112834B2/ja not_active Expired - Fee Related
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