JPH0877767A - 同期型ｄｒａｍ - Google Patents
同期型ｄｒａｍInfo
- Publication number
- JPH0877767A JPH0877767A JP6207581A JP20758194A JPH0877767A JP H0877767 A JPH0877767 A JP H0877767A JP 6207581 A JP6207581 A JP 6207581A JP 20758194 A JP20758194 A JP 20758194A JP H0877767 A JPH0877767 A JP H0877767A
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- JP
- Japan
- Prior art keywords
- row address
- bank
- banks
- address
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Abstract
(57)【要約】
【目的】同期型ＤＲＡＭのチップ面積の縮小化に関す
る。 【構成】複数のバンク１１，１２と、前記複数のバンク
１１，１２の行アドレス指定に係る単数の行アドレスバ
ッファ１５を有すること。
る。 【構成】複数のバンク１１，１２と、前記複数のバンク
１１，１２の行アドレス指定に係る単数の行アドレスバ
ッファ１５を有すること。
Description
【０００１】
【産業上の利用分野】本発明は同期型ＤＲＡＭ（Synchr
onous DRAM）に関し、更に詳しく言えば、同期型ＤＲＡ
Ｍのチップ面積の縮小化に関する。
onous DRAM）に関し、更に詳しく言えば、同期型ＤＲＡ
Ｍのチップ面積の縮小化に関する。
【０００２】
【従来の技術】以下で、従来例に係る同期型ＤＲＡＭの
構造について図２を参照しながら説明する。近年、コン
ピュータにおいて、ＣＰＵの高速化に対応すべく、同期
型ＤＲＡＭというＤＲＡＭが提案されてきている。これ
は、従前のＤＲＡＭのようにＲＡＳ（Row Address Sele
ct）やＣＡＳ（Column Address Select ）などの、クロ
ックとは無関係な信号に基づいてデータの読み書きを行
わずに、クロックに同期してデータの読み書きを行うこ
とによって高速化を図っているＤＲＡＭである。
構造について図２を参照しながら説明する。近年、コン
ピュータにおいて、ＣＰＵの高速化に対応すべく、同期
型ＤＲＡＭというＤＲＡＭが提案されてきている。これ
は、従前のＤＲＡＭのようにＲＡＳ（Row Address Sele
ct）やＣＡＳ（Column Address Select ）などの、クロ
ックとは無関係な信号に基づいてデータの読み書きを行
わずに、クロックに同期してデータの読み書きを行うこ
とによって高速化を図っているＤＲＡＭである。
【０００３】従来例に係る同期型ＤＲＡＭは、１６Ｍバ
イトの容量を有するＤＲＡＭであって、図２に示すよう
に各々８Ｍバイトの容量を有する第１，第２のバンク
（１，２）に二分割されている。第１のバンク（１）に
は第１のアドレスラッチ（３）と第１の行アドレスバッ
ファ（５）が付属しており、第２のバンク（２）には第
２のアドレスラッチ（４）と第２の行アドレスバッファ
（６）が付属している。
イトの容量を有するＤＲＡＭであって、図２に示すよう
に各々８Ｍバイトの容量を有する第１，第２のバンク
（１，２）に二分割されている。第１のバンク（１）に
は第１のアドレスラッチ（３）と第１の行アドレスバッ
ファ（５）が付属しており、第２のバンク（２）には第
２のアドレスラッチ（４）と第２の行アドレスバッファ
（６）が付属している。
【０００４】同期型ＤＲＡＭは一般に、時分割方式を用
いており、かりに第１のバンク（１）でデータの読み書
きがなされているときには第２のバンク（２）ではデー
タの読み書きがなされず、逆に第２のバンク（２）でデ
ータの読み書きがなされているときには第１のバンク
（１）ではデータの読み書きがなされないようになって
いる。
いており、かりに第１のバンク（１）でデータの読み書
きがなされているときには第２のバンク（２）ではデー
タの読み書きがなされず、逆に第２のバンク（２）でデ
ータの読み書きがなされているときには第１のバンク
（１）ではデータの読み書きがなされないようになって
いる。
【０００５】上記回路によれば、まずアドレス端子
（７）から行アドレスが入力されると、第１の行アドレ
スバッファ（５）と第２の行アドレスバッファ（６）に
パラレルに入力される。第１のバンク（１）でデータの
読み書きがなされている（以下でこの状態を「バンクが
活性化している」と称する）ときには、第１の行アドレ
スバッファ（５）によって行アドレスが電圧レベル変換
されて第１のアドレスラッチ（３）に出力され、第１の
アドレスラッチ（３）によっていったん保持されたのち
に第１のバンク（１）に出力されて第１のバンク（１）
の行アドレスが指定される。
（７）から行アドレスが入力されると、第１の行アドレ
スバッファ（５）と第２の行アドレスバッファ（６）に
パラレルに入力される。第１のバンク（１）でデータの
読み書きがなされている（以下でこの状態を「バンクが
活性化している」と称する）ときには、第１の行アドレ
スバッファ（５）によって行アドレスが電圧レベル変換
されて第１のアドレスラッチ（３）に出力され、第１の
アドレスラッチ（３）によっていったん保持されたのち
に第１のバンク（１）に出力されて第１のバンク（１）
の行アドレスが指定される。
【０００６】次いで第２のバンク（２）が活性化される
と、第２の行アドレスバッファ（６）によって行アドレ
スが電圧レベル変換されて第２のアドレスラッチ（４）
に出力され、第２のアドレスラッチ（４）によっていっ
たん保持されたのちに第２のバンク（２）に出力されて
第２のバンク（２）の行アドレス指定がなされる。上記
の動作を順次繰り返すことにより、交互に第１，第２の
バンク（１，２）の行アドレス指定が行われていた。
と、第２の行アドレスバッファ（６）によって行アドレ
スが電圧レベル変換されて第２のアドレスラッチ（４）
に出力され、第２のアドレスラッチ（４）によっていっ
たん保持されたのちに第２のバンク（２）に出力されて
第２のバンク（２）の行アドレス指定がなされる。上記
の動作を順次繰り返すことにより、交互に第１，第２の
バンク（１，２）の行アドレス指定が行われていた。
【０００７】
【発明が解決しようとする課題】しかしながら、上記従
来の同期型ＤＲＡＭによると、第１，第２のバンク
（１，２）のそれぞれに行アドレスバッファ（５，６）
が付属しているため、例えば４個のバンクがあれば４個
の行アドレスバッファが必要になるというように、バン
クが増えるごとに行アドレスバッファの数が増えてしま
い、それに応じてチップ面積が増大するという問題が生
じていた。
来の同期型ＤＲＡＭによると、第１，第２のバンク
（１，２）のそれぞれに行アドレスバッファ（５，６）
が付属しているため、例えば４個のバンクがあれば４個
の行アドレスバッファが必要になるというように、バン
クが増えるごとに行アドレスバッファの数が増えてしま
い、それに応じてチップ面積が増大するという問題が生
じていた。
【０００８】
【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、複数のバンクと、前記複数のバ
ンクの行アドレス指定に係る単数の行アドレスバッファ
を有することにより、チップ面積を縮小することが可能
になる同期型ＤＲＡＭを提供するものである。
に鑑み成されたもので、複数のバンクと、前記複数のバ
ンクの行アドレス指定に係る単数の行アドレスバッファ
を有することにより、チップ面積を縮小することが可能
になる同期型ＤＲＡＭを提供するものである。
【０００９】
【作 用】本発明に係る同期型ＤＲＡＭによれば、複数
のバンクの行アドレス指定に係り、例えば、複数のバン
クのうちデータの読み書きがなされるバンクにのみ、行
アドレスを選択出力する単数の行アドレスバッファを内
部に有する。一般に同期型ＤＲＡＭは複数のバンクを有
するが、これらはプリチャージやリフレッシュなどによ
るロスを軽減するために時分割方式で駆動されており、
例えば２つのバンクを有する場合には、一方のバンクが
活性化されている場合には他方のバンクが活性化されて
おらず、逆に他方のバンクが活性化されているときには
一方のバンクが活性化されないので、これら複数のバン
クが同時に活性化を開始しないように駆動されている。
言い換えれば、あるタイミングで活性化されるバンクは
１つだけである。
のバンクの行アドレス指定に係り、例えば、複数のバン
クのうちデータの読み書きがなされるバンクにのみ、行
アドレスを選択出力する単数の行アドレスバッファを内
部に有する。一般に同期型ＤＲＡＭは複数のバンクを有
するが、これらはプリチャージやリフレッシュなどによ
るロスを軽減するために時分割方式で駆動されており、
例えば２つのバンクを有する場合には、一方のバンクが
活性化されている場合には他方のバンクが活性化されて
おらず、逆に他方のバンクが活性化されているときには
一方のバンクが活性化されないので、これら複数のバン
クが同時に活性化を開始しないように駆動されている。
言い換えれば、あるタイミングで活性化されるバンクは
１つだけである。
【００１０】このため、行アドレスバッファが単数であ
っても、時々刻々と変化する活性化されたバンクに行ア
ドレスを選択出力することにより、複数のバンクの行ア
ドレス指定を行うことができる。すなわち、２つのバン
クを有する場合は時間に応じて活性化されるバンクが交
互に変化するが、一方のバンクが活性化されているとき
にはそのバンクに行アドレスを選択出力して他方のバン
クには出力せず、逆に他方のバンクが活性化されている
ときにはそのバンクに行アドレスを選択出力して一方の
バンクには出力しないことにより、連続的に単数の行ア
ドレスバッファに行アドレスが入力されても、活性化さ
れたバンクにのみ行アドレスを選択出力することによ
り、単数の行アドレスバッファを用いて複数のバンクの
行アドレス指定を行うことが可能になる。
っても、時々刻々と変化する活性化されたバンクに行ア
ドレスを選択出力することにより、複数のバンクの行ア
ドレス指定を行うことができる。すなわち、２つのバン
クを有する場合は時間に応じて活性化されるバンクが交
互に変化するが、一方のバンクが活性化されているとき
にはそのバンクに行アドレスを選択出力して他方のバン
クには出力せず、逆に他方のバンクが活性化されている
ときにはそのバンクに行アドレスを選択出力して一方の
バンクには出力しないことにより、連続的に単数の行ア
ドレスバッファに行アドレスが入力されても、活性化さ
れたバンクにのみ行アドレスを選択出力することによ
り、単数の行アドレスバッファを用いて複数のバンクの
行アドレス指定を行うことが可能になる。
【００１１】これにより、複数のバンクごとに行アドレ
スバッファを設けていた従来に比して、行アドレスバッ
ファの数が少なくてすむので、当該ＤＲＡＭを搭載する
チップの面積を縮小することが可能になる。バンクの数
が４個、８個…と大きくなるにつれて、省略できる行ア
ドレスバッファの数も相対的に増えるので、上述の効果
はさらに高まる。
スバッファを設けていた従来に比して、行アドレスバッ
ファの数が少なくてすむので、当該ＤＲＡＭを搭載する
チップの面積を縮小することが可能になる。バンクの数
が４個、８個…と大きくなるにつれて、省略できる行ア
ドレスバッファの数も相対的に増えるので、上述の効果
はさらに高まる。
【００１２】
【実施例】以下で、本発明の実施例に係る同期型ＤＲＡ
Ｍについて図面を参照しながら説明する。本実施例に係
る同期型ＤＲＡＭは、１６Ｍバイトの容量を有するＤＲ
ＡＭであって、図１に示すように、第１，第２のバンク
（１１，１２）、第１，第２のアドレスラッチ（１３，
１４）及び行アドレスバッファ（１５）からなる回路を
有する。
Ｍについて図面を参照しながら説明する。本実施例に係
る同期型ＤＲＡＭは、１６Ｍバイトの容量を有するＤＲ
ＡＭであって、図１に示すように、第１，第２のバンク
（１１，１２）、第１，第２のアドレスラッチ（１３，
１４）及び行アドレスバッファ（１５）からなる回路を
有する。
【００１３】第１，第２のバンク（１１，１２）は、そ
れぞれ８Ｍバイトの容量を有するメモリセルである。第
１，第２のアドレスラッチ（１３，１４）は、行アドレ
スバッファ（１５）から出力される行アドレスを一時ラ
ッチしておく回路である。行アドレスバッファ（１５）
は、アドレス端子（１６）から入力される行アドレスを
メモリセルの電圧レベルまでレベル変換し、第１，第２
のバンク（１１，１２）のうちいずれか活性化している
バンクに接続されてい第１，第２のアドレスラッチ（１
３，１４）に選択的に出力する回路である。
れぞれ８Ｍバイトの容量を有するメモリセルである。第
１，第２のアドレスラッチ（１３，１４）は、行アドレ
スバッファ（１５）から出力される行アドレスを一時ラ
ッチしておく回路である。行アドレスバッファ（１５）
は、アドレス端子（１６）から入力される行アドレスを
メモリセルの電圧レベルまでレベル変換し、第１，第２
のバンク（１１，１２）のうちいずれか活性化している
バンクに接続されてい第１，第２のアドレスラッチ（１
３，１４）に選択的に出力する回路である。
【００１４】上記回路において、第１のバンク（１１）
には第１のアドレスラッチ（１３）が、第２のバンク
（１２）には第２のアドレスラッチ（１４）がそれぞれ
付属しており、第１，第２のアドレスラッチ（１３，１
４）にはともに行アドレスバッファ（１５）が接続され
ている。また、上記の同期型ＤＲＡＭは、第１，第２の
バンク（１１，１２）という２つのバンクを有するが、
これらはプリチャージやリフレッシュなどによるロスを
軽減するために時分割方式で駆動されているので、かり
に第１のバンク（１１）が活性化されているときには第
２のバンク（１２）が活性化されず、逆に第２のバンク
（１２）が活性化されているときには第１のバンク（１
１）が活性化されないため、これらの２つのバンク（１
１，１２）が同時に活性化されることはない。
には第１のアドレスラッチ（１３）が、第２のバンク
（１２）には第２のアドレスラッチ（１４）がそれぞれ
付属しており、第１，第２のアドレスラッチ（１３，１
４）にはともに行アドレスバッファ（１５）が接続され
ている。また、上記の同期型ＤＲＡＭは、第１，第２の
バンク（１１，１２）という２つのバンクを有するが、
これらはプリチャージやリフレッシュなどによるロスを
軽減するために時分割方式で駆動されているので、かり
に第１のバンク（１１）が活性化されているときには第
２のバンク（１２）が活性化されず、逆に第２のバンク
（１２）が活性化されているときには第１のバンク（１
１）が活性化されないため、これらの２つのバンク（１
１，１２）が同時に活性化されることはない。
【００１５】以下で上記回路の動作について説明する。
上記回路によれば、まずアドレス端子（１６）から行ア
ドレスが入力されると、行アドレスバッファ（１５）に
よってメモリセルの電圧レベルまでレベル変換され、第
１，第２のバンク（１１，１２）のうち活性化している
いずれかのバンクに接続されたアドレスラッチ（１３，
１４）に電圧レベル変換された行アドレスが選択出力さ
れる。
上記回路によれば、まずアドレス端子（１６）から行ア
ドレスが入力されると、行アドレスバッファ（１５）に
よってメモリセルの電圧レベルまでレベル変換され、第
１，第２のバンク（１１，１２）のうち活性化している
いずれかのバンクに接続されたアドレスラッチ（１３，
１４）に電圧レベル変換された行アドレスが選択出力さ
れる。
【００１６】最初に第１のバンク（１１）が活性化され
ているとすると、それに接続されている第１のアドレス
ラッチ（１３）に行アドレスが選択出力される。次い
で、第１のアドレスラッチ（１３）によって行アドレス
がいったん保持され、第１のバンク（１１）の行アドレ
スが指定される。この際に第２のバンク（１２）側には
行アドレスが入力されないが、このとき第２のバンク
（１２）は活性化されていないので、行アドレスが入力
されなくても全く支障はない。
ているとすると、それに接続されている第１のアドレス
ラッチ（１３）に行アドレスが選択出力される。次い
で、第１のアドレスラッチ（１３）によって行アドレス
がいったん保持され、第１のバンク（１１）の行アドレ
スが指定される。この際に第２のバンク（１２）側には
行アドレスが入力されないが、このとき第２のバンク
（１２）は活性化されていないので、行アドレスが入力
されなくても全く支障はない。
【００１７】その後、第２のバンク（１２）が活性化さ
れると、行アドレスバッファ（１５）によって電圧レベ
ル変換された行アドレスは、行アドレスバッファ（１
５）によって第２のアドレスラッチ（１４）に選択出力
される。次いで、第２のアドレスラッチ（１４）によっ
て行アドレスがいったん保持され、第２のバンク（１
２）の行アドレスが指定される。この際に第１のバンク
（１１）側には行アドレスが入力されないが、このとき
第１のバンク（１１）は活性化されていないので、行ア
ドレスが入力されなくても全く支障はない。
れると、行アドレスバッファ（１５）によって電圧レベ
ル変換された行アドレスは、行アドレスバッファ（１
５）によって第２のアドレスラッチ（１４）に選択出力
される。次いで、第２のアドレスラッチ（１４）によっ
て行アドレスがいったん保持され、第２のバンク（１
２）の行アドレスが指定される。この際に第１のバンク
（１１）側には行アドレスが入力されないが、このとき
第１のバンク（１１）は活性化されていないので、行ア
ドレスが入力されなくても全く支障はない。
【００１８】上記の動作を順次繰り返し、時間に応じて
交互に変わる、活性化されたバンクに行アドレスを選択
出力することにより、一つの行アドレスバッファ（１
５）を第１，第２のバンク（１１，１２）で共用するこ
とが可能になる。これにより、複数のバンクごとに行ア
ドレスバッファを設け、合計２つの行アドレスバッファ
が必要であった従来に比して、行アドレスバッファの数
が少なくてすむので、当該ＤＲＡＭを搭載するチップの
面積を縮小することが可能になる。
交互に変わる、活性化されたバンクに行アドレスを選択
出力することにより、一つの行アドレスバッファ（１
５）を第１，第２のバンク（１１，１２）で共用するこ
とが可能になる。これにより、複数のバンクごとに行ア
ドレスバッファを設け、合計２つの行アドレスバッファ
が必要であった従来に比して、行アドレスバッファの数
が少なくてすむので、当該ＤＲＡＭを搭載するチップの
面積を縮小することが可能になる。
【００１９】なお、本実施例において当該ＤＲＡＭは２
バンクに分割されているが、本発明はこれに限らず、例
えば４バンクに分割されたり、あるいはそれ以上に分割
されている場合においても、同様もしくはそれ以上の効
果を奏する。かりに当該ＤＲＡＭが４バンクに分割され
ている場合には、従来の同期型ＤＲＡＭでは計４個の行
アドレスバッファが必要であるが、本発明では１個の行
アドレスバッファで足りるので、３個の行アドレスバッ
ファを省略することができるので、本実施例に比して
も、さらなるチップ面積の縮小化が可能になる。
バンクに分割されているが、本発明はこれに限らず、例
えば４バンクに分割されたり、あるいはそれ以上に分割
されている場合においても、同様もしくはそれ以上の効
果を奏する。かりに当該ＤＲＡＭが４バンクに分割され
ている場合には、従来の同期型ＤＲＡＭでは計４個の行
アドレスバッファが必要であるが、本発明では１個の行
アドレスバッファで足りるので、３個の行アドレスバッ
ファを省略することができるので、本実施例に比して
も、さらなるチップ面積の縮小化が可能になる。
【００２０】
【発明の効果】本発明に係る同期型ＤＲＡＭによれば、
複数のバンクに共通する単数の行アドレスバッファを内
部に有するので、複数のバンクごとに行アドレスバッフ
ァを設けていた従来に比して、行アドレスバッファの数
が少なくてすむ。これにより、当該ＤＲＡＭを搭載する
チップの面積を縮小することが可能になる。
複数のバンクに共通する単数の行アドレスバッファを内
部に有するので、複数のバンクごとに行アドレスバッフ
ァを設けていた従来に比して、行アドレスバッファの数
が少なくてすむ。これにより、当該ＤＲＡＭを搭載する
チップの面積を縮小することが可能になる。
【図１】本発明の実施例に係る同期型ＤＲＡＭの構成図
である。
である。
【図２】従来例に係る同期型ＤＲＡＭの構成図である。
（１） 第１のバンク （２） 第２のバンク （３） 第１のアドレスラッチ （４） 第２のアドレスラッチ （５） 第１の行アドレスバッファ （６） 第２の行アドレスバッファ （７） アドレス端子 （１１） 第１のバンク （１２） 第２のバンク （１３） 第１のアドレスラッチ （１４） 第２のアドレスラッチ （１５） 行アドレスバッファ （１６） アドレス端子
Claims (2)
- 【請求項１】 複数のバンクと、前記複数のバンクの行
アドレス指定に係る単数の行アドレスバッファを有する
ことを特徴とする同期型ＤＲＡＭ。 - 【請求項２】 複数のバンクと、前記複数のバンクのう
ちデータの読み書きがなされるバンクに行アドレスを選
択出力する単数の行アドレスバッファを有することを特
徴とする同期型ＤＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207581A JPH0877767A (ja) | 1994-08-31 | 1994-08-31 | 同期型ｄｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6207581A JPH0877767A (ja) | 1994-08-31 | 1994-08-31 | 同期型ｄｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0877767A true JPH0877767A (ja) | 1996-03-22 |
Family
ID=16542131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6207581A Pending JPH0877767A (ja) | 1994-08-31 | 1994-08-31 | 同期型ｄｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0877767A (ja) |
-
1994
- 1994-08-31 JP JP6207581A patent/JPH0877767A/ja active Pending
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