JP2642346B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2642346B2 JP2642346B2 JP7617387A JP7617387A JP2642346B2 JP 2642346 B2 JP2642346 B2 JP 2642346B2 JP 7617387 A JP7617387 A JP 7617387A JP 7617387 A JP7617387 A JP 7617387A JP 2642346 B2 JP2642346 B2 JP 2642346B2
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- JP
- Japan
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- circuit
- memory
- signal
- frequency
- semiconductor integrated
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- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体集積回路装置に係わり、特にメモリ
回路の入出力手段の改良をはかった半導体集積回路装置
に関する。
回路の入出力手段の改良をはかった半導体集積回路装置
に関する。
（従来の技術） MOS型半導体メモリのうち特にダイナミックRAM（dRA
M）は、その容量が４倍/3年の割合いで増加の一途を辿
って来た。最近、1MビットdRAMが実用段階に入り、1986
年のISSCCでは4MビットdRAMの発表がいくつかなされ、
その商品化も近い。
M）は、その容量が４倍/3年の割合いで増加の一途を辿
って来た。最近、1MビットdRAMが実用段階に入り、1986
年のISSCCでは4MビットdRAMの発表がいくつかなされ、
その商品化も近い。
このようなdRAMの大容量化と共に、入出力の多ビット
化、動作モードの多用化等機能面の開発も盛んである。
特に、ページモード，ニブルモード，スタチックカラム
モード等の動作モードは、選択されたワード線に接続さ
れる複数個のメモリセルの情報を高速に読み書きできる
ものとして、スタチックRAMに匹敵する高速アクセスを
可能とする。このような高速の動作モードはシリアルに
データを入出力することを可能とし、従ってコンピュー
タの性能向上をはかることができ、また画像メモリ等の
応用において画質向上に寄与する。
化、動作モードの多用化等機能面の開発も盛んである。
特に、ページモード，ニブルモード，スタチックカラム
モード等の動作モードは、選択されたワード線に接続さ
れる複数個のメモリセルの情報を高速に読み書きできる
ものとして、スタチックRAMに匹敵する高速アクセスを
可能とする。このような高速の動作モードはシリアルに
データを入出力することを可能とし、従ってコンピュー
タの性能向上をはかることができ、また画像メモリ等の
応用において画質向上に寄与する。
コンピュータの主記憶装置と中央演算装置（CPU）と
の間には通常、そのデータ交換の動作速度を速めるため
に緩衝装置（キャッシュメモリ）を介在させ、そのデー
タ交換を固定長の情報ブロック単位で行うことが多い。
また、メモリのスループットを上げるために、主記憶装
置を構成するメモリカード群を複数のバンクに分け、こ
れらに連続したアドレスを割付けて並列処理を行わせる
“インターリーブ”と呼ばれるシステム構成上の工夫を
施して平均メモリサイクル時間の短縮をはかっている。
の間には通常、そのデータ交換の動作速度を速めるため
に緩衝装置（キャッシュメモリ）を介在させ、そのデー
タ交換を固定長の情報ブロック単位で行うことが多い。
また、メモリのスループットを上げるために、主記憶装
置を構成するメモリカード群を複数のバンクに分け、こ
れらに連続したアドレスを割付けて並列処理を行わせる
“インターリーブ”と呼ばれるシステム構成上の工夫を
施して平均メモリサイクル時間の短縮をはかっている。
これと同様のことをチップ内で行えば、高速で連続的
にシリアルアクセスを可能とすることができる。即ち、
第６図に示すように、最初の１ビットはRASによるロウ
アドレスArを取込み、次にCASのタイミングでカラムア
ドレスAcを取込むようにすれば、これによって指定した
アドレスのデータを書込み或いは読出した後は、アドレ
スを指定することなく、CASのトグル信号に同期してデ
ータの書込み及び読出しが可能である。
にシリアルアクセスを可能とすることができる。即ち、
第６図に示すように、最初の１ビットはRASによるロウ
アドレスArを取込み、次にCASのタイミングでカラムア
ドレスAcを取込むようにすれば、これによって指定した
アドレスのデータを書込み或いは読出した後は、アドレ
スを指定することなく、CASのトグル信号に同期してデ
ータの書込み及び読出しが可能である。
しかしながら、さらに高速に動作をさせようとすると
次のような問題が生じる。即ち、半導体チップ内の内部
回路（メモリ回路）に外部制御信号を与える場合、第７
図に示す如く外部制御信号はパッド71に入力され、CRの
時定数を含む入力保護回路72を介してメモリ回路に入力
される。このため、メモリ回路に入力されるCAS等の外
部制御信号は入力保護回路72のCR時定数により遅れる。
従って、急峻な立上がり特性を持つ或いは高周波の入力
信号を入れても、入力保護回路72を通った後には波形が
なまり、振幅も5Vあったものが1V以下と小さくなり、内
部回路が応答しなくなる。
次のような問題が生じる。即ち、半導体チップ内の内部
回路（メモリ回路）に外部制御信号を与える場合、第７
図に示す如く外部制御信号はパッド71に入力され、CRの
時定数を含む入力保護回路72を介してメモリ回路に入力
される。このため、メモリ回路に入力されるCAS等の外
部制御信号は入力保護回路72のCR時定数により遅れる。
従って、急峻な立上がり特性を持つ或いは高周波の入力
信号を入れても、入力保護回路72を通った後には波形が
なまり、振幅も5Vあったものが1V以下と小さくなり、内
部回路が応答しなくなる。
上記CRの時定数τは、通常Ｒ＝3KΩ,C＝1pFとしてτ
＝3nsec程度に設定されており、入力周波数100MHz以上
となると、この周期10nsecの1/3以上に相当するように
なる。このように高い周波数のCAS信号に対しては上記
のように内部回路に加わる実質的なCASの入力信号の振
幅が減少し、正常動作をしなくなる。なお、入力保護回
路の時定数を小さくすれば、より高周波まで応答できる
が、入力ピンの静電耐圧を上げるためには時定数を小さ
くできない。
＝3nsec程度に設定されており、入力周波数100MHz以上
となると、この周期10nsecの1/3以上に相当するように
なる。このように高い周波数のCAS信号に対しては上記
のように内部回路に加わる実質的なCASの入力信号の振
幅が減少し、正常動作をしなくなる。なお、入力保護回
路の時定数を小さくすれば、より高周波まで応答できる
が、入力ピンの静電耐圧を上げるためには時定数を小さ
くできない。
（発明が解決しようとする問題点） このように従来、dRAMの高速シリアルアクセスを行う
ためにRAS,CAS等の外部制御信号を高周波にすると、入
力保護回路のCR時定数等により波形がなまり、その結果
内部回路が応答しなくなる問題があった。このため、dR
AMの高速シリアルアクセスを行うには、入力保護回路の
CR時定数等による限界があり、十分な高速化を行うこと
は困難であった。
ためにRAS,CAS等の外部制御信号を高周波にすると、入
力保護回路のCR時定数等により波形がなまり、その結果
内部回路が応答しなくなる問題があった。このため、dR
AMの高速シリアルアクセスを行うには、入力保護回路の
CR時定数等による限界があり、十分な高速化を行うこと
は困難であった。
本発明は上記事情を考慮してなされたもので、その目
的とするところは、チップ内部の入力保護回路のCR時定
数等に関係なく、CAS,RAS等のダイナミックRAMの内部制
御信号を高い周波数にすることができ、高速動作の実現
を可能とした半導体集積回路装置を提供することにあ
る。
的とするところは、チップ内部の入力保護回路のCR時定
数等に関係なく、CAS,RAS等のダイナミックRAMの内部制
御信号を高い周波数にすることができ、高速動作の実現
を可能とした半導体集積回路装置を提供することにあ
る。
［発明の構成］ （問題点を解決するための手段） 本発明の骨子は、外部制御信号に同期してチップ内部
で外部制御信号の２倍以上の整数倍の周波数の信号を生
成し、この信号に基づいてメモリ回路のデータ読出し及
びデータ書込み等を行うことにある。
で外部制御信号の２倍以上の整数倍の周波数の信号を生
成し、この信号に基づいてメモリ回路のデータ読出し及
びデータ書込み等を行うことにある。
即ち本発明は、同一半導体チップ上に同期発振回路と
メモリ回路を集積してなる半導体集積回路装置であっ
て、前記同期発振回路により外部制御信号に同期して該
信号の２倍以上の整数倍の周波数を発振させると共に、
前記メモリ回路のデータの読出し及び書込みの少なくと
も一方を前記同期発振回路の出力信号に同期して制御す
るようにしたものである。
メモリ回路を集積してなる半導体集積回路装置であっ
て、前記同期発振回路により外部制御信号に同期して該
信号の２倍以上の整数倍の周波数を発振させると共に、
前記メモリ回路のデータの読出し及び書込みの少なくと
も一方を前記同期発振回路の出力信号に同期して制御す
るようにしたものである。
（作用） 本発明によれば、チップ内に同期発振回路を設けるこ
とにより、外部から高周波信号を入力する場合の入力部
での波形のなまりを避けることができ、これによりメモ
リ回路に容易に高周波信号を印加することができる。し
かも、発振回路の出力信号を外部制御信号と同期させて
いるので、メモリ回路の信号を外部に取出す際に不都合
が生じる等の問題もない。
とにより、外部から高周波信号を入力する場合の入力部
での波形のなまりを避けることができ、これによりメモ
リ回路に容易に高周波信号を印加することができる。し
かも、発振回路の出力信号を外部制御信号と同期させて
いるので、メモリ回路の信号を外部に取出す際に不都合
が生じる等の問題もない。
（実施例） 以下、本発明の詳細を図示の実施例によって説明す
る。
る。
第１図は本発明の一実施例に係わる半導体集積回路装
置を示す概略構成図である。図中11は外部制御信号に同
期して該信号の２倍の周波数の信号を発振する同期発振
回路、12はこの回路11の出力信号に同期してデータの読
出し及び書込みを制御するメモリ回路であり、これらの
回路11,12は同一半導体チップ10内に形成されている。
なお、RASはメモリ回路12に入力され、CASは同期発振回
路11を介してメモリ回路12に入力されており、これらの
回路11,12と入力パッドとの間には前記第７図のような
入力保護回路（図示せず）が設けられている。また、メ
モリ回路12は、例えば１トランジスタ/1キャパシタから
メモリセルを構成したdRAMである。
置を示す概略構成図である。図中11は外部制御信号に同
期して該信号の２倍の周波数の信号を発振する同期発振
回路、12はこの回路11の出力信号に同期してデータの読
出し及び書込みを制御するメモリ回路であり、これらの
回路11,12は同一半導体チップ10内に形成されている。
なお、RASはメモリ回路12に入力され、CASは同期発振回
路11を介してメモリ回路12に入力されており、これらの
回路11,12と入力パッドとの間には前記第７図のような
入力保護回路（図示せず）が設けられている。また、メ
モリ回路12は、例えば１トランジスタ/1キャパシタから
メモリセルを構成したdRAMである。
同期発振回路11は、第２図に示す如く発振回路21及び
倍周波発生回路22から構成されている。発振回路21は２
段のインバータの出力をコンデンサを介して入力側に帰
還したものであり、例えば200MHzの発振周波数の信号を
出力し、これをクロックφとして倍周波発生回路22に供
給している。倍周波発生回路22は、発振回路21の出力信
号φ,CAS信号（f1）を入力し、２倍の周波数の信号（２
f1）を出力するものであり、具体的には第３図に示す如
く構成されている。即ち、２個のＤフリップフロップ
（以下DFFと略記する）31,32とイクスクルーシブORゲー
ト33との組合わせで構成されている。
倍周波発生回路22から構成されている。発振回路21は２
段のインバータの出力をコンデンサを介して入力側に帰
還したものであり、例えば200MHzの発振周波数の信号を
出力し、これをクロックφとして倍周波発生回路22に供
給している。倍周波発生回路22は、発振回路21の出力信
号φ,CAS信号（f1）を入力し、２倍の周波数の信号（２
f1）を出力するものであり、具体的には第３図に示す如
く構成されている。即ち、２個のＤフリップフロップ
（以下DFFと略記する）31,32とイクスクルーシブORゲー
ト33との組合わせで構成されている。
ここで、倍周波発生回路22の動作について、第４図の
タイミングチャートを参照して説明する。DFF31の入力
端InにCAS等の信号（f1）が入力されると、DFF31の出力
信号Q1は上記信号をクロックφにより遅延したものとな
り、DFF32の出力信号Q2は信号Q1をクロックφの１周期
分遅延したものとなる。従って、入力端Inに加わる信号
の周波数（f1）よりもクロックφの周波数を十分高くし
ておけば、Q1，Q2のイクスクルーシブORをとることによ
り、入力信号の２倍の周波数の出力信号（２f1）を得る
ことができる。これと同様に、多数回この操作を加えれ
ば、2n倍の倍周波の波形が得られる。
タイミングチャートを参照して説明する。DFF31の入力
端InにCAS等の信号（f1）が入力されると、DFF31の出力
信号Q1は上記信号をクロックφにより遅延したものとな
り、DFF32の出力信号Q2は信号Q1をクロックφの１周期
分遅延したものとなる。従って、入力端Inに加わる信号
の周波数（f1）よりもクロックφの周波数を十分高くし
ておけば、Q1，Q2のイクスクルーシブORをとることによ
り、入力信号の２倍の周波数の出力信号（２f1）を得る
ことができる。これと同様に、多数回この操作を加えれ
ば、2n倍の倍周波の波形が得られる。
このように構成された本装置の動作について、第５図
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
RASの立下りエッジによりロウアドレスArを取込み、
メモリ回路12のワード線の選択を行い、その後CASの立
下りエッジによりカラムアドレスAcを取込み、これによ
りシリアルアクセスの先頭番地を指定する。その後、前
記倍周波発生回路11によりCASのトグルに同期した内部
倍周波CAS2信号を作成し、これに同期してデータのセン
ス，出力を行うことにより、出力信号がCASの２倍に同
期して出力されることになる。
メモリ回路12のワード線の選択を行い、その後CASの立
下りエッジによりカラムアドレスAcを取込み、これによ
りシリアルアクセスの先頭番地を指定する。その後、前
記倍周波発生回路11によりCASのトグルに同期した内部
倍周波CAS2信号を作成し、これに同期してデータのセン
ス，出力を行うことにより、出力信号がCASの２倍に同
期して出力されることになる。
従って、チップ10内に入力するCASの２倍の周波数の
信号CAS2がメモリ回路12に入力されることになり、メモ
リ回路12では高速のデータ読出しが行われる。そしてこ
の場合、チップ10が受けることが不可能な高周波の制御
信号によりチップ内部を動作させることが可能であり、
且つ内部で動いている周波数とは同期しながら、且つ低
い周波数で外部と同期することができるため、外部制御
信号入力回路には、比較的大きな時定数の入力保護回路
を入れることができる。従って、入力ピンの静電耐圧を
高めながら、内部の高周波制御信号と外部の低周波制御
信号とを同期することが可能であり、メモリの高速アク
セス動作を実現することができる。
信号CAS2がメモリ回路12に入力されることになり、メモ
リ回路12では高速のデータ読出しが行われる。そしてこ
の場合、チップ10が受けることが不可能な高周波の制御
信号によりチップ内部を動作させることが可能であり、
且つ内部で動いている周波数とは同期しながら、且つ低
い周波数で外部と同期することができるため、外部制御
信号入力回路には、比較的大きな時定数の入力保護回路
を入れることができる。従って、入力ピンの静電耐圧を
高めながら、内部の高周波制御信号と外部の低周波制御
信号とを同期することが可能であり、メモリの高速アク
セス動作を実現することができる。
なお、本発明は上述した実施例に限定されるものでは
ない。実施例ではメモリのデータ読出しのみを同期発振
回路の出力信号に同期して行ったが、データ書込みも同
様にして行うことができる。この場合、チップ内にバッ
ファメモリを設けておき、高速アクセスする前段階とし
て予め書込むべきデータをバッファメモリに格納すれば
よい。また、チップ内部で高速に書込み，読出されたデ
ータを用いて掛算，足算等の論理演算を行う場合には、
同期発振回路の出力信号に同期してデータをチップ外に
入出力する必要はなく、同期発振回路の出力信号に同期
してチップ内部でデータの処理を完了し、そのデータの
処理結果のみをチップ外に転送すればよい。これによ
り、チップ外では遅い周波数で動作し、チップ内部では
これより２倍以上の整数倍の周波数で同期して動作する
と云う高速動作を実現することができる。この場合、論
理演算回路をメモリ回路等と同一チップに設ければよ
い。
ない。実施例ではメモリのデータ読出しのみを同期発振
回路の出力信号に同期して行ったが、データ書込みも同
様にして行うことができる。この場合、チップ内にバッ
ファメモリを設けておき、高速アクセスする前段階とし
て予め書込むべきデータをバッファメモリに格納すれば
よい。また、チップ内部で高速に書込み，読出されたデ
ータを用いて掛算，足算等の論理演算を行う場合には、
同期発振回路の出力信号に同期してデータをチップ外に
入出力する必要はなく、同期発振回路の出力信号に同期
してチップ内部でデータの処理を完了し、そのデータの
処理結果のみをチップ外に転送すればよい。これによ
り、チップ外では遅い周波数で動作し、チップ内部では
これより２倍以上の整数倍の周波数で同期して動作する
と云う高速動作を実現することができる。この場合、論
理演算回路をメモリ回路等と同一チップに設ければよ
い。
また、周期発振回路としては外部制御信号の２倍の周
波数の信号を出力するものを示したが、これは２倍のみ
に限るものではなく、２倍以上の整数倍であればよい。
さらに、同期発振回路の構成は第２図及び第３図に何等
限定されるものではなく、仕様に応じて適宜変更可能で
ある。同様に、メモリ回路も１トランジスタ/1キャパシ
タのdRAMに限るものではなく、各種のメモリに適用可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
波数の信号を出力するものを示したが、これは２倍のみ
に限るものではなく、２倍以上の整数倍であればよい。
さらに、同期発振回路の構成は第２図及び第３図に何等
限定されるものではなく、仕様に応じて適宜変更可能で
ある。同様に、メモリ回路も１トランジスタ/1キャパシ
タのdRAMに限るものではなく、各種のメモリに適用可能
である。その他、本発明の要旨を逸脱しない範囲で、種
々変形して実施することができる。
［発明の効果］ 以上詳述したように本発明によれば、外部制御信号に
同期してチップ内部で外部制御信号の２倍以上の整数倍
の周波数の信号を生成し、この信号に基づいてメモリ回
路のデータ読出しや書込み等を制御することにより、チ
ップ内部の入力保護回路のCR時定数等に関係なく、メモ
リ回路の高速動作を実現することができる。
同期してチップ内部で外部制御信号の２倍以上の整数倍
の周波数の信号を生成し、この信号に基づいてメモリ回
路のデータ読出しや書込み等を制御することにより、チ
ップ内部の入力保護回路のCR時定数等に関係なく、メモ
リ回路の高速動作を実現することができる。
第１図は本発明の一実施例に係わる半導体集積回路装置
を示す概略構成図、第２図は同期発振回路の具体的構成
を示す回路構成図、第３図は倍周波発生回路の具体的構
成を示す回路構成図、第４図は倍周波発生回路の動作を
説明するためのタイミングチャート、第５図は実施例装
置の動作を説明するためのタイミングチャート、第６図
は従来装置の動作を説明するためのタイミングチャー
ト、第７図は従来の問題点を説明するための回路構成図
である。 10……半導体チップ、11……倍周波発生回路、12……メ
モリ回路、21……発振回路、22……倍周波発生回路、3
1,32……Ｄフリップフロップ、33……イクスクルーシブ
ORゲート。
を示す概略構成図、第２図は同期発振回路の具体的構成
を示す回路構成図、第３図は倍周波発生回路の具体的構
成を示す回路構成図、第４図は倍周波発生回路の動作を
説明するためのタイミングチャート、第５図は実施例装
置の動作を説明するためのタイミングチャート、第６図
は従来装置の動作を説明するためのタイミングチャー
ト、第７図は従来の問題点を説明するための回路構成図
である。 10……半導体チップ、11……倍周波発生回路、12……メ
モリ回路、21……発振回路、22……倍周波発生回路、3
1,32……Ｄフリップフロップ、33……イクスクルーシブ
ORゲート。
Claims (6)
- 【請求項１】同一半導体チップ上に少なくとも同期発振
回路とメモリ回路を集積してなる半導体集積回路装置で
あって、 前記同期発振回路は外部制御信号に同期して該信号の２
倍以上の整数倍の周波数の信号を出力する手段を有し、 前記メモリ回路はそのデータの読出し及び書込みの少な
くとも一方を前記同期発振回路の出力信号に同期して制
御するものであることを特徴とする半導体集積回路装
置。 - 【請求項２】前記同期発振回路及びメモリ回路を備えた
チップ上に論理演算回路が設けられており、この論理演
算回路は前記同期発振回路の出力信号に同期して前記メ
モリ回路から読出されたデータの論理演算を行うもので
あることを特徴とする特許請求の範囲第１項記載の半導
体集積回路装置。 - 【請求項３】前記メモリ回路は、１トランジスタ/1キャ
パシタからなるメモリセルを複数個集積してなるダイナ
ミック型メモリであることを特徴とする特許請求の範囲
第１項記載の半導体集積回路装置。 - 【請求項４】前記メモリ回路は、データの読出し及び書
込みの少なくとも一方を前記同期発振回路の出力信号に
同期して連続的に行うものであることをことを特徴とす
る特許請求の範囲第１項記載の半導体集積回路装置。 - 【請求項５】同一半導体基板上に、少なくとも外部制御
信号を入力するメモリ回路と、 外部制御信号の２倍以上の周波数で発振する発振回路
と、 前記外部制御信号を前記発振回路の出力に同期させて前
記外部制御信号の２倍以上の周波数を持つ信号を出力す
るクロック出力回路とを備え、 前記クロック出力回路の出力に同期して、前記メモリ回
路の読出し又は書込みを制御することを特徴とする半導
体集積回路装置。 - 【請求項６】前記メモリ回路が、１トランジスタ/1キャ
パシタのダイナミック型メモリセルを有することを特徴
とする特許請求の範囲第５項記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7617387A JP2642346B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7617387A JP2642346B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63244389A JPS63244389A (ja) | 1988-10-11 |
| JP2642346B2 true JP2642346B2 (ja) | 1997-08-20 |
Family
ID=13597700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7617387A Expired - Lifetime JP2642346B2 (ja) | 1987-03-31 | 1987-03-31 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642346B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56119992A (en) * | 1980-02-27 | 1981-09-19 | Toshiba Corp | Dynamic type fixed memory device |
| JPS62223891A (ja) * | 1986-03-26 | 1987-10-01 | Hitachi Ltd | 半導体記憶装置 |
-
1987
- 1987-03-31 JP JP7617387A patent/JP2642346B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63244389A (ja) | 1988-10-11 |
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Legal Events
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| EXPY | Cancellation because of completion of term |