JPS63244389A

JPS63244389A - 半導体集積回路装置

Info

Publication number: JPS63244389A
Application number: JP62076173A
Authority: JP
Inventors: Fumio Horiguchi; 文男堀口
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1987-03-31
Filing date: 1987-03-31
Publication date: 1988-10-11
Anticipated expiration: 2012-08-20
Also published as: JP2642346B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体集積回路装置に係わり、特にメモリ回
路の入出力手段の改良をはかった半導体集積回路装置に
関する。

（従来の技術）ＭＯ８型半導体メモリのうち特にダイナミックＲＡＭ　
（ｄＲＡＭ）は、その容量が４倍／３年の割合いで増加
の一途を辿って来た。最近、１ＭビットｄＲＡＭが実用
段階に入り、１９８６年のｒｓｓｃｃでは４Ｍビットｄ
ＲＡＭの発表がいくつかなされ、その商品化も近い。

このようなｄＲＡＭの大容量化と共に、入出力の多ビッ
ト化、動作モードの多用化等機能面の開発も盛んである
。特に、ベージモード、ニブルモード、スタチックカラ
ムモード等の動作モードは、選択されたラード線に接続
される複数個のメモリセルの情報を高速に読み服きでき
るものとして、スタチックＲＡＭに匹斂する高速アクセ
スを可能とする。このような高速の動作モードはシリア
ルにデータを入出力することを可能とし、従ってコンピ
ュータの性能向上をはかることができ、また画像メモリ
等の応用において画質向上に寄与する。

コンピュータの主記憶装置と中央′ａ算装置（ＣＰＵ）
との間には通常、そのデータ交換の動作速度を速めるた
めに緩衝装置（キャッシュメモリ）を介在させ、そのデ
ータ交換を固定長の情報ブロック単位で行うことが多い
。また、メモリのスルーブツトを上げるために、主記憶
装置を構成するメモリカード群を複数のバンクに分け、
これらに連続したアドレスを割付けて並列処理を行わせ
る°゛インターリーブと呼ばれるシステム構成上の工夫
を施して平均メモリサイクル時間の短縮をはかっている
。

これと同様のことをチップ内で行えば、高速で連続的に
シリアルアクセスを可能とすることができる。即ち、第
６図に示すように、最初の１ビツトはＲＡＳによるロウ
アドレスＡＲを取込み、次にＣＡＳのタイミングでカラ
ムアドレスＡｃを取込むようにすれば、これによって指
定したアドレスのデータを書込み或いは読出した後は、
アドレスを指定することなく、ＣＡＳのトグル信号に同
期してデータの書込み及び読出しが可能である。

しかしながら、さらに高速に動作をさせようとすると次
のような問題が生じる。即ち、半導体チップ内の内部回
路（メモリ回路）に外部制御信号を与える場合、第７図
に示す如く外部制御信号はバッド７１に入力され、ＣＲ
の時定数を含む入力保護回路７２を介してメモリ回路に
入力される。

このため、メモリ回路に入力されるＣＡＳ等の外部制御
信号は入力保護回路７２のＯＲ時定数により遅れる。従
って、急峻な立上がり特性を持つ或いは高周波の入力信
号を入れても、入力保護回路７２を通った後には波形が
なまり、振幅も５ｖあったものが１ｖ以下と小さくなり
、内部回路が応答しなくなる。

上記ＣＲの時定数τは、通常Ｒ−３にΩ、Ｃ−１ｐＦと
してτ−３ｎ５ｅｃ程度に設定されており、入力周波数
１００Ｍ）ｌｚ以上となると、この周期１０　ｎ５ｅｃ
の１／３以上に相当するようになる。このように高い周
波数のＣＡＳ信号に対しては上記のように内部回路に加
わる実質的なＣＡＳの入力信号の振幅が減少し、正常動
作をしなくなる。なお、入力保護回路の時定数を小さく
すれば、より高周波まで応答できるが、入力ビンの静電
耐圧を上げるためには時定数を小さくできない。

（発明が解決しようとする問題点）このように従来、ｄＲＡＭの高速シリアルアクセスを行
うためにＲＡＳ、ＣＡＳ等の外部制御信号を高周波にす
ると、入力保護回路のＯＲ時定数等により波形がなまり
、その結果内部回路が応答しなくなる問題があった。こ
のため、ｄＲＡＭの高速シリアルアクセスを行うには、
入力保護回路のＯＲ時定数等による限界があり、十分な
高速化を行うことは困難であった。

本発明は上記事情を考慮してなされたもので、その目的
とするところは、チップ内部の入力保護回路のＯＲ時定
数等に関係なく、ＣＡＳ、ＲＡＳ等のダイナミックＲＡ
Ｍの内部制御信号を高い周波数にすることができ、高速
動作の実現を可能とした半導体集積回路装置を提供する
ことにある。

［発明の構成］（問題点を解決するための手段）本発明の骨子は、外部ｉｂ制御信号に同期してチップ内
部で外部制御信号の整数倍の周波数の信号を生成し、こ
の信号に基づいてメモリ回路のデータ読出し及びデータ
書込み等を行うことにある。

即ち本発明は、同一半導体チップ上に同期発振回路とメ
モリ回路を集積してなる半導体集積回路装置であって、
前記同期発振回路により外部制御信号に同期して該信号
の整数倍の周波数を発振させると共に、前記メモリ回路
のデータの読出し及びｍ込みの少なくとも一方を前記同
期発振回路の出力信号に同期して制御するようにしたも
のである。

（作用）本発明によれば、チップ内に同期発振回路を設けること
により、外部から高周波信号を入力する場合の入力部で
の波形のなまりを避けることができ、これによりメモリ
回路に容易に高周波信号を印加することかできる。しか
も、発振回路の出力信号を外部制御信号と同期させてい
るので、メモリ回路の信号を外部に取出す際に不都合が
生じる等の問題もない。

（実施例）以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる半導体集積回路装置
を示す概略構成図である。図中１１は外部制御信号に同
期して該信号の２倍の周波数の信号を発振する同期発振
回路、１２はこの回路１１の出力信号に同期してデータ
の読出し及び書込みを制御するメモリ回路であり、これ
らの回路１１゜１２は同一半導体チップ１０内に形成さ
れている。

なお、ＲＡＳはメモリ回路１２に入力され、ＣＡＳは同
期発振回路１１を介してメモリ回路１２に入力されてお
り、これらの回路１１．１２と入力パッドとの間には前
記第７図のような入力保護回路（図示せず）が設けられ
ている。また、メモリ回路１２は、例えば１トランジス
タ、／１キャパシタからメモリセルを構成したｄＲＡＭ
である。

同期発揚回路１１は、第２図に示す如く発振回路２１及
び倍周波発生回路２２から構成されている。発掘回路２
１は２段のインバータの出力をコンデンサを介して入力
側に帰還したものであり、例えば２００ＭＨｚの発振周
波数の信号を出力し、これをクロックφとして倍周波発
生回路２２に供給している。倍周波発生回路２２は、発
掘回路２１の出力信号φ、ＣＡＳ信号（ｆｌ）を入力し
、２倍の周波数の信号＜２ｆ１）を出力するものであり
、具体的には第３図に示す如く構成されている。即ち、
２個のＤフリップフロップ（以下ＯＦＦと略記する＞３
１．３２とイクスクルーシブＯＲゲート３３との組合わ
せで構成されている。

ここで、倍周波発生回路２２の動作について、第４図の
タイミングチャートを参照して説明する。

ＤＦＦ３１の入力端１　ｎｋ：ＯＡ８等の信号（ｆｌ）
が入力されると、ＤＦＦ３１の出力信号Ｑ１は上記信号
をクロックφにより遅延したものとなり、ＤＦＦ３２の
出力信号Ｑ２は信号Ｑ１をクロックφの１周期分遅延し
たものとなる。従って、入力端Ｉｎに加わる信号の周波
数（ｆｌ）よりもり０ツクφの周波数を十分高くしてお
けば、Ｑｌ　。

Ｑ２のイクスクルーシブＯＲをとることにより、入力信
号の２倍の周波数の出力信号（２ｆ’ｔ）を得ることが
できる。これと同様に、多数回この操作を加えれば、２
ｎ倍の倍周波の波形が得られる。

このように構成された本装置の動作について、第５図の
タイミングチャートを参照して説明する。

ＲＡＳの立下りエツジによりロウアドレスＡＲを取込み
、メモリ回路１２のワード線の選択を行い、その後ＣＡ
Ｓの立下りエツジによりカラムアドレスＡｃを取込み、
これによりシリアルアクセスの先頭番地を指定する。そ
の後、前記倍周波発生回路１１によりＣＡＳのトグルに
同期した内部倍周波ＣＡＳ２信号を作成し、これに同期
してデータのセンス、出力を行うことにより、出力信号
がＣＡＳの２倍に同期して出力されることになる。

従って、チップ１０内に入力するＣＡＳの２倍の周波数
の信号ＣＡＳ２がメモリ回路１２に入力されることにな
り、メモリ回路１２では高速のデータ読出しが行われる
。そしてこの場合、チップ１０が受けることが不可能な
高周波の制御信号によりチップ内部を動作させることが
可能であり、且つ内部で動いている周波数とは同期しな
がら、且つ低い周波数で外部と同期することかできるた
め、外部制御信号入力回路には、比較的大きな時定数の
入力保護回路を入れることができる。従って、入力ビン
の静電耐圧を高めながら、内部の高周波制御信号と外部
の低周波制御信号とを同期することが可能であり、メモ
リの高速アクセス動作を実現することができる。

なお、本発明は上述した実施例に限定されるものではな
い。実施例ではメモリのデータ読出しのみを同期発振回
路の出力信号に同期して行ったが、データ書込みも同様
にして行うことができる。この場合、チップ内にバッフ
ァメモリを設けておき、高速アクセスする前段階として
予め書込むべきデータをバッファメモリに格納すればよ
い。また、チップ内部で高速に書込み、読出されたデー
タを用いて掛算１足篩等の論理演鐸を行う場合には、同
期発振回路の出力信号に同期してデータをチップ外に入
出力する必要はなく、同期発振回路の出力信号に同期し
てチップ内部でデータの処理を完了し、そのデータの処
理結果のみをチップ外に転送すればよい。これにより、
チップ外では遅い周波数で動作し、チップ内部ではこれ
より整数倍の周波数で同期して動作すると云う高速動作
を実現することができる。この場合、論理演算回路をメ
モリ回路等と同一チップに設ければよい。

また、同期発振回路としては外部制御信号の２倍の周波
数の信号を出力するものを示したが、これは２倍のみに
限るものではなく、整数倍であればよい。さらに、同期
発振回路の構成は第２図及び第３図に何等限定されるも
のではなく、仕様に応じて適宜変更可能である。同様に
、メモリ回路も１トランジスタ／１キャパシタのｄＲＡ
Ｍに限るものではなく、各種のメモリに適用可能である
。

その他、本発明の要旨を逸脱しない範囲で、種々変形し
て実流することかできる。

［発明の効果］以上詳述したように本発明によれば、外部制御信号に同
期してチップ内部で外部制御信号の整数倍の周波数の信
号を生成し、この信号に基づいてメモリ回路のデータ読
出しや書込み等を制御することにより、チップ内部の入
力保護回路のＣＲ時定数等に関係なく、メモリ回路の高
速動作を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる半導体集積回路装置
を示す概略構成図、第２図は同期発振回路の具体的構成
を示す回路構成図、第３図は倍周波発生回路の具体的構
成を示す回路構成図、第４図は倍周波発生回路の動作を
説明するためのタイミングチャート、第５図は実施例装
置の動作を説明するためのタイミングチャート、第６図
は従来装置の動作を説明するためのタイミングチャート
、第７図は従来の問題点を説明するための回路構成図で
ある。１０・・・半導体チップ、１１・・・倍周波発生回路、
１２・・・メモリ回路、２１・・・発振回路、２２・・
・倍周波発生回路、３１．３２・・・Ｄフリップフロッ
プ、３３・・・イクスクルーシブＯＲゲート。出願人代理人　弁理士　鈴江武彦、７１０第１図第２図

Claims

【特許請求の範囲】

（１）同一半導体チップ上に同期発振回路とメモリ回路
を集積してなる半導体集積回路装置であって、前記同期
発振回路は外部制御信号に同期して該信号の整数倍の周
波数を発振するものであり、前記メモリ回路はそのデー
タの読出し及び書込みの少なくとも一方を前記同期発振
回路の出力信号に同期して制御するものであることを特
徴とする半導体集積回路装置。
（２）前記同期発振回路及びメモリ回路を備えたチップ
上に論理演算回路が設けられており、この論理演算回路
は前記同期発振回路の出力信号に同期して前記メモリ回
路から読出されたデータの論理演算を行うものであるこ
とを特徴とする特許請求の範囲第１項記載の半導体集積
回路装置。
（３）前記メモリ回路は、１トランジスタ／１キャパシ
タからなるメモリセルを複数個集積してなるダイナミッ
ク型メモリであることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。
（４）前記メモリ回路は、データの読出し及び書込みの
少なくとも一方を前記同期発振回路の出力信号に同期し
て連続的に行うものであることを特徴とする特許請求の
範囲第１項記載の半導体集積回路装置。