JPH02250183A - 図形描画装置におけるメモリとのインターフェース方法およびその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 この発明は図形描画装置におけるメモリとのインターフ
ェース方法およびその装置に関し、さらに詳細にいえば
、ビット幅が広いデータ・ノ１スとビット幅が狭いメモ
リとの間におけるデータ授受を効率よく行なわせるため
の新規な方法および装置に関する。

〈従来の技術、および発明が解決しようとする課題〉 従来汎用されている図形描画装置においては、例えば、
１０２４Ｘ２０４８画素の画像メモリを得るために、６
４ＫＸ４ビツトのＤＲＡＭを８個用いて画像メモリの１
プレーンを構成していた。

したがって、１プレーン当りのデータ・アクセス間口が
３２ビツトとなり、３２ビツトのデータ・バスを有する
ホスト・コンピュータを使用した場合にもホスＩ・・コ
ンピュータの性能を十分に発揮させて著しく高速の図形
描画を行なわせることができる。しかし、１プレーン当
り８個のＤＲＡＭが必要になるので、画像メモリが２４
プレーンであれば１９２個のＤＲＡＭか必要になる。ま
た、隠面処理機能、セクショニング機能を持たせる必要
があれば、これらの機能に対応してメモリが必要になる
ため、ＤＲＡＭの個数が一層多くなってしまう。したが
って、基板全体に占めるＤＲＡＭの実装面積の割合が大
きくなり、ひいては画像表示装置が全体として大型化し
てしまうことになる。

この問題点を解消させるためには、６４Ｋｘ４ビツトの
ＤＲＡＭに代えて、例えば、２５６ＫＸ４ビツトのＤＲ
ＡＭ　（以下、１ＭビットＤＲＡＭと略称する）を使用
すればよく、必要なりＲＡＭの個数を１／４に減少させ
ることができる。しかし、１ＭビットＤＲＡＭを使用す
ると、１０２４Ｘ２０４８画素の１プレーンが２個のＤ
ＲＡＭで構成されることになる関係上、］プレーン当り
のデータ・アクセス間口が８ビツトとなり、３２ビツト
のデータ・バスを有するホスト・コンピュタを使用して
も、３２画素分のメモリ・アクセスを行なうためには４
回のメモリ・アクセスを行なわなければならないことに
なるので、ホスト・コンピュータの性能を十分に発揮さ
せることができず、６４ＫＸ４ビツトのＤＲＡＭを使用
した場合と比較して１／４の図形描画性能しか発揮てき
ないという問題がある。勿論、図形描画装置用のホスト
・コンピュータとして現在一般的に使用されている１６
ビツトのコンピュータの性能をも十分に発揮させること
ができない。

また、６４ＫＸ　１６ビツトのＤＲＡＭを使用すればこ
のような不都合が発生しないと思われるが、ビット幅が
大きくなれば、例えば、ＩＣのピン数を増加させる必要
があり、パッケージが大型化する等の不都合があるので
、大容量のＤＲＡＭを使用する本来の目的を達成するこ
とができない。

〈発明の目的〉 この発明は上記の問題点に鑑みてなされたものであり、
大容量のメモリ・デバイスを用いることによりメモリ全
体を小形化するとともに、プロセッサの性能を十分に発
揮させた状態でメモリ・アクセスを行なわせることがで
きる図形描画装置におけるメモリとのインターフェース
方法およびその装置を提供することを目的としている。

く課題を解決するための手段〉 上記の目的を達成するための、この発明のインターフェ
ース方法は、メモリと、メモリのビット幅より大きなビ
ット幅のデータ・バスとの間におけるデータ授受を行な
うために、両者の間においてメモリのビット幅と等しい
データ・ブロックを複数個生成し、複数個のデータ・ブ
ロックとメモリとの間で高速アクセス・モードによるメ
モリ・アクセスを行なう方法である。

上記の目的を達成するための、この発明のインターフェ
ース装置は、メモリと、メモリのビット幅より大きなビ
ット幅のデータ・バスとの間においてメモリのビット幅
と等しいデータ・ブロックを一時的に保持する複数個の
保持手段と、複数個の保持手段とデータ・バスとの間に
おいて同時にデータ・ブロックを単位とするデータ授受
を行なわせる同時授受手段と、複数個の保持手段とメモ
リとの間においてデータ・ブロックを単位とするデータ
授受を所定の順序で行なわせる順次授受手段と、メモリ
を高速アクセス・モードで動作させるメモリ制御手段と
を具備している。

但し、上記複数個の保持手段としては、データ・ブロッ
クを一時的に保持すべく直列接続された複数個のデータ
保持手段と、複数個のデータ保持手段間に介在されてデ
ータ保持手段間のデータ・ブロック転送または同時授受
手段から対応するデータ保持手段へのデータ・ブロック
転送を選択的に行なわせる選択手段と、順次授受手段ま
たは同時授受手段から一方の端部のデータ保持手段への
データ・ブロック転送を選択的に行なわせる選択手段と
を有しているとともに、他方の端部のデータ保持手段が
順次授受手段に直接データ・ブロックを転送するもので
あることが好ましい。

く作用〉 以上のインターフェース方法であれば、メモリのビット
幅より大きなビット幅のデータ・ハスを通して転送され
てきた多数画素骨のデータをメモリに書込む場合に、先
ず、多数画素骨のデータを、メモリのビット幅と等しい
複数個のデータ・ブロックに分割し、複数個のデータ・
ブロックを順次メモリに書込むのであるが、この複数個
のデータ・ブロックの順次書込みに当って高速アクセス
・モードによるメモリ・アクセスを行なうのであるから
、ビット幅が大きいデータ・バスからビット幅が小さい
メモリに対して直接書込む場合と比較して１画素当りに
換算した書込み速度を著しく高速化することができる。

逆に、メモリから画素データを読出してデータ・バスに
転送する場合には、高速アクセス・モトによるメモリ・
アクセスを行なって多数画素骨のデータを読出し、読出
されたデータに基づいて複数個のデータ・ブロックを得
ることができる。

したがって、その後は、得られた複数個のデータ・ブロ
ックを単に並列化することによりデータ・バスのビット
幅と等しいビット幅のデータとし、そのままデータ・バ
スを通してホスト・コンピュタ等に転送することができ
る。したがって、ビット幅が小さいメモリからビット幅
が大きいデータ・バスに対して直接読出す場合と比較し
て１画素当りに換算した読出し速度を著しく高速化する
ことができる。

以上の構成のインターフェース装置であれば、メモリの
ビット幅より大きなビット幅のデータ・バスを通して転
送されてきた多数画素骨のデータをメモリに書込む場合
には、同時授受手段により複数個のデータ・ブロックに
分割した状態でそれぞれ対応する保持手段に一時的に保
持しておく。

そして、保持手段に保持されているデータ・ブロックを
順次授受手段により所定の順序で選択し、メモリに転送
する。この場合において、メモリはメモリ制御手段によ
り高速アクセス・モードで動作させられているのである
から、複数個のデータ・ブロックをメモリに書込むため
の所要時間を大１１に短縮することができる。

逆に、メモリから読出された多数画素骨のデータをデー
タ・バスを通してホスト・コンピュータ等に転送する場
合には、メモリ制御手段によりメモリを高速アクセス・
モードで動作させなからデータを順次読出し、１回の読
出しデータをデータ・ブロックとして順次授受手段によ
り複数個の保持手段に所定の順序で供給する。そして、
保持手段に保持されているデータ・ブロックを同時授受
手段により並列化してデータ・バスのビット幅と等しい
データとし、データ・バスを通して１回のアクセスによ
りホスト・コンピュータ等に転送することができる。し
たがって、複数個のデータ・ブロックをメモリから読出
すための所要時間も大巾に短縮することができる。

第３の発明であれば、データ・バスを通して転送されて
きた多数画素分のデータをメモリに書込む場合には、同
時授受手段からのデータを選択すべく全ての選択手段を
制御しておくことにより、全てのデータ保持手段に対応
するデータ・ブロックを同時に供給することができる。

その後は、全ての選択手段を逆の状態に制御しておいて
、各データ保持手段のデータ・ブロックを隣のデータ保
持手段に転送するとともに、順次授受手段に直接接続さ
れたデータ保持手段のデータ・ブロックを順次授受手段
を通してメモリに転送する。したがって、メモリを高速
アクセス・モードで動作させることにより、データ・ブ
ロック単位のデータ書込みを高速に行なうことかできる
。

逆に、メモリから読出されたデータをデータ・バスを通
してホスト・コンピュータ等に転送する場合には、同時
授受手段からのデータを選択しないように全ての選択手
段を制御しておくとともに、メモリを高速アクセス・モ
ードで動作させておくことにより、全てのデータ保持手
段にそれぞれ保持させるに十分なデータの読出しを高速
に行なうことができる。このようにして高速に読出され
たデータは、選択手段を介して順次隣合うデータ保持手
段に転送されるので、最終的には、全てのデータ保持手
段に対応するデータ・ブロックが格納された状態になる
。その後は、データ保持手段間でのデータ転送を行なわ
ないように選択手段を制御しておくことにより、全ての
データ保持手段に保持されているデータ・ブロックを並
列状態で同時に同時授受手段に供給するので、データ・
バスのビット幅を十分に活用した状態でホスト・コンピ
ュータ等へのデータ転送を行なうことができる。

以上の説明から明らかなように、複数個のデー夕保持手
段の間に選択手段を介在させ、選択手段による選択状態
を制御するだけで、メモリからのデータ読出しおよびメ
モリへのデータ書込みをビット幅の相違に拘らず高速に
行なうことができる。

〈実施例〉 以下、実施例を示す添付図面によって詳細に説明する。

第１図はこの発明のインターフェース方法の一実施例を
示すフローチャートであり、データ・バスが３２ビット
幅で、画像メモリの１プレーンのビット間口が８ビツト
の場合に対応している。

ステップ■においてメモリに対するデータの書込みかメ
モリからのデータ読出しであるかを判別する。そして、
メモリに対するデータの書込みであると判別された場合
には、ステップ■においてデータ・バスを通して転送さ
れてきた３２画素分のデータを８画素分ずつの４つのデ
ータ・ブロック　　（ＤＢＯ）　　　（ＤＢＩ　　）　
　　（ＤＢ２　　）　　　（ＤＢ３　　）　　　ｌこ分
割し、ステップ■においてカラム・アドレス・ストロー
ブ信号（以下、　ＣＡＳ信号と略称する）に同期させて
各データ・ブロック（ＤＢＯ）（ＤＢＩ　）（ＤＢ２　
）（ＤＢ３　）をこの順に画像メモリに書込む。そして
、ステップ■において一連の書込みデータの転送が終了
したか否かを判別し、終了していないと判別された場合
には、再びステップ■の処理を行なう。逆に、一連の書
込みデータの転送が終了したと判別された場合には、そ
のまま次の処理が指示されるまで待つ。

また、上記ステップ■においてメモリからのデータ読出
しであると判別された場合には、ステップ■において臼
３信号に同期させて８画素単位のデータ・ブロック（Ｄ
ＢＯ）（ＤＢＩ　）（ＤＢ２　）（ＤＢ３　）をこの順
に読出し、ステップ■において４つのデータ・ブロック
（ＤＢＯ）（ＤＢＩ　）（ＤＢ２　’Ｉ　　（ＤＢ３　
）を並列化して３２ビット幅のデータ・バスに適合させ
、データ・バスを通してホスト・プロセッサ等に転送す
る。

そして、ステップ■において一連のデータ読出しが終了
したか否かを判別し、終了していないと判別された場合
には、再びステップ■の処理を行なう。逆に、一連のデ
ータ読出しが終了したと判別された場合には、そのまま
次の処理が指示されるまで待つ。

したがって、データ・バスを通して転送されるデータの
ビット幅は３２ビツトであり、３２ビツトのデータ・バ
スを有するホスト・コンピュータ等を高速に動作させる
ことができる。即ち、１回のアクセスで３２画素分のデ
ータの転送、受取りを行なうことができる。また、画像
メモリ側においては、１プレーン当りのビット間口が８
ビツトしかない関係上、８画素分のデータを単位とする
書込み、読出ししか行なうことができないのであるが、
書込みを行なう場合には、３２画素分のデータを８画素
分ずつのデータ・ブロックに分割して高速ページ・モー
ド・アクセスによる書込みを行なうことにより画像メモ
リに対するデータ書込み速度を高めることができる。逆
に、読出しを行なう場合にも、８画素分ずつにデータ・
ブロックを高速ページ・モード・アクセスにより高速に
読出し、読出された４つのデータ・ブロックを並列化す
ることにより３２画素分のデータを得、１回のアクセス
でデータ・バスを通してホスト・コンピュータ等に転送
することができる。この結果、画像メモリからのデータ
読出し速度をも高めることができる。

尚、以上には高速ページ・モード・アクセスによるメモ
リ・アクセスを採用した場合についてのみ説明したが、
他の高速アクセス中モードによるアクセス、例えば、ペ
ージ・モード・アクセス、スタティック・コラム・モー
ド・アクセス、ニブル・モード・アクセス等を採用する
ことかできる。

また、データ・バスのビット幅とメモリのビット間口が
上記仮定と異なる場合にも同様に適用できる。

〈実施例２〉 第２図はこの発明のインターフェース装置の一実施例を
示すブロック図であり、データ・バスか１６ビツト幅、
メモリの１プレーンか４ビツト間口の場合を示している
。

データ保持手段としての４ビツトのレジスタコロ （Ｉ　１．）（１２）　（１３）　（１４）とセレクタ
（２１）　（２２）　（２３）　（２４）とが交互に直
列接続されている。そして、レジスタ（１４）を、順次
授受手段としてのトライ・ステート・コントロール・バ
ッファ（以下、単に制御／＜ソファと略称する）（３）
の出力用端子（３ａ）と接続しているとともに、セレク
タ（２１）の一方の入力端子を制御バッファ（３）の入
力用端子（３ｂ）と接続している。

尚、制御バッファ（３）の入出力端子（３ｃ）はＩＭビ
ットＤ　ＲＡ　Ｍ　（５）と接続され、制御端子（３ｄ
）には制御信号が供給されている。

また、入出力端子（４Ｃ）が１６ビツトのデータ・バス
（６）と接続された同時授受手段としての制御バッファ
（４）の入力用端子（４ｂ）が４ビツトずつに区分され
てそれぞれ対応するセレクタ（２］）　（２２）　（２
３）（２４）と接続されているとともに、出力用端子（
４ａ）も４ビットずつに区分されてそれぞれ対応するレ
ジスタ（１，１）　（１２）　（１３）　（１４）の出
力端子と接続されており、制御端子（４ｄ）には制御信
号が供給されている。さらに、上記全てのセレクタ（２
＋）　（２２）（２３）（２４）には同一の制御信号（
Ｃ）が供給されて、制御　７ 御バッファ（４）を通して取込まれた１６６画素のデー
タを４画素分ずつ対応するレジスタ（２１）　（２２）
（２３）　（２４）に供給し得る状態と他の状態とか選
択される。また、上記１ＭビットＤ　ＲＡ　Ｍ　（５）
には、メモリ制御部（７）から出力される９ビツトのア
ドレス・データ（以ド、ＡＤと略称する）、ロー・アド
レス・ストローブ信号（以下、Ｗ羽信号と略称する）、
　ＣＡＳ信号、書込みイネーブル信号（以下、ｒＥ−信
号と略称する）および出力イネーブル信号（以下、■信
号と略称する）が供給されており、上記全てのレジスタ
（Ｉ　１）　（１２）　（１３）　（＋　４）のタイミ
ング入力端子には同一のタイミング信号（Ｂ）が供給さ
れている。

したがって、上記の構成のインターフェース装置は電源
端子、グランド端子を含めても、ＬＳＩ化した場合に２
６ピンですみ、コンパクトなパッケージに小規模なゲー
ト回路を組込むことにより簡単に集積化することができ
る。

上記の構成のインターフェース装置の動作は次のとおり
である。

ｍ　　Ｄ　ＲＡ　Ｍ　（５）に対してデータを書込む場
合この場合には、制御バッファ（４）を、入出力端子（
４Ｃ）から供給されたデータを入力用端子（４ｂ）に出
力する状態に制御するとともに、制御バッファ（３）を
出力用端子（３ａ）から供給されたデータを入出力用端
子（３ｃ）に出力する状態に制御し、しかも第３図Ｃに
示すように、全てのセレクタ（２１）　（２２）　（２
３）（２４）を入力用端子（４ｂ）からのデータをそれ
ぞれレジスタ（１１）　（１２）　（ｌａ）　（１４）
に供給する状態に制御すべく制御信号（Ｃ）をロー・レ
ベルにする。

この状態において、第３図Ａに示すように、図示しない
ホスト・コンピュータ等からデータ・バス（６）を通し
て１６ビツト幅のデータが供給されれば、制御バッファ
（４）の入力用端子から４ビツト幅ずつのデータ・ブロ
ックに区分された状態で出力され、対応するセレクタを
通してレジスタ（ＩＩ）（１２）　（１３）　（１４）
に供給される。次いで、第３図Ｃに示すように、制御信
号（Ｃ）のレベルを反転させることにより、レジスタ（
１１）の内容をレジスタ（１２）に、レジスタ（１２）
の内容をレジスタ（１３）に、１つ レジスタ（１３）の内容をレジスタ（１４）に、それぞ
れシフトさせ得る状態とし、全てのレジスタ（１１）（
１２）　（１３）　（１４）にタイミング信号（Ｂ）（
第３図Ｂ参照）を供給して各レジスタに保持されている
４ビツトのデータをシフトさせる。この場合に、レジス
タ（１１）　（１２）　（１３）のデータはそれぞれ隣
のレジスタ（１２）　（１３）　（１４）にシフトされ
るが、レジスタ（１４）のデータは制御バッファ（３）
を通してＤＲＡＭ（５）に供給される。即ち、第３図Ｂ
に示すように、タイミング信号（Ｂ）が４回供給されれ
ば、第３図Ｊに示すように、１６ビツトのデータが全て
ＤＲＡ　Ｍ　（５）に供給される。そして、Ｄ　ＲＡ　
Ｍ　（５）を高速ページ・モードで動作させるようにし
ておけば、即ち、第３図りに示すように　ＲＡＳ信号を
立下げてからロー・レベルに保持したままで、第３図Ｅ
。

Ｈに示すように　ＣＡＳ信号およびＷ丁−信号を周期的
にロー・レベルとし、しかも第３図Ｆ、Ｇに示すように
、ＡＤの９ビツトでロー・アドレスを設定した後、ＡＤ
の上位７ビツトをコラム・アドレスとして設定するとと
もに、下位２ビツトを順次変化するコラム・アドレスと
して設定しておけば、４回のデータ書込みを全体として
高速に行なうことができる。

［■］　　Ｄ　ＲＡ　Ｍ　（５）からデータを読出す場
合この場合には、制御バッファ（４）を、出力用端子（
４ａ）から供給されたデータを入出力端子（４Ｃ）に出
力する状態に制御するとともに、制御バッファ（３）を
入出力端子（３Ｃ）から供給されたデータを人力用端子
（３ｂ）に出力する状態に制御し、しかも第４図Ｃに示
すように、全てのセレクタ（２１）（２２）　（２３）
（２４）を人力用端子（３ｂ）からのデータをレジスタ
（１１）に供給するとともに、レジスタ（ＩＩ）（１２
）（１３）（Ｉ４）間においてデータをシフトさせる状
態に制御すべく制御信号（Ｃ）をハイ・レベルにする。

この状態において、第４図Ａに示すように、図示しない
ホスト・コンピュータ等からのアクセスが行なわれれば
、Ｄ　ＲＡ　Ｍ　（５）を高速ページ・モードで動作さ
せるようにしておいて、即ち、第４図りに示すように　
ＲＡＳ信号をロー・レベルに立下げてからロー・レベル
に保持したままで、第４図Ｅ、Ｈに示すようにＧ３信号
および◇Ｔ−信号を周期的にロー・レベルとし、しかも
第４図Ｆ、　　Ｇに示すように、ＡＤの９ビットでロー
・アドレスを設定した後、ＡＤの上位７ビツトをコラム
・アドレスとして設定するとともに、下位２ビツトを順
次変化するコラム・アドレスとして設定しておいて、４
回のデータ読出しを全体として高速に行なう。但し、デ
ータ読出しは、第４図Ｊに示すように、タイミング信号
（Ｂ）（第４図Ｂ参照）を供給して既に読出されたデー
タを隣のレジスタにシフトさせた後に行なう。以上のよ
うにして４ビツトのデータ・ブロックが読出され、それ
ぞれレジスタ（１１）　（１２）　（１３）　（１４）
に保持された後は、第４図Ｃに示すように、制御信号（
Ｃ）のレベルを反転させることにより、レジスタの内容
を隣のレジスタにシフトし得ない状態とし、次いで、全
てのレジスタ（１１）（１２）（１３）（１４）にタイ
ミング信号（Ｂ）を供給することにより、全てのレジス
タ（ＩＩ）（１２）（１３）　（１４）の内容を制御バ
ッファ（４）の出力用端子（４ａ）に同時に供給する。

したがって、１６ビツトのデータがデータ・ハス（６）
を通してホスト・コンピュータ等に転送される。

また、以上の説明から明らかなように、直線補間演算器
を用いた図形描画装置にこの実施例を組込むことにより
簡単にビット・マツプ化することができ、また、１プレ
ーンを構成するＩＭビットＤＲＡＭの個数によっては、
ダブル・バッファ・メモリを複数個用いて線分の傾斜に
拘らず高速描画を行なわせるようにすることおよびビッ
ト・マツプ動作の両立を達成することができる。

第５図はコラム・アドレスを順次変化させるための構成
を概略的に示すブロック図であり、ホスト・コンピュー
タから供給されるアドレス・データをロー・アドレスと
コラム・アドレスの上位側ビットに分離するようにして
いるとともに、アクセス開始指示信号により起動される
アップ・カウンタ（７１）から出力される２ビツトのデ
ータをコラム・アドレスの下位２ビツトとして使用して
いる。

そして、上記ロー・アドレス、コラム・アドレスの上位
側ビット、下位側ビットをマルチプレクサ（７２）に供
給し、アドレス選択信号に基ついて口・アドレスまたは
上位側ビットと下位側ビ・ントからなるコラム・アドレ
スを選択的に出力するようにしている。

第６図は　ＣＡＳ信号を生成するための構成を示すブロ
ック図であり、シリアル入カッくラレル出力のシフト・
レジスタ（７３）の入力端子およびクリア端子にアクセ
ス開始指示信号を供給するとともに、タイミング入力端
子にシフト・クロ・ツク信号を供給している。そして、
アクセス開始指示信号により同時に立下るとともに、１
クロツクずつすれて立上る８個の出力信号ＱＡ、ＱＢ、
・・・ＱＨのうち、ＱＥを反転させてＮＡＮＤゲート（
７４）に供給するとともに、ＱＡをＮＡＮＤゲート（７
４）に供給し、さらに、シフト・クロック信号をもＮＡ
ＮＤゲート（７４）に供給している。

したかって、信号ＱＡが立上ってから信号ＱＥが立上る
までの期間のみシフト・クロック信号かＮＡＮＤゲー１
−　（７４）から出力されるので、この信号を　ＣＡＳ
信号として使用することにより、４つのデータ・ブロッ
クのアクセスのために必要な４つの百計信号を正確に、
かつ自動的に生成することができる。

また、以上の説明から明らかなように、他の制御信号を
生成することも可能である。

尚、この発明は上記の実施例に限定されるものではなく
、例えば、セレクタ（２１）　（２２）　（２３）　（
２４）に代えて単なるゲート回路を使用し、一連のメモ
リ・アクセスを開始する前に各レジスタをＯクリアして
おくことが可能であるほが、異なるビット幅のデータ・
バスとメモリとの間のデータ授受に適用することが可能
であり、さらに、ＩＭビットＤＲＡＭを用いて４Ｋｘｌ
Ｋの分解能のフレーム・メモリを構成する場合に、直線
補間演算器に対しては４×４のバッファ構造を採用して
高速描画を行なわせ、プロセッサに対しては３２ビツト
のビット間口を得てビット・マツプ方式に適合させるこ
とが可能であるほが、この発明の要旨を変更しない範囲
内において種々の設計変更を施すことが可能である。

〈発明の効果〉 以上のように第１の発明は、ビット幅が大きいデータ・
バスに対してデータの授受を行なう場合には複数個のデ
ータ・ブロックへの分割、複数個のデータ・ブロックの
並列化によりビ・ソト幅を（０；Ｊえることができ、し
かもデータ・ブロック単位でのメモリに対するアクセス
を高速アクセス・モードにより高速に行なうことができ
るので、ホスト・コンピュータ側の性能を余り損なうこ
となくビット間口が狭いメモリとの間のインターフェー
スをとることができるという特有の効果を奏する。

第２の発明も、ビット幅が大きいデータ・バスに対して
データの授受を行なう場−合には複数個のデータ・ブロ
ックへの分割、複数個のデータ・ブロックの並列化によ
りピッＩ・幅を揃えることができ、しかもデータ・ブロ
ック単位でのメモリに対するアクセスを高速アクセス・
モードにより高速に行なうことができるので、ホスト・
コンピュタ側の性能を余り損なうことなくビット間口か
狭いメモリとの間のインターフェースをとることかでき
るという特有の効果を奏する。

第３の発明は、装置全体の構成を著しく簡素化すること
ができ、簡単に集積化することができるという特有の効
果を奏する。

【図面の簡単な説明】

第１図はこの発明のインターフェース方法の一実施例を
示すフローチャート、 第２図はこの発明のインターフェース装置の一実施例を
示すブロック図、 第３図は第２図の実施例によるデータ書込み動作を説明
するタイミンク・チャート、 第４図は第２図の実施例によるデータ読出し動作を説明
するタイミンク・チャート、 第５図はコラム・アドレス生成部の構成を概略的に示す
ブロック図、 第６図は罰［信号生成部の構成を示すブロック図。 （１１）　（１２）　（１３）　（１４）・・・レジス
タ、（２１）　（２２）　（２３）　（２４）・・・セ
レクタ、（ＤＢＯ＞　　（ＤＢＩ　　）　　（ＤＢ２　
　）−タ・ブロック （ＤＢ３）　・・デ

Claims (1)

1. 【特許請求の範囲】 １、メモリ（５）と、メモリ（５）のビット間口より大
   きなビット幅のデータ・バス（６）との間におけるデー
   タ授受を行なうために、 両者の間においてメモリ（５）のビット間口と等しいデ
   ータ・ブロック（ＤＢ０） （ＤＢ１）（ＤＢ２）（ＤＢ３）を複数 個生成し、複数個のデータ・ブロック （ＤＢ０）（ＤＢ１）（ＤＢ２）（ＤＢ ３）を生成し書込むためにメモリ（５）に対して高速ア
   クセス、モードによるメモリ ・アクセスを行なうことを特徴とする図 形描画装置におけるメモリとのインター フェース方法。 ２、メモリ（５）と、メモリ（５）のビット間口より大
   きなビット幅のデータ・バス（６）との間におけるデー
   タ授受を行なうためのイ ンターフェース装置が、両者の間におい てメモリ（５）のビット幅と等しいデータ・ブロック（
   ＤＢ０）（ＤＢ１）（ＤＢ２） （ＤＢ３）を一時的に保持する複数個の 保持手段（１１）（１２）（１３）（１４）と、複数個
   の保持手段（１１）（１２）（１３）（１４）とデータ
   ・バス（６）との間において同時にデータ・ブロックを
   単位とするデータ授受を行なわせ る同時授受手段（４）と、複数個の保持手段（１１）（
   １２）（１３）（１４）とメモリ（５）との間において
   データ・ブロックを単位とするデー タ授受を所定の順序で行なわせる順次授 受手段（３）と、メモリ（５）を高速アクセス・モード
   で動作させるメモリ制御手段（７）とを具備しているこ
   とを特徴とする図形描 画装置におけるメモリとのインターフェ ース装置。 ３、複数個の保持手段が、データ・ブロッ クを一時的に保持すべく直列接続された 複数個のデータ保持手段（１１）（１２）（１３）（１
   ４）と、複数個のデータ保持手段（１１）（１２）（１
   ３）（１４）間に介在されてデータ保持手段（１１）（
   １２）（１３）（１４）間のデータ・ブロック転送また
   は同時授受手段（４）から対応するデータ保持手段への
   データ・ブロッ ク転送を選択的に行なわせる選択手段 （２２）（２３）（２４）と、順次授受手段（３）また
   は同時授受手段（４）から一方の端部のデータ保持手段
   （１１）へのデータ・ブロック転送を選択的に行なわせ
   る選択手段（２１）とを有しているとともに、他方の端
   部のデー タ保持手段（１４）が順次授受手段（３）に直接データ
   ・ブロックを転送するものである 上記特許請求の範囲第２項記載の図形描 画装置におけるメモリとのインターフェ ース装置。