JPH04284577A - Ｖｒａｍ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＶＲＡＭ制御方式に係り
、特に外部からのアナログ映像信号の取込み、ディジタ
ル画像データ、符号化圧縮された画像データ等の複数の
映像信号入力元を具備し、これらの合成表示機能を持つ
、マルチメデア画像端末における画像表示用フレームメ
モリ（以下ＶＲＡＭという）の制御方式に関するもので
ある。

【０００２】

【従来の技術】近年、ＩＳＤＮ等の低価格の高速回線の
普及、半導体技術の進展、画像圧縮技術の進展に伴い、
写真なみの自然画や、キャラクタ、グラフィック等を伝
送できるマルチメディア伝送表示装置が実現可能になっ
てきた。

【０００３】このような装置で使用されるＶＲＡＭに必
要な機能としては、表示速度に追従することのできる高
速リード・ライト機能、複数の画像データ入力源を同じ
ように取り扱うことができる機能、自然画と呼ばれる写
真なみの色表現能力を持つ画像データを取扱う機能（例
えば１６７０万色レベルの表現力として、Ｒ，Ｇ，Ｂ各
８ビツト）等が必要である。

【０００４】このため、従来では、図３に示す如く、映
像・画像入力源１０１，１０２，１０３の入出力インタ
フェースごとにＶＲＡＭ１０４，１０５，１０６を設け
、これらのＶＲＡＭ１０４〜１０６から出力される映像
信号を画像合成回路１１０で合成する方式を採用してい
た。

【０００５】ここで映像・画像入力源１０１は例えばビ
デオカメラであり、映像・画像入力源１０２は例えばキ
ャラクタ入力部であり、映像・画像入力源１０３は例え
ばグラフィック入力部である。これらの各映像・画像入
力源からのディジタル信号は、描画バス１２１，１２２
，１２３を経由してＶＲＡＭ１０４，１０５，１０６に
一時的に保持される。このため各ＶＲＡＭ１０４〜１０
６にはＶＲＡＭ制御回路１０７，１０８，１０９が設け
られ、これらＶＲＡＭ制御回路１０７〜１０９より出力
されるリード・ライト制御信号によりリード・ライト制
御が行われる。

【０００６】そして合成するためにＶＲＡＭ１０４〜１
０６からリードされた信号は、表示画像バス１２４，１
２５，１２６を経由して出力され、画像合成回路１１０
において合成される。このとき各ＶＲＡＭからの読み出
しタイミングを一致させたり、合成タイミングを指示す
るためのタイミング情報がタイミング制御回路１１３よ
り、ＶＲＡＭ制御回路１０７，１０８，１０９及び画像
合成回路１１０に送出される。

【０００７】画像合成回路１１０で合成された画像は、
Ｄ／Ａ変換部１１によりアナログ信号に変換され、表示
部１１２で表示される。

【０００８】

【発明が解決しようとする課題】しかし図３に示す如く
、各映像・画像入出力インタフェース毎にＶＲＡＭ、バ
ス、ＶＲＡＭ制御回路を設け、各ＶＲＡＭから読み出さ
せる、分散制御タイプの映像信号合成方式を使用する場
合には、大規模なＶＲＡＭを複数個必要とする。また幅
の広い画像バス（図３の例では１系統が２４本）が複数
系統必要となり回路パターンが複雑になる。さらにＶＲ
ＡＭから読み出した複数のデータを合成して１つの表示
画面を生成するため、ＶＲＡＭからの読み出しタイミン
グを完全に一致させなくてはならないため、タイミング
制御が難しく、例えばタイミング制御回路によりすべて
のＶＲＡＭ制御回路に対するタイミング制御が必要とな
る。

【０００９】このような理由により、従来のものでは回
路規模が大規模のものとなり、回路構成も複雑となるた
め、デスクトップサイズ・クラスの小型の装置として構
成しにくいという問題点があった。

【００１０】本発明の目的は、以上の問題点を改善する
ため、従来用途別（入出力インタフェース別）に設けて
いたＶＲＡＭ、画像バス、ＶＲＡＭ制御回路の構成を、
必要な機能を損なわずに単純な構成で実現することによ
り、マルチメディア画像通信端末を小型に構成可能とす
るためのＶＲＡＭ制御方式を提供するものである。

【００１１】

【課題を解決するための手段】前記目的を達成するため
、本発明では、従来では各映像／画像入力源毎に用途別
のＶＲＡＭ、画像バス、ＶＲＡＭ制御回路を設け、全て
の各映像／画像入力源が勝手にＶＲＡＭをアクセスして
いたのに対して、下記の点に着目したものである。

【００１２】■実際に表示時に必要な画像データは１つ
のＶＲＡＭの情報だけであり、ある一瞬の時点を想定し
たときには１つのＶＲＡＭしかアクセスしていないこと
、■ＶＲＡＭのアクセスには、表示用のアクセスと、画
像データの書込み用の描画アクセスが考えられるが、複
数のＶＲＡＭを設けた場合でも表示アクセス中には、全
てのＶＲＡＭが即座に表示可能な状態となっていなけれ
ばならないこと（表示画面として非選択状態のＶＲＡＭ
でもそれだけを描画モードには出来ない、■表示アクセ
スは時系列的に連続して行われなくてはならないが、描
画モードのアクセス頻度は表示アクセスに比べて少ない
こと（離散的に行われる）という点に着目したものであ
る。

【００１３】そして、図１に示す如く、ＶＲＡＭの制御
権を一括して管理するマスタ制御部であるマスタ・デバ
イス１を設け、他の各映像・画像入力源はスレーブ・デ
バイス２，３，４としてマスタ・デバイス１の管理の下
に置く。これにより各映像・画像入力源であるスレーブ
・デバイス２，３，４はマスタ・デバイスの管理に従っ
て１つのＶＲＡＭ７を共通使用することにより、ＶＲＡ
Ｍ７、画像バス８、ＶＲＡＭ制御回路（図示省略）を一
組で構成でき、図３の分散管理方式に対し集中管理方式
とすることができる。

【００１４】なお、図１において５はアドレス・セレク
タであり、バス要求のあったスレーブ・デバイス、また
はマスタ・デバイスをマスタ・デバイス１からの選択信
号にもとづき選択し、アドレスを出力する。

【００１５】変換回路６は、ＶＲＡＭ７が表示用途に応
じて、２層（１回に２画素ずつ水平走査において読むも
の）、４層（１回に４画素ずつ水平走査において読むも
の）で構成されているが、この２層、４層に対応するア
ドレス出力変換、リード・ライト制御信号出力変換を行
うものである。

【００１６】

【作用】図１においてマスタ・デバイス１がＶＲＡＭ７
へのリード・ライト制御権を持ち、スレーブ・デバイス
２〜４がマスタ・デバイス１の管理の下でＶＲＡＭ７の
アクセスを行うものとなる。

【００１７】表示モード期間中には、マスタ・デバイス
１はスレーブ・デバイス２〜４からのバス要求信号に対
して応答を返さずに、マスタ・デバイスの発生する表示
用ＶＲＡＭリード信号と、アドレスにより表示動作を行
う。すなわちこのときマスタ・デバイス１が画像バス８
を専有する。

【００１８】また、描画モード時には、マスタ・デバイ
ス１は、スレーブ・デバイスからのバス要求信号に対し
て応答を返し、スレーブ・デバイスにバスの使用権を与
える。応答が返送されたスレーブ・デバイスは、描画時
の書き込みアドレスおよび書き込みデータのような該ス
レーブ・デバイスのみしか用意できない情報のみをアド
レス・セレクタ５、画像バス８に送出する。

【００１９】マスタ・デバイス１は、ＶＲＡＭ７のリー
ド・ライト信号のような共通信号と、バスの使用権を与
えたスレーブ・デバイスに対応する選択信号をアドレス
・セレクタ５に印加し、これにより該スレーブ・デバイ
スから出力されたアドレスによりＶＲＡＭ７がアクセス
されるので、この時点ではＶＲＡＭ７はバス占有権を得
たスレーブ・デバイスの専用メモリとして動作すること
になる。

【００２０】なお、それぞれの映像・画像入力源の取扱
う画像によって、画像データは２層や４層など異ったフ
ォーマットで供給される場合があるが、変換回路６を設
けることにより、単一パターンのＶＲＡＭ構成でも、複
数のデータフォーマットに対応可能にすることができる
。

【００２１】このように、本発明によれば、表示モード
時にはマスタ・デバイスによって１つのＶＲＡＭのみア
クセスすればよく、また描画モード時には、アクセスの
必要なスレーブ・デバイスからの要求によってマスタ・
デバイスが要求のあったスレーブ・デバイスの制御を行
うことになるため、ＶＲＡＭを常に動作モードとして活
用することが可能となり、休止中のデバイスを減らし、
有効活用を図ることが可能になる。また複数の映像・画
像入力源からの入力画像の合成表示においても、ＶＲＡ
Ｍ上でのディジタル的な合成が可能となるため、位置合
わせや、複雑な重合わせが容易にできる。

【００２２】

【実施例】本発明の一実施例を図２にもとづき説明する
。図２において、図１と同符号部分は同一部を示すもの
であるが、図２ではスレーブ・デバイス２，３が設けら
れている。また６は制御信号・アドレス変換回路であっ
て同一の変換回路と同じもの、９はＤ／Ａ変換部、１０
はＣＲＴモニタの如き表示部である。

【００２３】マスタ・デバイス１は、表示モードの全体
動作と、スレーブ・デバイス２，３のバス要求に対する
優先順位制御（例えば先取り優先）を行い、バスの使用
権を認めるバス応答信号を発生するものであり、表示モ
ード設定部１−１、データモード設定部１−２、表示ア
ドレス生成部１−３、タイミング制御部１−４、バス要
求入力部１−５、バス応答制御部１−６、リード／ライ
ト制御信号生成部１−７、アドレス切替信号生成部１−
８等を具備する。

【００２４】ここで表示モード設定部１−１は表示モー
ド設定時のデータを入力するものであって、例えば水平
、垂直周期、表示エリア等が入力されその設定を行う。 これらのデータは、図示省略したキーボードより入力さ
れ、図示省略したＣＰＵより設定される。

【００２５】データモード設定部１−２は表示モード時
の、あるいは描画モード時のＶＲＡＭアクセスフォーマ
ットを設定するものである。例えば２層、４層等のデー
タが設定され、これらのデータは図示省略したキーボー
ドより入力され、図示省略したＣＰＵにより設定される
。

【００２６】表示アドレス生成部１−３は、表示モード
設定データにもとづき、表示アドレスを生成するもので
ある。

【００２７】タイミング制御部１−４は、表示モード設
定データ等にもとづきタイミングを制御するものである
。

【００２８】バス要求入力部１−５は各スレーブ・デバ
イスからのバス要求を受けたとき、これに対して優先制
御を行うもので、例えば先取り優先制御あるいはリアル
タイム性優先制御等を行う。表示モード期間中はバス要
求に対して応答しないようバス応答制御部１−６を制御
する。

【００２９】バス応答制御部１−６はスレーブ・デバイ
スからのバス要求に対し応答を行うものであり、バス要
求入力部１−５からの制御部にもとづき応答を行う。

【００３０】リード／ライト制御信号生成部１−７はリ
ード／ライト制御信号を生成するものである。

【００３１】アドレス切替信号生成部１−８は、アドレ
ス・セレクタ５から出力されるアドレスを選択する制御
信号を出力するものであり、これにもとづきマスタ・デ
バイス１、スレーブ・デバイス２，３のいずれかにより
出力されたアドレスが選択出力される。

【００３２】スレーブ・デバイスはＶＲＡＭ７への描画
モードの機能を分担し、描画の必要な場合にはマスタ・
デバイス１に対してバス要求信号を出力し、マスタ・デ
バイス１からのバス応答信号を受信することによりＶＲ
ＡＭ７への描画アドレス及び描画データを出力するもの
であり、バス要求・応答制御部２−１、映像入出力部２
−２、描画モード設定タイミング制御部２−３、アドレ
ス生成部２−４等を具備する。

【００３３】ここでバス要求応答制御部２−１はマスタ
・デバイス１に対しバス要求を出力したり、これに対す
るバス応答をマスタ・デバイス１より受信するものであ
る。

【００３４】映像入出力部２−２は、ビデオカメラやキ
ャラクタ入力装置、グラフィック入力装置などの映像入
力源が接続され画像データが生成されるものである。

【００３５】描画モード設定タイミング制御部２−３は
書込みアドレス等描画モード設定データが設定されるも
のである。この設定データは図示省略したキーボードよ
り入力され、図示省略したＣＰＵが設定する。

【００３６】アドレス生成部２−４は描画モード設定デ
ータによりアドレスを生成し、アドレス・セレクタ５に
出力するものである。

【００３７】スレーブ・デバイス３は、スレーブ・デバ
イス２と同様に構成され、同様の動作をするものであり
、これまた同じくバス要求応答制御部３−１、映像入出
力部３−２、描画モード設定タイミング制御部３−３、
アドレス生成部３−４等を具備する。

【００３８】次に本発明の動作を、■表示モード時、■
描画モード時について説明する。

【００３９】■表示モード時の動作 表示モード時の場合、マスタ・デバイス１はＶＲＡＭ７
から指定されたエリアの画像データを順次読み出し、Ｄ
／Ａ変換部９にてアナログ信号に変換し、ＣＲＴモニタ
の如き表示部１０に表示する。

【００４０】このために、マスタ・デバイス１は、あら
かじめ表示モード設定部１−１に設定された水平／垂直
周期、画像表示エリアの情報にしたがって表示アドレス
を表示アドレス生成部１−３が出力し、またリード／ラ
イト制御信号生成部１−７がリード／ライト制御信号を
出力する。

【００４１】このとき、アドレス・セレクタ５は、マス
タ・デバイス１からのアドレスが出力するようにアドレ
ス切替信号生成部１−８から選択信号が印加される。

【００４２】ところでマスタ・デバイス１からアドレス
・セレクタ５を経由して出力されたアドレス及びリード
／ライト制御信号生成部１−７から出力されたリード／
ライト制御信号は、マスタ・デバイス１のデータ・モー
ド設定部１−２にあらかじめ設定された、表示モード時
のＶＲＡＭアクセス・フォーマットに、制御信号・アド
レス変換回路６において変換されてＶＲＡＭ７に入力さ
れ、これによりＶＲＡＭ７が読み出される。

【００４３】なお表示モード時においてＶＲＡＭ７のア
クセス中は、スレーブ・デバイス２，３からのバス要求
がバス要求入力部１−５に伝達されてもこれに対しては
即座に応答を返さず、描画可能となった時点でバス応答
制御部１−６がバス応答を与える。

【００４４】■描画モード時の動作 描画動作は、表示モードが非動作状態の場合、または表
示モード中の表示用ＶＲＡＭ７のアクセスの隙間におい
て行われる。描画可能か否かはマスタ・デバイス１に設
定されている表示モード設定情報にしたがって判断され
る。そしてこの表示モード設定情報はマスタ・デバイス
により一元管理される。

【００４５】例えばスレーブ・デバイス２が、描画モー
ド設定タイミング制御部２−３に設定された描画モード
設定情報に従ってＶＲＡＭ７に描画を希望するとき、バ
ス要求・応答制御部２−１からバス要求信号をマスタ・
デバイス１に出力する。このバス要求信号は、描画動作
の可否にかかわらず、いかなる場合にも出力が可能であ
る。

【００４６】マスタ・デバイス１ではスレーブ・デバイ
ス２からのこのバス要求信号をバス要求入力部１−５で
受け付けると、次の描画可能サイクルとなった時点で、
バス応答制御部１−６からバス要求のあったスレーブ・
デバイスに対してバス応答信号を出力し、スレーブ・デ
バイス２からのアドレスを出力するようにアドレス・セ
レクタ５にアドレス・セレクト信号を出力し、また要求
のあったスレーブ・デバイス２に対応するデータモード
設定信号をデータモード制御部１−２が制御信号・アド
レス変換回路６に出力する。

【００４７】スレーブ・デバイス２では、バス要求・応
答制御部２−１がこのバス応答信号を受信すると、映像
入出力部２−２から画像データを出力し、さらにアドレ
ス生成部２−４からアドレスを出力し、ＶＲＡＭ７への
アクセスが実行される。このときＶＲＡＭアクセス用の
リード／ライト制御信号は、マスタ・デバイス１のリー
ド／ライト制御信号生成部１−７から出力される。

【００４８】このようにしてスレーブ・デバイス２から
アドレス・セレクタ５を経由して出力されたアドレスは
、制御信号・アドレス変換回路６において、マスタ・デ
バイス１のデータモード設定部１−２から伝達されるデ
ータモード設定信号により、即ちＶＲＡＭ７の構成に合
わせて変換され、間接的にＶＲＡＭアクセスを行う。

【００４９】このように本発明の方法によりスレーブ・
デバイスはマスタ・デバイスとの要求／応答の制御だけ
を意識すれば、ＶＲＡＭの構成を考慮することなく、自
由なデータ形式でＶＲＡＭアクセスを行うことができる
。

【００５０】当然のことながら、複数のスレーブ・デバ
イスでＶＲＡＭを時分割でアクセスすることができる。 勿論スレーブ・デバイスの数は４以上でもよい。

【００５１】描画モード時の動作には、動画の書き込み
など、高いリアルタイム性を要求される場合と、画像処
理結果の書き込みなど、他の処理に時間がかかるため描
画もそれほど急がない場合とがある。これはスレーブ・
デバイスの性質によって異なる。

【００５２】一般的に、本実施例のように、１つのＶＲ
ＡＭを複数のアクセス源から時分割でアクセスする場合
には、すべてのアクセス源を平等に扱うため、リアルタ
イム性が犠牲となる場合が多かった。しかし本発明では
、マスタ・デバイスにスレーブ・デバイスの優先順位指
定を可能にすることにより、複数のスレーブ・デバイス
からバス要求が競合した場合には、リアルタイム性を重
視するスレーブ・デバイスから優先して処理することで
、リアルタイム性を確保することができる。

【００５３】従来では、ビデオカメラとか、ビデオテー
プとか、キャラクタ入力手段、グラフィックの入力手段
というような複数の映像入出力機能の組み合せとして画
像合成装置が構成されていたため、冗長性が多かった。

【００５４】本発明では、例えばマルチメディア画像通
信端末の画像部（ＶＲＡＭ周辺回路、表示系等）につい
て、複数の映像／画像入出力機能を、マルチメディア画
像通信端末を構成する１まとまりの機能、１つの機能と
して包括的に捉えて、機能の最適な分担をはかり、回路
の共通化をはかったことにより、回路の冗長性をできる
限り消減し、必要な機能を損なうことなく小型化するこ
とができる。

【００５５】

【発明の効果】以上説明のように、本発明ではＶＲＡＭ
を一括管理するマスタ・デバイスを設け、その管理下に
複数のスレーブ・デバイス（映像或は画像入力源）を並
べる構成にしたことにより、１つのＶＲＡＭと１系統の
画像バス、ＶＲＡＭ制御回路でマルチメディア画像端末
のＶＲＡＭ回路機能を損なわずに合成表示機能を持つマ
ルチメディア画像端末等のＶＲＡＭ回路を構成すること
ができる。

【００５６】また、リード／ライト制御信号・アドレス
変換回路を設けたことによりＶＲＡＭの構成に捉らわれ
ずに映像或は画像入力源を構成することができる。これ
はＶＲＡＭ構成を、層数、横解像度、画像要素に捕らわ
れない、またもっともスピード要求される表示用途に適
した自由な構成にすることが可能になる。

【００５７】このように本発明によればＶＲＡＭ回路を
単純小型化し、小型のマルチメディア画像端末の構成を
可能にするとともに、柔軟な装置を可能にする。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例構成図である。

【図３】従来例構成図である。

【符号の説明】

１　　マスタ・デバイス ２，３，４　　スレーブ・デバイス ５　　アドレス・セレクタ ６　　制御信号・アドレス変換回路 ７　　ＶＲＡＭ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　複数の映像・画像入力手段から入力さ
   れた画像データをＶＲＡＭに記入し、このＶＲＡＭに記
   入されたデータを表示部に出力するＶＲＡＭ制御方式に
   おいて、ＶＲＡＭ（７）にアクセスするアクセス優先制
   御を管理するマスタ・デバイス（１）と、それぞれ画像
   データ及びアドレスを出力する複数のスレーブ・デバイ
   ス（２）、（３）・・・と、アドレスを選択出力するア
   ドレス・セレクタ（５）を具備し、マスタ・デバイス（
   １）が、選択信号を出力し、マスタ・デバイス（１）、
   スレーブ・デバイス（２）、（３）・・・から伝達され
   るアドレスを前記アドレス・セレクタ（５）より選択的
   に出力することを特徴とするＶＲＡＭ制御方式。
2. 【請求項２】　　マスタ・デバイス（１）から伝達され
   た制御信号と、アドレス・セレクタ（５）から出力され
   たアドレスを変換する変換手段（６）を設けたことを特
   徴とする請求項１記載のＶＲＡＭ制御方式。