JPS59172683A - デイスプレイ装置 - Google Patents
デイスプレイ装置Info
- Publication number
- JPS59172683A JPS59172683A JP58048281A JP4828183A JPS59172683A JP S59172683 A JPS59172683 A JP S59172683A JP 58048281 A JP58048281 A JP 58048281A JP 4828183 A JP4828183 A JP 4828183A JP S59172683 A JPS59172683 A JP S59172683A
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- JP
- Japan
- Prior art keywords
- written
- screen
- display
- screen memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、表示画面上に文字1図形等を表示するラス
タ・スキャン形のディスプレイ装置における画面メモリ
の書込み制御方式に関するものである。
タ・スキャン形のディスプレイ装置における画面メモリ
の書込み制御方式に関するものである。
従来この種のラスタ・スキャン形のディスプレイ装置と
しては、第1図に示すものがあった。第1図は従来のデ
ィスプレイ装置を示すブロック構成図である。図におい
て、1.2.3は表示画面上の各点に対応する画面メモ
リであり、表示画面上の1点に対して、例えば赤色を示
す画面メモリ1、緑色を示す画面メモリ2、青色を示す
画面メモリ3の3ドツトで構成されている。4は表示タ
イミングに合せて各画面メモリ1〜3の内容を読み出す
表示制御部、5は表示制御部4の指示で所定の図形を表
示画面上に表示する表示モニタである。
しては、第1図に示すものがあった。第1図は従来のデ
ィスプレイ装置を示すブロック構成図である。図におい
て、1.2.3は表示画面上の各点に対応する画面メモ
リであり、表示画面上の1点に対して、例えば赤色を示
す画面メモリ1、緑色を示す画面メモリ2、青色を示す
画面メモリ3の3ドツトで構成されている。4は表示タ
イミングに合せて各画面メモリ1〜3の内容を読み出す
表示制御部、5は表示制御部4の指示で所定の図形を表
示画面上に表示する表示モニタである。
次に上記第1図の動作について説明する。一般にラスタ
・スキャン形のディスプレイ装置により線分や図形を表
示画面上に表示する場合、主制御部(図示しない)にて
演算を行ない、線分や図形の1点、1点に対応した各画
面メモリ1〜3のアドレス(図示しない)と、その時の
菅:込みデータR,G、Bが転送される。書込みデータ
は、例えば赤色で表示する場合は、R=1 、’G=0
、B−〇、緑色で表示する場合は、R=0 、’G=
1 、 B−〇、青色で表示する場合は、R=O、G=
O。
・スキャン形のディスプレイ装置により線分や図形を表
示画面上に表示する場合、主制御部(図示しない)にて
演算を行ない、線分や図形の1点、1点に対応した各画
面メモリ1〜3のアドレス(図示しない)と、その時の
菅:込みデータR,G、Bが転送される。書込みデータ
は、例えば赤色で表示する場合は、R=1 、’G=0
、B−〇、緑色で表示する場合は、R=0 、’G=
1 、 B−〇、青色で表示する場合は、R=O、G=
O。
B=1のように制御され、線分又は図形が重なる場合に
は、同じ画面メモリに2度の誉き込みが行なわれ、後に
書き込まれたデータが有効となる。
は、同じ画面メモリに2度の誉き込みが行なわれ、後に
書き込まれたデータが有効となる。
上記した従来のディスプレイ装置での画面メモリの誉込
み制御方式による画面表示例を、第2図及び第3図に示
す。第2図は最初に線分6を赤色で書き込み、次に線分
7を青色で書き込んだ例であり、線分6と線分7との交
点Pは、後で書き込1れた青色で表示される。また、第
3図は塗りつぶしの円8と円9を表示した例であり、最
初に円8を赤色で書き込み、次に円9を青色で誉き込ん
だものであり、円8と円9とが重なった領域Aは、後で
誓き込まれた青色で表示される。
み制御方式による画面表示例を、第2図及び第3図に示
す。第2図は最初に線分6を赤色で書き込み、次に線分
7を青色で書き込んだ例であり、線分6と線分7との交
点Pは、後で書き込1れた青色で表示される。また、第
3図は塗りつぶしの円8と円9を表示した例であり、最
初に円8を赤色で書き込み、次に円9を青色で誉き込ん
だものであり、円8と円9とが重なった領域Aは、後で
誓き込まれた青色で表示される。
従来のディスプレイ装置は以上のように構成されている
ので、表示画面上に表示される図形が重なるような場合
には、後から書き込まれたデータが有効となるので、最
初に書き込まれた図形の形状が分からなくなり、正確に
識別することができないという欠点があった。
ので、表示画面上に表示される図形が重なるような場合
には、後から書き込まれたデータが有効となるので、最
初に書き込まれた図形の形状が分からなくなり、正確に
識別することができないという欠点があった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、表示画面の1点。
めになされたもので、表示画面の1点。
1点に対応し、かつ表示属性を示す複数ピットのメモリ
で構成される画面メモリを持つディスプレイ装置におい
て、前に書き込まれている画面メモリの内容と新しい書
込みデータの論理演算を行なう論理演算回路を備え、新
しいデータの書き込みを行なう時、前記論理演算回路の
出力を前記画面メモリへ書き込むようにした構成を有し
、表示画面上に表示される図形の重なった領域を、明り
ようKR別表示できるようにしたディスプレイ装置を提
供することを目的としている。
で構成される画面メモリを持つディスプレイ装置におい
て、前に書き込まれている画面メモリの内容と新しい書
込みデータの論理演算を行なう論理演算回路を備え、新
しいデータの書き込みを行なう時、前記論理演算回路の
出力を前記画面メモリへ書き込むようにした構成を有し
、表示画面上に表示される図形の重なった領域を、明り
ようKR別表示できるようにしたディスプレイ装置を提
供することを目的としている。
以下、この発明の一実施例を図について説明する。第4
図はこの発明の一実施例であるディスプレイ装置を示す
ブロック構成図で、第1図と同一部分には同一符号を用
いて表示してあシ、その詳細な説明は省略する。図にお
いて、10,11゜12は、それぞれ新しい書込みデー
タR、G 、 Bと、前に書き込まれている各データM
R、MG 、 MBの論理演算を行ない、実際の画面メ
モリの書込みデータを生成するための論理演算回路であ
る。その他の構成については、上記第1図に示されるも
のとほぼ同様に構成されている。
図はこの発明の一実施例であるディスプレイ装置を示す
ブロック構成図で、第1図と同一部分には同一符号を用
いて表示してあシ、その詳細な説明は省略する。図にお
いて、10,11゜12は、それぞれ新しい書込みデー
タR、G 、 Bと、前に書き込まれている各データM
R、MG 、 MBの論理演算を行ない、実際の画面メ
モリの書込みデータを生成するための論理演算回路であ
る。その他の構成については、上記第1図に示されるも
のとほぼ同様に構成されている。
次に上記第4図の動作について説明する。ここでは、各
論理演算回路10〜12を、論理和(OR)回路で構成
した場所を例にして説明する。第4図において、最初、
各画面メモリ1〜3はすべて「0」にセットされている
。
論理演算回路10〜12を、論理和(OR)回路で構成
した場所を例にして説明する。第4図において、最初、
各画面メモリ1〜3はすべて「0」にセットされている
。
今、第5図に示すように、最初に線分6を赤色で、次に
線分7を青色で書き込む場合を考える。
線分7を青色で書き込む場合を考える。
最初に線分6を書き込む時、各画面メモリ1〜3のデー
タはMR=0 、MG=0 、MB =0であシ、書込
みデータはR=1 、G=0 、B=0であるので、各
論理演算回路lO〜12の出力はそれぞれIll 、
l’OJ 、 rOJとなり、これが各画面メモリ1〜
3に書き込まれてMR=1.MG=0.MB=0となる
。次に線分7を書き込む時、線分6と交差しない部分の
画面メモリについては、上記と同様にして書込みデータ
R=0 、G=0 、B=1がそのまま各画面メモリ1
〜3に書き込まれ、MR−〇 、MG=0 、MB=1
となるが、線分6と線分7との交点Qについては、線分
6を簀き込んだ時点でMR=1 、MG=0 、MB
=0となっておシ、さらに線分7の書込みデータR=0
、 G=0 、 B−1が論理和(OR)されるので
、各画面メモリ1〜3のデータはMR=1 、MG=0
、MB=1となり、表示モニタ5には赤色(R)と青
色(B)の中間色で表示がなされる。
タはMR=0 、MG=0 、MB =0であシ、書込
みデータはR=1 、G=0 、B=0であるので、各
論理演算回路lO〜12の出力はそれぞれIll 、
l’OJ 、 rOJとなり、これが各画面メモリ1〜
3に書き込まれてMR=1.MG=0.MB=0となる
。次に線分7を書き込む時、線分6と交差しない部分の
画面メモリについては、上記と同様にして書込みデータ
R=0 、G=0 、B=1がそのまま各画面メモリ1
〜3に書き込まれ、MR−〇 、MG=0 、MB=1
となるが、線分6と線分7との交点Qについては、線分
6を簀き込んだ時点でMR=1 、MG=0 、MB
=0となっておシ、さらに線分7の書込みデータR=0
、 G=0 、 B−1が論理和(OR)されるので
、各画面メモリ1〜3のデータはMR=1 、MG=0
、MB=1となり、表示モニタ5には赤色(R)と青
色(B)の中間色で表示がなされる。
また、塗シつぶしの円を書き込んだ時の画面表示例を第
6図に示す。この場合は、第5図と同様にして、円8は
赤色(R)、円9は青色(B)で表示され、円8と円9
との重なった部分の領域Bは、赤色(R)と青色(B)
の中間色で表示されるので、円形の重なシ具合が明確に
識別できる。
6図に示す。この場合は、第5図と同様にして、円8は
赤色(R)、円9は青色(B)で表示され、円8と円9
との重なった部分の領域Bは、赤色(R)と青色(B)
の中間色で表示されるので、円形の重なシ具合が明確に
識別できる。
なお、上記実施例では、各論理演算回路10〜12とし
て論理和(OR)回路を例にして説明したが、この外に
、論理積(AND )回路や排他的論理和(EX−OR
)回路等の任意の論理演算回路が適用でき、上記実施例
と同様の効果を奏する。
て論理和(OR)回路を例にして説明したが、この外に
、論理積(AND )回路や排他的論理和(EX−OR
)回路等の任意の論理演算回路が適用でき、上記実施例
と同様の効果を奏する。
また、上記実施例では、色を表示する赤色(R)。
緑色(G)、青色(B)の各データを制御するものにつ
いて説明したが、モノクロ・ディスプレイの階調を示す
ものに置き換えても良い。
いて説明したが、モノクロ・ディスプレイの階調を示す
ものに置き換えても良い。
さらに、上記実施例では、各色を1ビツトで表示する構
成のものとして説明したが、各色の階調を含めR、G
、 BのそれぞれをNビットで構成し、各色と階調を制
御するように構成しても良い。
成のものとして説明したが、各色の階調を含めR、G
、 BのそれぞれをNビットで構成し、各色と階調を制
御するように構成しても良い。
以上のように、この発明に係るディスプレイ装置によれ
ば、画面メモリの書き込み側に論理演算回路を付加し、
新しいデータの書き込みを行なう時、前に書き込まれて
いる画面メモリの内容と新しい書込みデータの論理演算
を行ない、その結果を前記画面メモリへ書き込むように
構成したので、表示画面上に表示される図形の重なった
部分を明りように識別表示することができるようになる
から、図形の重なり状態及び各図形の形状を極めて明確
に識別できるという優れた効果を奏するものである。
ば、画面メモリの書き込み側に論理演算回路を付加し、
新しいデータの書き込みを行なう時、前に書き込まれて
いる画面メモリの内容と新しい書込みデータの論理演算
を行ない、その結果を前記画面メモリへ書き込むように
構成したので、表示画面上に表示される図形の重なった
部分を明りように識別表示することができるようになる
から、図形の重なり状態及び各図形の形状を極めて明確
に識別できるという優れた効果を奏するものである。
第1図は従来のディスプレイ装置を示すブロック構成図
、第2図及び第3図は、第1図のディスプレイ装置によ
るそれぞれ画面表示例を示す図、第4図はこの発明の一
実施例であるディスプレイ装置を示すブロック構成図、
第5図及び第6図は、第4図のディスプレイ装置による
それぞれ画l:I11表示例を示す図である。 図において、1〜3・・・画面メモリ、4・・・表示制
御部、5・・・表示モニタ、6.7・・・線分、8.9
・・・円、10〜12−・・論理演算回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛野信− 第1図 第3図 第4図 第5図 第6図
、第2図及び第3図は、第1図のディスプレイ装置によ
るそれぞれ画面表示例を示す図、第4図はこの発明の一
実施例であるディスプレイ装置を示すブロック構成図、
第5図及び第6図は、第4図のディスプレイ装置による
それぞれ画l:I11表示例を示す図である。 図において、1〜3・・・画面メモリ、4・・・表示制
御部、5・・・表示モニタ、6.7・・・線分、8.9
・・・円、10〜12−・・論理演算回路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 葛野信− 第1図 第3図 第4図 第5図 第6図
Claims (1)
- 表示画面の1点、1点に対応し、かつ表示属性を示す複
数ビットのメモリで構成される画面メモリを持つディス
プレイ装置において、前に書き込まれている画面メモリ
の内容と新しい書込みデータの論理演算を行なう論理演
算回路を備え、新しいデータの書き込みを行なう時、前
記論理演算回路の出力を前記画面メモリへ書き込むよう
にしたことを特徴とするディスプレイ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58048281A JPS59172683A (ja) | 1983-03-23 | 1983-03-23 | デイスプレイ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58048281A JPS59172683A (ja) | 1983-03-23 | 1983-03-23 | デイスプレイ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS59172683A true JPS59172683A (ja) | 1984-09-29 |
Family
ID=12799046
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58048281A Pending JPS59172683A (ja) | 1983-03-23 | 1983-03-23 | デイスプレイ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS59172683A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08272927A (ja) * | 1995-03-29 | 1996-10-18 | Nec Corp | 画像処理装置 |
-
1983
- 1983-03-23 JP JP58048281A patent/JPS59172683A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08272927A (ja) * | 1995-03-29 | 1996-10-18 | Nec Corp | 画像処理装置 |
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