JPS6153687A - デイスプレイ制御装置 - Google Patents
デイスプレイ制御装置Info
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- JPS6153687A JPS6153687A JP59175069A JP17506984A JPS6153687A JP S6153687 A JPS6153687 A JP S6153687A JP 59175069 A JP59175069 A JP 59175069A JP 17506984 A JP17506984 A JP 17506984A JP S6153687 A JPS6153687 A JP S6153687A
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- Japan
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディスプレイ制御装置に関し、特にパーソナ
ルコンピュータにおけるディスプレイ（ＣＲＴ）をｆｌ
＋ｌＩ御して該ディスプレイの画面に所定の文字、図形
などを表示させるようにしたディスプレイ制御装（ＣＫ
関する。
ルコンピュータにおけるディスプレイ（ＣＲＴ）をｆｌ
＋ｌＩ御して該ディスプレイの画面に所定の文字、図形
などを表示させるようにしたディスプレイ制御装（ＣＫ
関する。
従来、この種のディスプレイ制御装置においては、第４
図に示すようにＣＰＵ １がらそのデータバスを通して
しａえば８ビツト又は１６ビツトの書き込みデータがビ
デオＰＡＭ（ダイナミックＲＡＭ ）２１．２２．２３
の所定アドレスに順次書き込まれ、次に該データが読み
出され、それぞれ並列−直列変換回路３１，３２．３３
を経て該アドレスに対応したディスプレイ（ＣＲＴ ）
４の画面上の所定点（所定ドツト）に所定の表示を行
うようにしている。
図に示すようにＣＰＵ １がらそのデータバスを通して
しａえば８ビツト又は１６ビツトの書き込みデータがビ
デオＰＡＭ（ダイナミックＲＡＭ ）２１．２２．２３
の所定アドレスに順次書き込まれ、次に該データが読み
出され、それぞれ並列−直列変換回路３１，３２．３３
を経て該アドレスに対応したディスプレイ（ＣＲＴ ）
４の画面上の所定点（所定ドツト）に所定の表示を行
うようにしている。
そして第４図中ではビデオル頭として青信号用データが
書き込まれるビデオＲＡＭ ２１ 、赤信号用データが
ｌＩき込まれるビデオＲＡＡ４２２ 、および経信号用
データがル！１き込まれるビデオＲＡＭ ２３が設けら
れており、それぞれ対応するアドレスのデータ（通常１
つのアドレスのデータは８ビット単位で借１＃：される
）ば、各ビデオ礎Ｍに接続され之並列−直列変換回路３
１，３２．３３を通して１ビツトづつディスプレイ（Ｃ
ＲＴ ） ４ Ｋ、送られ、所定アトゝレスの所定ビッ
トに対応する青、赤、緑の各（ｆ新データの組合せによ
って該ディスプレイ（ＣＲＴ ） ４の画面上の該ビッ
トに対応する所定座標点（所定ドツト）の表示を７色に
制御することができる。なおＣＰＵから各ビデオＲＡＭ
の所定アドレスを指定するためのアドレス信号はマルチ
ブレフサ５においてロウアドレスとコラムアドレスに分
けられて各ビデオＲＡＭに送られる。
書き込まれるビデオＲＡＭ ２１ 、赤信号用データが
ｌＩき込まれるビデオＲＡＡ４２２ 、および経信号用
データがル！１き込まれるビデオＲＡＭ ２３が設けら
れており、それぞれ対応するアドレスのデータ（通常１
つのアドレスのデータは８ビット単位で借１＃：される
）ば、各ビデオ礎Ｍに接続され之並列−直列変換回路３
１，３２．３３を通して１ビツトづつディスプレイ（Ｃ
ＲＴ ） ４ Ｋ、送られ、所定アトゝレスの所定ビッ
トに対応する青、赤、緑の各（ｆ新データの組合せによ
って該ディスプレイ（ＣＲＴ ） ４の画面上の該ビッ
トに対応する所定座標点（所定ドツト）の表示を７色に
制御することができる。なおＣＰＵから各ビデオＲＡＭ
の所定アドレスを指定するためのアドレス信号はマルチ
ブレフサ５においてロウアドレスとコラムアドレスに分
けられて各ビデオＲＡＭに送られる。
ところで前述したように、一般に（’？ＰＵからは所定
のビデオＲＡＭ、例えば２１に対しρａえば８ビツトの
ｆり’ ＠込みデータが一斉に送出され、所定の高速度
での書き込みが行われて込るが、この場合、該ｉｊ委き
込みデータによる書き換えが行われようとしているビデ
メＲＡＡ、ｉ内の所定のアドレスにおけるデータの一部
、すなわち８ビツト構成のデータのうち一部のデータを
仰き換え前のデータの一部ま残しく一般にこのことをマ
スクするという）、残りのデータのみを該古き込みデー
タにおける対応ビットのデータによって肖：き換えるこ
と、換言すれば外部（ＣＰＵ又はその他のディスプレイ
コントローラ）からビデオＲＡＭ内Ｉ内の所定のアドレ
スにおけるデータを得き換えるに際してこれをビット単
位で行なう（残シをマスクする）ことが必要とさｉｐる
ことかある。
のビデオＲＡＭ、例えば２１に対しρａえば８ビツトの
ｆり’ ＠込みデータが一斉に送出され、所定の高速度
での書き込みが行われて込るが、この場合、該ｉｊ委き
込みデータによる書き換えが行われようとしているビデ
メＲＡＡ、ｉ内の所定のアドレスにおけるデータの一部
、すなわち８ビツト構成のデータのうち一部のデータを
仰き換え前のデータの一部ま残しく一般にこのことをマ
スクするという）、残りのデータのみを該古き込みデー
タにおける対応ビットのデータによって肖：き換えるこ
と、換言すれば外部（ＣＰＵ又はその他のディスプレイ
コントローラ）からビデオＲＡＭ内Ｉ内の所定のアドレ
スにおけるデータを得き換えるに際してこれをビット単
位で行なう（残シをマスクする）ことが必要とさｉｐる
ことかある。
このようなビット単位の書き換えの必要性は、外部から
ビテ゛オＲＭ４内の所定のアドレスに対する件き込みを
ビット単位の指定でなく色単位で指定するような場合、
あるいはビット単位で指定する場合で４」っても、ＣＲ
Ｔ画面上に縦方向のラインを表示する場合のようにＣＲ
Ｔ画面上に水平方向に並んだ１つのアドレスに対応する
各データのうちでｌビットのデータのみを書き′４）Ｌ
えるような場合に生ずる。
ビテ゛オＲＭ４内の所定のアドレスに対する件き込みを
ビット単位の指定でなく色単位で指定するような場合、
あるいはビット単位で指定する場合で４」っても、ＣＲ
Ｔ画面上に縦方向のラインを表示する場合のようにＣＲ
Ｔ画面上に水平方向に並んだ１つのアドレスに対応する
各データのうちでｌビットのデータのみを書き′４）Ｌ
えるような場合に生ずる。
この点、上述した第４図に示される制御しｎでは、ＣＰ
Ｕから特定のビデオＲＡＭ飼えば２１に、し１１市 えば８ビツトのＣき込みデータを送出し、かつ上述した
ビット単位の書き換えを行なうには、該ビｆ オＲ，Ａ
Ｍ ２１として１ビツトＩｎ成（データバスが１本）の
ビデオＲＡＭ Ｙ、（８個設け、それら８個のビデオ）
Ｗ、ｉのうちＬ゛き換えを行なうビットに対応するビデ
オＩ’ｔＡＭのみｔ−’＋−’Ｊき込み可能とするよう
に制御する必☆があり、上述したように青、赤、緑朗の
ビデオＷ記を設ける場合には、−／ｃ−１″１．それに
８１ｔ？＋ｌ、合計２４個の１ビツト構成のビデオＲＡ
ｈＩを必要とする。
Ｕから特定のビデオＲＡＭ飼えば２１に、し１１市 えば８ビツトのＣき込みデータを送出し、かつ上述した
ビット単位の書き換えを行なうには、該ビｆ オＲ，Ａ
Ｍ ２１として１ビツトＩｎ成（データバスが１本）の
ビデオＲＡＭ Ｙ、（８個設け、それら８個のビデオ）
Ｗ、ｉのうちＬ゛き換えを行なうビットに対応するビデ
オＩ’ｔＡＭのみｔ−’＋−’Ｊき込み可能とするよう
に制御する必☆があり、上述したように青、赤、緑朗の
ビデオＷ記を設ける場合には、−／ｃ−１″１．それに
８１ｔ？＋ｌ、合計２４個の１ビツト構成のビデオＲＡ
ｈＩを必要とする。
換言すノｔば、第４図に示す従来装置によっては、し１
１えは４ビツトＪＡ成のビデオ皮コＩを用いｒｃＪ易合
（この場合にはＣＰＵからビデオＲＡＭに送出される８
ビツトの書き込みデータに対して２個、したがって−ｄ
、亦、虐ヒ用のビデオＩ（ＡＩｖＩを設けたとして合８
゛１６個のビデオ〜Ｗで済む）には、４ビット単位で与
ぎ換えがｉｊわれてしまうため、上述したビット単位で
の書き換えを行うことができなかっ１ζ。
１えは４ビツトＪＡ成のビデオ皮コＩを用いｒｃＪ易合
（この場合にはＣＰＵからビデオＲＡＭに送出される８
ビツトの書き込みデータに対して２個、したがって−ｄ
、亦、虐ヒ用のビデオＩ（ＡＩｖＩを設けたとして合８
゛１６個のビデオ〜Ｗで済む）には、４ビット単位で与
ぎ換えがｉｊわれてしまうため、上述したビット単位で
の書き換えを行うことができなかっ１ζ。
以上のように、上述した従来の装置によってビデオｉｔ
ＡＭｖｃ対するデータの書き挨えをビット単位で行うに
は１ビツト構成のビデオＲＡＭ ’（ｉ−設ける必暴が
め９、そバたｇビデオ１ｔＡｌ、ｑの個数が増加すると
いう問題点があった。
ＡＭｖｃ対するデータの書き挨えをビット単位で行うに
は１ビツト構成のビデオＲＡＭ ’（ｉ−設ける必暴が
め９、そバたｇビデオ１ｔＡｌ、ｑの個数が増加すると
いう問題点があった。
本発明は、ビデオＲＡＭ Ｉ／ｃ書き込まれる各ビット
毎のデータを所定のマスク回路によシ制御するという着
想にもとづいて、上述した４ビツト構成などのビデオＲ
ＡＭ 、すなわち少ない個数のビデオＲＡＭ’ｉ用いて
も、該ビデオＲＡＭに対するデータ書き換えを行うに際
し、これをビット単位で行なう（残りをマスクする）こ
とができるようにすることを目的とする。
毎のデータを所定のマスク回路によシ制御するという着
想にもとづいて、上述した４ビツト構成などのビデオＲ
ＡＭ 、すなわち少ない個数のビデオＲＡＭ’ｉ用いて
も、該ビデオＲＡＭに対するデータ書き換えを行うに際
し、これをビット単位で行なう（残りをマスクする）こ
とができるようにすることを目的とする。
本発明によれば、マスクデータが書き込ま・れる第１の
レジスタ、書き込みデータが書き込まれる第２のレジス
タ、および該書き込みデータによる書き換えが行なわれ
ようとしているビデオＲＡＭ内の所定のアドレスにおけ
る書き換え前のデータが書き込まれる第３のレジスタを
そなえ、該第１のレジスタに−ＩＨ込まれたマスクデー
タに応じて、該ビデオＲＡＭ内の所定のアドレスに対し
その各ビット毎に、該第２のレジスタに書き込まれたデ
ータとｔ亥第３のレジスタ′ＶＣ組’き込まれたデータ
とが選促されて書き込まれるディスプレイ制御装置が提
供される。
レジスタ、書き込みデータが書き込まれる第２のレジス
タ、および該書き込みデータによる書き換えが行なわれ
ようとしているビデオＲＡＭ内の所定のアドレスにおけ
る書き換え前のデータが書き込まれる第３のレジスタを
そなえ、該第１のレジスタに−ＩＨ込まれたマスクデー
タに応じて、該ビデオＲＡＭ内の所定のアドレスに対し
その各ビット毎に、該第２のレジスタに書き込まれたデ
ータとｔ亥第３のレジスタ′ＶＣ組’き込まれたデータ
とが選促されて書き込まれるディスプレイ制御装置が提
供される。
本発明においては、ＣＰＵなどによシ該第１のレジスタ
に書き込まれ定マスクデータが、書き込みデータによる
書き換えが行われようとしているビデオＲＡＭ内の所定
のアドレス中、所定ビットのデータをマスクすることを
指示している場合には、そのアＹレス中当該ビットに対
しては該第３のレジスタに書き込まれた書き換え前のデ
ータが書き込まれ（すなわちマスクされ）、そのアドレ
ス中残りのビットに対しては該第２のレジスタに書き込
まれた新しい書き込みデータが書き込ま−ｒＬ（すなわ
ちデータの俸、き挨えが行われる）、それにより当該ビ
ットに対応するディスプレイ画面上の所定位置に新たな
データに対応する表示を行わせる。
に書き込まれ定マスクデータが、書き込みデータによる
書き換えが行われようとしているビデオＲＡＭ内の所定
のアドレス中、所定ビットのデータをマスクすることを
指示している場合には、そのアＹレス中当該ビットに対
しては該第３のレジスタに書き込まれた書き換え前のデ
ータが書き込まれ（すなわちマスクされ）、そのアドレ
ス中残りのビットに対しては該第２のレジスタに書き込
まれた新しい書き込みデータが書き込ま−ｒＬ（すなわ
ちデータの俸、き挨えが行われる）、それにより当該ビ
ットに対応するディスプレイ画面上の所定位置に新たな
データに対応する表示を行わせる。
第１図は１本発明の１実施列としてのディスプレイ制御
装置の全体何９成を示すもので第４図に示す従来装置に
対応する部分は同一の符号で示されておシ、要するに第
４図に示される従来装置と相違する点はＣＰＵ １とビ
デオＲＡＭ２１，２２．２３との間に、該ビデオＲＡＭ
の所定アドレスに書き込まれるデータをビット毎に制御
してその一部をマスクするマスク回路６が設けられてい
る点である。
装置の全体何９成を示すもので第４図に示す従来装置に
対応する部分は同一の符号で示されておシ、要するに第
４図に示される従来装置と相違する点はＣＰＵ １とビ
デオＲＡＭ２１，２２．２３との間に、該ビデオＲＡＭ
の所定アドレスに書き込まれるデータをビット毎に制御
してその一部をマスクするマスク回路６が設けられてい
る点である。
第２回は、第１図の装置におけるマスク回路６の一具体
列を１つのビデオＲＡＭ ２１に対して示すもので、６
１はＣＰＵから送られるマスクデータがａ１゛き込まれ
る第１のレジスタ、６２は同じ（ＣＰＵから送られるｊ
（１・き込みデータが番き込まれる第２のレジスタ、６
３は該書き込みデータによる書き換えが行われようとし
ているビデオＲＡＭ内の所定のアドレスにおける番き換
え前のデータが書き込まれる第３のレジスタで、これら
は例えばラッチ回路で構成される。
列を１つのビデオＲＡＭ ２１に対して示すもので、６
１はＣＰＵから送られるマスクデータがａ１゛き込まれ
る第１のレジスタ、６２は同じ（ＣＰＵから送られるｊ
（１・き込みデータが番き込まれる第２のレジスタ、６
３は該書き込みデータによる書き換えが行われようとし
ているビデオＲＡＭ内の所定のアドレスにおける番き換
え前のデータが書き込まれる第３のレジスタで、これら
は例えばラッチ回路で構成される。
次にこの回路の動作全説明すると、先ずＣＰＵ １から
第１のレジスタ、すなわちマスクレジスタ
ｊ。
第１のレジスタ、すなわちマスクレジスタ
ｊ。
６１にマスクデータが送られる。このマスクデータは、
これからデータの書換えが行われようとしているアドレ
スのうちの特定ビットをマスクすることを指示するマス
クビットの情報で囲えば特定のアドレスＫｆｆｌする８
ビツトのデータのうちで第１ビツト目をマスクするす凸
金には笛１ビットを「１」とし、第２乃至第８ビ、トを
ｒＯＪとする８ビツトの情報である。
これからデータの書換えが行われようとしているアドレ
スのうちの特定ビットをマスクすることを指示するマス
クビットの情報で囲えば特定のアドレスＫｆｆｌする８
ビツトのデータのうちで第１ビツト目をマスクするす凸
金には笛１ビットを「１」とし、第２乃至第８ビ、トを
ｒＯＪとする８ビツトの情報である。
次いでＣＰＵ １から第２のレジスタ、すなわちテ゛−
タレジスタロ２に書き込みデータが送られる。
タレジスタロ２に書き込みデータが送られる。
この書き込みデータも８ビツトの情報で、いま仮にｒ
１０１０１０１０ Ｊであるとする。
１０１０１０１０ Ｊであるとする。
次いでＣＰＵはビデオＲＡＭの所定のアドレスを指定し
て該アドレスにデータを書き込む旨の、しかもその一部
をマスクした状態でデータを書き込む旨の５すき込み命
令を発生する。すると、第３のレジスタ、すなわちビデ
オＩｔＡＭデータレジスタ６３は、ビデオＲＡＭ２１か
らＣＰＵが指定した当該アドレスにおけろｌｉき換え前
のデータ、すなわち現在のデータ金吸い上げる。ここで
該書き換え前のデータを仮にｒｏｏｏｏｏｏｏｏＪであ
るとする。
て該アドレスにデータを書き込む旨の、しかもその一部
をマスクした状態でデータを書き込む旨の５すき込み命
令を発生する。すると、第３のレジスタ、すなわちビデ
オＩｔＡＭデータレジスタ６３は、ビデオＲＡＭ２１か
らＣＰＵが指定した当該アドレスにおけろｌｉき換え前
のデータ、すなわち現在のデータ金吸い上げる。ここで
該書き換え前のデータを仮にｒｏｏｏｏｏｏｏｏＪであ
るとする。
このようにして２４−１； １乃至第３のレジスタにそ
れぞＪｔのビット情報が−（１：込まれると、次にセレ
クタ６４において、該第１のレジスタに書込まれたマス
クデータと該ム■２のレジスタにりＩ込まれた書込みデ
ータとの演算が行われる。
れぞＪｔのビット情報が−（１：込まれると、次にセレ
クタ６４において、該第１のレジスタに書込まれたマス
クデータと該ム■２のレジスタにりＩ込まれた書込みデ
ータとの演算が行われる。
その結果キＳ１ピット目については書き換え前のデータ
すなわちｒＯＪが、それ以外のビットについては書き込
みデータ、すなわちｒＯｌｏＩＯＩＯＪが選択されてビ
デオＲＡＭ ２１の所定アドレスに書込まれる。
すなわちｒＯＪが、それ以外のビットについては書き込
みデータ、すなわちｒＯｌｏＩＯＩＯＪが選択されてビ
デオＲＡＭ ２１の所定アドレスに書込まれる。
以上はビデオＲＡＭ ２１に対する書込みについて説明
したが、ビデオＲＡＭ２２ 、２３に対しても同様にし
てＣＰＵが指定したアドレスに対し各８ビツトのデータ
が、特定ビットをマスクした状態で書込まれる。
したが、ビデオＲＡＭ２２ 、２３に対しても同様にし
てＣＰＵが指定したアドレスに対し各８ビツトのデータ
が、特定ビットをマスクした状態で書込まれる。
第３図は第２図におけるセレクタ６４の具体的回路例を
示すもので、所定のビデオＲＡＭ、しＩＩえば２１の特
定アドレスに送られる８ビツトの情報中の１ビツト分に
相当する部分のみが示される。すなわち６１１は上述し
た第１のレジスタ６１の中でマスクデータの第１ビット
目が書込まれるレジスタ部であり、まｔ６２１は第２の
レジスタ６２の中で書き込みデー乙の第１ビツト目がψ
ｙ込脣れるレジスタ部であシ、６３１は＠３のレジスタ
６３の中で上述した？１き換え前のデータの第１ビツト
目が昏込まれるレジスタ部であるとする。
示すもので、所定のビデオＲＡＭ、しＩＩえば２１の特
定アドレスに送られる８ビツトの情報中の１ビツト分に
相当する部分のみが示される。すなわち６１１は上述し
た第１のレジスタ６１の中でマスクデータの第１ビット
目が書込まれるレジスタ部であり、まｔ６２１は第２の
レジスタ６２の中で書き込みデー乙の第１ビツト目がψ
ｙ込脣れるレジスタ部であシ、６３１は＠３のレジスタ
６３の中で上述した？１き換え前のデータの第１ビツト
目が昏込まれるレジスタ部であるとする。
いまマスクビットの２ｇ１ビツトロがｒｌＪであるとす
れば、例えばう、子回路でｔ３成された第１のレジスタ
の出力側も「１」となるから、インバータ６ＩＬ４，６
４５を介してアンドグ” −トロ ４２の一方の入力が
「１」となシ、該アンドゲート６４２の出力側には第３
のレジスタの第１ビツト目の情報（上述した例では「Ｏ
」）がその−２ま出力され、オア回路６４３ｔ−経て該
情報が選択されて出力される。
れば、例えばう、子回路でｔ３成された第１のレジスタ
の出力側も「１」となるから、インバータ６ＩＬ４，６
４５を介してアンドグ” −トロ ４２の一方の入力が
「１」となシ、該アンドゲート６４２の出力側には第３
のレジスタの第１ビツト目の情報（上述した例では「Ｏ
」）がその−２ま出力され、オア回路６４３ｔ−経て該
情報が選択されて出力される。
一方、仮にマスクビットの第１ビ、トロが「０」である
とすり、ば、第１のレジスタの出力ｆｌ１１も「０」と
なり、インバータ６４４を介してアンドゲート６４１の
一方の入力が「１」となり、該アンドグー）６４１の出
力側には第２のレジスタの第１ビツト目の情報がそのま
ま出力され、オア回路６４３を、禄で該ｔＷ報が選択き
れて出力されることになる。
とすり、ば、第１のレジスタの出力ｆｌ１１も「０」と
なり、インバータ６４４を介してアンドゲート６４１の
一方の入力が「１」となり、該アンドグー）６４１の出
力側には第２のレジスタの第１ビツト目の情報がそのま
ま出力され、オア回路６４３を、禄で該ｔＷ報が選択き
れて出力されることになる。
このようにして第１のレジスタに古き込まれたマスクビ
ットの情報に応じて第２のレジスタ［ｑき込まれたデー
タと第３のレジスタに書き込まれたデータとが選択され
て所定のビデオＲＡＭ内の所定のアドレスにビット単位
で書き込まれる。なお６４６は３状態ダートであシ、書
込み信号ＷＲがＬレベルのときは上述したオアゲート６
４３の出力側の情報がビット単位でビデオＲＡＲτ２１
の所定アドレスに書き込まれ、一方ＷＲがＨレベルのと
きは、ゲート６４６が切シ離され上述したビデオＲＡＭ
２１から第３のレジスタ６３へのデータ吸上げが行わ
れる。
ットの情報に応じて第２のレジスタ［ｑき込まれたデー
タと第３のレジスタに書き込まれたデータとが選択され
て所定のビデオＲＡＭ内の所定のアドレスにビット単位
で書き込まれる。なお６４６は３状態ダートであシ、書
込み信号ＷＲがＬレベルのときは上述したオアゲート６
４３の出力側の情報がビット単位でビデオＲＡＲτ２１
の所定アドレスに書き込まれ、一方ＷＲがＨレベルのと
きは、ゲート６４６が切シ離され上述したビデオＲＡＭ
２１から第３のレジスタ６３へのデータ吸上げが行わ
れる。
以上説明したように本発明によれば、上述したようなマ
スク回路を設けることによってビット単位での付き換え
、換言すれば１つのアドレスに属する一部のデータのみ
を書き換えて残シのデータをマスクすることができるの
で、このような−都市 のマスクのためにＣＰＵが一々ビデオ調における古き換
え前の各ビット毎のデータを読み出して次の書込みｆ−
夕を判断する必要がなく、ＣＰＵは単に所定のビラトラ
マスクする旨のマスクデータと書き換え／Ｃ込ところを
例えば「１」とする容き込みデータとを送るのみでよく
、それだけ′Ｘンき換え速度も早くなシ安易に（史用す
ることができるようになる。
スク回路を設けることによってビット単位での付き換え
、換言すれば１つのアドレスに属する一部のデータのみ
を書き換えて残シのデータをマスクすることができるの
で、このような−都市 のマスクのためにＣＰＵが一々ビデオ調における古き換
え前の各ビット毎のデータを読み出して次の書込みｆ−
夕を判断する必要がなく、ＣＰＵは単に所定のビラトラ
マスクする旨のマスクデータと書き換え／Ｃ込ところを
例えば「１」とする容き込みデータとを送るのみでよく
、それだけ′Ｘンき換え速度も早くなシ安易に（史用す
ることができるようになる。
なお上記実施例では第１のレジスタにひき込まれるマス
クデータおよび第２のレジスタに店゛き込まれる書き込
みデータがＣＰＵから送られているが、ＣＰＵ以外の外
部装置例えばＣＲＴコントローラからの書き込み制御も
可能である。
クデータおよび第２のレジスタに店゛き込まれる書き込
みデータがＣＰＵから送られているが、ＣＰＵ以外の外
部装置例えばＣＲＴコントローラからの書き込み制御も
可能である。
本発明によれば、４ビツト構成などのビデオＲＡＭ ｌ
用いても、該ビデオＩＷ／Ｉに対するデータ書き換えを
行うに際し、これをビット単位で行ない、残りをマスク
することかできるので、この椋のマスク全行うにあたシ
、ビデオ８品（の個数を少くすることができ、装置全体
を小型化することができるＯ
用いても、該ビデオＩＷ／Ｉに対するデータ書き換えを
行うに際し、これをビット単位で行ない、残りをマスク
することかできるので、この椋のマスク全行うにあたシ
、ビデオ８品（の個数を少くすることができ、装置全体
を小型化することができるＯ
貨Ｓ１図は、本発明の１実Ｉ山レリとしてのディスプレ
イ制御製置の全体構成を示すブロック図、２番１２図は
、第１ＶＪ装置のマスク回路の一具体列を示すブロック
図、 第３図は、第２図装置におけるセレクタの一具体「りを
示す回路図、 ２Ｂ４図は、従来のディスプレイ制御装置の全体借銭を
示すブロック図である。 （符号の説明） ■・・・ＣＰＵ、２１．２２．２３・・・ビデオＲＡＭ
内、３１．３２，３３・・・並列−直列変換回路、４・
・・ディスプレイ（ＣＲＴ）、５・・・マルチプレクサ
、６・・・マスク回路、６１・・・広１のレジスタ（マ
スクレジスタ）、６２・・・第２のレジスタ（データレ
ジスタ）、６３・・・２？Ｊ３のレジスタ（ビデオＲＡ
＋Ｍデータレジスタ）、６４・・・セレクタ。 第１図 ぢ 第３図
イ制御製置の全体構成を示すブロック図、２番１２図は
、第１ＶＪ装置のマスク回路の一具体列を示すブロック
図、 第３図は、第２図装置におけるセレクタの一具体「りを
示す回路図、 ２Ｂ４図は、従来のディスプレイ制御装置の全体借銭を
示すブロック図である。 （符号の説明） ■・・・ＣＰＵ、２１．２２．２３・・・ビデオＲＡＭ
内、３１．３２，３３・・・並列−直列変換回路、４・
・・ディスプレイ（ＣＲＴ）、５・・・マルチプレクサ
、６・・・マスク回路、６１・・・広１のレジスタ（マ
スクレジスタ）、６２・・・第２のレジスタ（データレ
ジスタ）、６３・・・２？Ｊ３のレジスタ（ビデオＲＡ
＋Ｍデータレジスタ）、６４・・・セレクタ。 第１図 ぢ 第３図
Claims (1)
- １、マスクデータが書き込まれる第１のレジスタ、書き
込みデータが書き込まれる第２のレジスタ、および該書
き込みデータによる書き換えが行われようとしているビ
デオＲＡＭ内の所定のアドレスにおける書き換え前のデ
ータが書き込まれる第３のレジスタをそなえ、該第１の
レジスタに書き込まれたマスクデータに応じて、該ビデ
オＲＡＭ内の所定のアドレスに対しその各ビット毎に、
該第２のレジスタに書き込まれたデータと該第３のレジ
スタに書き込まれたデータとが選択されて書き込まれる
ことを特徴とするディスプレイ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175069A JPS6153687A (ja) | 1984-08-24 | 1984-08-24 | デイスプレイ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175069A JPS6153687A (ja) | 1984-08-24 | 1984-08-24 | デイスプレイ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153687A true JPS6153687A (ja) | 1986-03-17 |
Family
ID=15989683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175069A Pending JPS6153687A (ja) | 1984-08-24 | 1984-08-24 | デイスプレイ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6153687A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
| JPS58209784A (ja) * | 1982-05-31 | 1983-12-06 | 株式会社東芝 | メモリシステム |
-
1984
- 1984-08-24 JP JP59175069A patent/JPS6153687A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51844A (ja) * | 1974-06-20 | 1976-01-07 | Tokyo Broadcasting Syst | |
| JPS58209784A (ja) * | 1982-05-31 | 1983-12-06 | 株式会社東芝 | メモリシステム |
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