JP2014026716A - 半導体メモリおよびシステム - Google Patents

Abstract

【課題】 書き込み動作時に相補の記憶ノードがショートされるメモリセルの動作マージンが低下することを防止する。
【解決手段】 半導体メモリは、相補の記憶ノードを有するラッチ回路と、第１リセット信号の活性化中にオンし相補の記憶ノードを互いに接続する第１ショートトランジスタと、第１トランスファトランジスタ対とを有するメモリセルと、第１トランスファトランジスタ対を介して相補の記憶ノードにそれぞれ接続された第１ビット線対と、第１リセット信号の非活性化中にオンする第１スイッチ回路と、第１スイッチ回路を介して第１ビット線対に接続され、第１リセット信号の活性化中に増幅動作する第１センスアンプと、書き込み動作において、第１トランスファトランジスタ対のオン期間に活性化期間が含まれる第１リセット信号を生成するコア制御回路とを有する。
【選択図】 図８

Description

本発明は、スタティックメモリセルを有する半導体メモリおよびシステムに関する。

読み出し動作および書き込み動作を１つのメモリセルに対して同時に実行できる半導体メモリとして、マルチポートメモリが知られている。また、マルチポートメモリの書き込み特性を向上するために、メモリセル内の相補の記憶ノードを書き込み動作時にショートする手法が提案されている（例えば、特許文献１参照）。

米国特許公報７，１１３，４４５Ｂ１

メモリセルアレイは、周辺の回路に比べ、素子および配線が高い密度でレイアウトされる。このため、メモリセル内のトランジスタの電気的特性はばらつきやすい。したがって、相補の記憶ノードをショートするトランジスタがメモリセル内に配置されるときに、メモリセルの電気的特性が悪化することや、動作マージンが低下することを防止する必要がある。また、書き込み動作において、データがワード線に接続されたメモリセルの一部のみに書き込まれるとき、データが書き込まれないメモリセルに保持されているデータは、相補の記憶ノードのショートにより失われてしまう。

本発明の目的は、書き込み動作時に相補の記憶ノードがショートされるメモリセルを有する半導体メモリにおいて、動作マージンが低下することを防止することである。特に、メモリセルにデータを確実に書き込み、メモリセルに保持されたデータを確実に保持することである。

本発明の一形態における半導体メモリは、相補の記憶ノードを有するラッチ回路と、第１リセット信号の活性化中にオンし相補の記憶ノードを互いに接続する第１ショートトランジスタと、第１トランスファトランジスタ対とを有するメモリセルと、第１トランスファトランジスタ対を介して相補の記憶ノードにそれぞれ接続された第１ビット線対と、第１リセット信号の非活性化中にオンする第１スイッチ回路と、第１スイッチ回路を介して第１ビット線対に接続され、第１リセット信号の活性化中に増幅動作する第１センスアンプと、書き込み動作において、第１トランスファトランジスタ対のオン期間に活性化期間が含まれる第１リセット信号を生成するコア制御回路とを有する。

第１リセット信号の活性化中に第１センスアンプにデータを保持し、第１リセット信号の非活性化に応答して第１センスアンプからメモリセルにデータをリライトできる。これにより、ショートトランジスタにより相補の記憶ノードが互いにショートされる場合にも、半導体メモリの動作マージンの低下を防止でき、メモリセルにデータを確実に書き込むことができる。また、データが書き込まれないメモリセルのショートトランジスタが第１リセット信号によりオンする場合にも、メモリセルに保持されているデータを確実に保持できる。

一実施形態における半導体メモリの例を示している。 図１に示したメモリセルの例を示している。 図２に示したメモリセルのレイアウトの例を示している。 図３に示したメモリセルの配線レイアウトの例を示している。 メモリセルのレイアウトの別の例を示している。 図１に示したメモリコアの要部の例を示している。 図１に示したメモリコアの要部の例を示している。 図１に示したメモリコアの概要を示している。 図１に示した半導体メモリのアクセス動作の例を示している。 別の実施形態におけるメモリセルの例を示している。 図１０に示したメモリセルの配線レイアウトの例を示している。 別の実施形態におけるメモリセルの例を示している。 図１２に示したメモリセルの配線レイアウトの例を示している。 図１２に示したメモリセルの動作の例を示している。 図１２に示したメモリセルを有する半導体メモリのアクセス動作の例を示している。 別の実施形態におけるメモリセルの例を示している。 図１６に示したメモリセルのレイアウトの例を示している。 図１７に示したメモリセルの配線レイアウトの例を示している。 図１８に示したメモリセルを有する半導体メモリのアクセス動作の例を示している。 別の実施形態におけるメモリセルの例を示している。 図２０に示したメモリセルのレイアウトの例を示している。 別の実施形態におけるメモリセルの例を示している。 図２２に示したメモリセルのレイアウトの例を示している。 図２２に示したメモリセルを有する半導体メモリのアクセス動作の例を示している。 上述した実施形態の半導体メモリが搭載されるシステムの例を示している。

以下、図面を用いて実施形態を説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路を有する。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体メモリチップ上のパッド、あるいは半導体メモリチップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。

図１は、一実施形態における半導体メモリＭＥＭの例を示している。例えば、半導体メモリＭＥＭは、マルチポートタイプのスタティックＲＡＭである。図１に示した半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

半導体メモリＭＥＭは、例えば、シリコン基板上にＣＭＯＳプロセスを使用して形成される。半導体メモリＭＥＭは、アドレスバッファ１０Ａ、１０Ｂ、コマンドデコーダ１２Ａ、１２Ｂ、コア制御部１４Ａ、１４Ｂ、データ入出力バッファ１６Ａ、１６Ｂおよびメモリコア１８を有している。符号の末尾に付けた”Ａ”、”Ｂ”は、ポートＡＰおよびポートＢＰに対応する。半導体メモリＭＥＭをアクセスするシステムは、２つのポートＡＰ、ＢＰを介して、半導体メモリＭＥＭの読み出し動作および書き込み動作をそれぞれ独立に実行できる。

アドレスバッファ１０Ａは、アドレス端子ＡＤＡで受けるアドレス信号をロウアドレス信号ＲＡＡおよびカラムアドレス信号ＣＡＡとして出力する。ロウアドレス信号ＲＡＡにより、ワード線ＷＬＡの１つが選択される。カラムアドレス信号ＣＡＡにより、データ端子ＤＱＡ毎にビット線対ＢＬＡ、ＢＬＡＸの１つが選択され、メモリセルＭＣがアクセスされる。アドレスバッファ１０Ｂは、アドレス端子ＡＤＢで受けるアドレス信号をロウアドレス信号ＲＡＢおよびカラムアドレス信号ＣＡＢとして出力する。ロウアドレス信号ＲＡＢにより、ワード線ＷＬＢの１つが選択される。カラムアドレス信号ＣＡＢにより、データ端子ＤＱＢ毎にビット線対ＢＬＢ、ＢＬＢＸの１つが選択され、メモリセルＭＣがアクセスされる。

コマンドデコーダ１２Ａは、メモリコア１８を動作するためのコマンド信号ＣＭＤＡをデコードし、読み出し信号ＲＤＡまたは書き込み信号ＷＲＡとして出力する。コマンドデコーダ１２Ｂは、メモリコア１８を動作するためのコマンド信号ＣＭＤＢをデコードし、読み出し信号ＲＤＢまたは書き込み信号ＷＲＢとして出力する。例えば、コマンド信号ＣＭＤＡ（またはＣＭＤＢ）は、チップセレクト信号、アウトプットイネーブル信号およびライトイネーブル信号である。

コア制御回路１４Ａは、コマンドデコーダ１２Ａからの読み出し信号ＲＤＡまたは書き込み信号ＷＲＡに応じて、メモリコア１８を動作するための制御信号（タイミング信号）を出力する。制御信号は、リセット信号ＲＳＴＡを含む。コア制御回路１４Ｂは、コマンドデコーダ１２Ｂからの読み出し信号ＲＤＢまたは書き込み信号ＷＲＢに応じて、メモリコア１８を動作するための制御信号（タイミング信号）を出力する。制御信号は、リセット信号ＲＳＴＢを含む。リセット信号ＲＳＴＡ、ＲＳＴＢは、ＯＲ回路を介してリセット信号ＲＳＴとしてメモリコア１８に供給される。なお、ＯＲ回路は、コア制御回路１４Ａ、１４Ｂの一方に形成されてもよく、メモリコア１８内に形成されてもよい。

データ入出力バッファ１６Ａは、リードアンプＲＡ（Ａ）およびデータバスＤＢＡを介してメモリセルアレイＡＲＹから出力される読み出しデータをデータ端子ＤＱＡに出力する。データ入出力バッファ１６Ａは、データ端子ＤＱＡに供給される書き込みデータを、データバスＤＢＡおよびライトアンプＷＡ（Ａ）を介してメモリセルアレイＡＲＹに出力する。データ入出力バッファ１６Ｂは、リードアンプＲＡ（Ｂ）およびデータバスＤＢＢを介してメモリセルアレイＡＲＹから出力される読み出しデータをデータ端子ＤＱＢに出力する。データ入出力バッファ１６Ｂは、データ端子ＤＱＢに供給される書き込みデータを、データバスＤＢＢおよびライトアンプＷＡ（Ｂ）を介してメモリセルアレイＡＲＹに出力する。

メモリコア１８は、ロウデコーダＲＤＥＣ（Ａ）／（Ｂ）、プリチャージ回路ＰＲＥ（Ａ）／（Ｂ）、センスアンプＳＡ（Ａ）／（Ｂ）、カラムスイッチＣＳＷ（Ａ）／（Ｂ）、カラムデコーダＣＤＥＣ（Ａ）／（Ｂ）、リードアンプＲＡ（Ａ）／（Ｂ）、ライトアンプＷＡ（Ａ）／（Ｂ）およびメモリセルアレイＡＲＹを有している。符号の括弧内の”Ａ”、”Ｂ”は、ポートＡＰ、ＢＰに対応している。ポートＡＰ、ＢＰに対応する回路は、互いに同じため、以下では、ポートＡＰに対応する要素について説明する。メモリコア１８の詳細は、図６から図８に示す。

ロウデコーダＲＤＥＣは、ワード線ＷＬＡの１つを選択するためにロウアドレス信号ＲＡＡをデコードする。プリチャージ回路ＰＲＥは、コマンド信号ＣＭＤＡが供給されないスタンバイ期間に、全てのビット線ＢＬＡ、ＢＬＡＸを高レベルに設定する。センスアンプＳＡは、読み出し動作および書き込み動作が実行されるときに、ビット線ＢＬＡ、ＢＬＡＸの電圧差を増幅する。

カラムデコーダＣＤＥＣは、カラムアドレス信号ＣＡＡをデコードし、カラム選択信号を生成する。カラムスイッチＣＳＷは、カラム選択信号により選択されるビット線対ＢＬＡ、ＢＬＡＸをリードアンプＲＡまたはライトアンプＷＡに接続する。リードアンプＲＡは、読み出し動作時に、カラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅し、読み出しデータ信号として出力する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢＡを介して供給される書き込みデータを、相補の書き込みデータ信号として、ビット線対ＢＬＡ、ＢＬＡＸに出力する。

メモリセルアレイＡＲＹは、マトリックス状に配置された複数のスタティックメモリセルＭＣを有している。図の横方向に並ぶメモリセルＭＣは、共通のワード線ＷＬＡ、ＷＬＢに接続されている。図の縦方向に並ぶメモリセルＭＣは、共通のビット線対ＢＬＡ、ＢＬＡＸおよびビット線対ＢＬＢ、ＢＬＢＸに接続されている。すなわち、メモリセルＭＣは、２つポートの少なくともいずれかを用いて読み書きできる。メモリセルＭＣの詳細は、図２から図４に示す。

図２は、図１に示したメモリセルＭＣの例を示している。メモリセルＭＣは、入力と出力が互いに接続された一対のＣＭＯＳインバータＩＶＴ１、ＩＶＴ２、トランスファトランジスタＮ１Ａ、Ｎ２Ａ、Ｎ１Ｂ、Ｎ２ＢおよびショートトランジスタＮＧ１、ＮＧ２を有している。インバータＩＶＴ１は、負荷トランジスタＰＬ１およびドライバトランジスタＮＤ１を有している。インバータＩＶＴ２は、負荷トランジスタＰＬ２およびドライバトランジスタＮＤ２を有している。インバータＩＶＴ１の出力は、ノードＣＺを介してインバータＩＶＴ２の入力に接続されている。インバータＩＶＴ２の出力は、ノードＣＸを介してインバータＩＶＴ１の入力に接続されている。

ノードＣＺは、メモリセルＭＣの正論理の記憶ノードである。ノードＣＸは、メモリセルＭＣの負論理の記憶ノードである。すなわち、メモリセルＭＣに論理１が記憶されているとき、ノードＣＺは論理１を保持し、ノードＣＸは論理０を保持する。符号の先頭に”Ｐ”が付いたトランジスタは、ｐＭＯＳトランジスタを示す。符号の先頭に”Ｎ”が付いたトランジスタは、ｎＭＯＳトランジスタを示す。ノードＣＺ、ＣＸは、ゲートでリセット信号ＲＳＴを受けるショートトランジスタＮＧ１、ＮＧ２を介して互いに接続されている。

トランスファトランジスタＮ１Ａは、ワード線ＷＬＡが高レベルのときにノードＣＺをビット線ＢＬＡに接続する。トランスファトランジスタＮ２Ａは、ワード線ＷＬＡが高レベルのときにノードＣＸをビット線ＢＬＡＸに接続する。トランスファトランジスタＮ１Ｂは、ワード線ＷＬＢが高レベルのときにノードＣＺをビット線ＢＬＢに接続する。トランスファトランジスタＮ２Ｂは、ワード線ＷＬＢが高レベルのときにノードＣＸをビット線ＢＬＢＸに接続する。

図３は、図２に示したメモリセルＭＣのレイアウトの例を示している。一点鎖線で囲まれた領域は、ｎＭＯＳトランジスタが形成されるｐ形ウエル領域ＰＷまたはｐＭＯＳトランジスタが形成されるｎ形ウエル領域ＮＷである。破線で囲まれた領域は、トランジスタが形成されるアクティブ領域を示し、破線の外側の領域は、素子分離領域ＳＴＩ（Shallow Trench Isolation）を示している。網掛けの領域は、ポリシリコン配線Ｐｏｌｙを示している。

破線で囲まれた領域とポリシリコン配線ＰＯＬＹの重複部分は、トランジスタのゲート（チャネル領域）を示している。破線で囲まれた領域のうちポリシリコン配線ＰＯＬＹと重複しない部分は、拡散領域（トランジスタのソースまたはドレイン）を示している。実線で囲まれた領域は、第１金属配線Ｍ１を示している。Ｘ印の付いた四角印は、第１金属配線Ｍ１を拡散領域に接続するコンタクトＣ１、または第１金属配線Ｍ１をポリシリコン配線ＰＯＬＹに接続するコンタクトＣ１を示している。Ｘ印の付いた太い四角印は、第１金属配線Ｍ１を上層の第２金属配線Ｍ２（図４）または第３金属配線Ｍ３（図４）に接続するためのコンタクトＣ２を示している。

この実施形態では、トランスファトランジスタＮ１Ａ、Ｎ２Ａを形成する拡散層領域（破線）は、互いに対称的な形状にレイアウトされている。換言すれば、トランスファトランジスタＮ１Ａを形成する素子分離領域ＳＴＩの境界線（破線）は、ショートトランジスタＮＧ１を介してドライバトランジスタＮＤ２の形成領域までつながっている。トランスファトランジスタＮ２Ａを形成する素子分離領域ＳＴＩの境界線（破線）は、ドライバトランジスタＮＤ２の形成領域までつながっている。これは、トランスファトランジスタＮ１Ａのソース（ノードＣＺ）を、ショートトランジスタＮＧ１のドレイン（ノードＣＺ）と共有することで実現される。ショートトランジスタＮＧ１のソース（ノードＣＸ）は、ドライバトランジスタＮＤ２のドレイン（ノードＣＸ）と共有されている。

このようなレイアウトにより、トランスファトランジスタＮ１Ａ、Ｎ２Ａのチャネル長を互いに等しくでき、ソース、ドレイン間電流の特性を互いに等しくできる。この結果、ポートＡＰに供給されるデータの書き込みマージンの低下を防止できる。上述したように、トランスファトランジスタＮ１Ａ、Ｎ２Ａの特性を等しくするためのレイアウトは、ショートトランジスタＮＧ１をトランスファトランジスタＮ１ＡとドライバトランジスタＮＤ２の間に配置することで実現される。

同様に、トランスファトランジスタＮ１Ｂ、Ｎ２Ｂを形成する拡散層領域（破線）も互いに対称的な形状にレイアウトされている。すなわち、トランスファトランジスタＮ２Ｂのソース（ノードＣＸ）は、ショートトランジスタＮＧ２のドレイン（ノードＣＸ）と共有されている。ショートトランジスタＮＧ２のソース（ノードＣＺ）は、ドライバトランジスタＮＤ１のドレイン（ノードＣＺ）と共有されている。トランスファトランジスタＮ１Ｂを形成する素子分離領域ＳＴＩの境界線（破線）は、ドライバトランジスタＮＤ１の形成領域までつながっている。これにより、トランスファトランジスタＮ１Ｂ、Ｎ２Ｂのチャネル長を互いに等しくでき、ソース、ドレイン間電流の特性を互いに等しくできる。この結果、ポートＢＰに供給されるデータの書き込みマージンの低下を防止できる。

図４は、図３に示したメモリセルＭＣの配線レイアウトの例を示している。図の縦方向に延在する太い配線は、第２金属配線Ｍ２を示している。図の横方向に延在する太い配線は、第３金属配線Ｍ３を示している。金属配線Ｍ１、Ｍ２、Ｍ３の配線層は、この順で半導体基板上に積層される。ビット線ＢＬＡ、ＢＬＡＸ、ＢＬＢ、ＢＬＢＸおよび電源線ＶＤＤ、ＶＳＳは、図の縦方向に配線されている。ワード線ＷＬＡ、ＷＬＢおよびリセット信号線ＲＳＴは、図の横方向に配線されている。

図５は、メモリセルＭＣのレイアウトの別の例を示している。このメモリセルＭＣは、ショートトランジスタＮＧ１、ＮＧ２を有していない。このため、トランスファトランジスタＮ１Ａを形成する拡散層領域（破線）は、トランスファトランジスタＮ２ＡおよびドライバトランジスタＮＤ２を形成する拡散層領域（破線）とは別に独立して配置されている。

トランスファトランジスタＮ１Ａ、Ｎ２Ａを形成する拡散層領域（破線）は対称的な形状ではない。非対称性により、トランスファトランジスタＮ１Ａのチャネル長は、トランスファトランジスタＮ２Ａのチャネル長に比べて大きくなりやすい。これにより、トランスファトランジスタＮ１Ａのソース、ドレイン間電流は少なくなり、ビット線ＢＬＡの高レベルをノードＣＺに伝達し難くなる。すなわち、ポートＡＰに供給される論理０の書き込みマージンは低下する。

トランスファトランジスタＮ１Ｂ、Ｎ２Ｂにおいても、拡散層領域（破線）は対称的な形状ではない。非対称性により、トランスファトランジスタＮ２Ｂのチャネル長は、トランスファトランジスタＮ１Ｂのチャネル長に比べて大きくなりやすい。これにより、トランスファトランジスタＮ２Ｂのソース、ドレイン間電流は少なくなり、ビット線ＢＬＢＸの高レベルをノードＣＸに伝達し難くなる。すなわち、ポートＢＰに供給される論理１の書き込みマージンは低下する。一般に、半導体メモリＭＥＭでは、ワーストのメモリセルの書き込みマージンがその半導体メモリＭＥＭの書き込みマージンになる。メモリセルＭＣの１つでも書き込みマージンを満たさなければ、その半導体メモリＭＥＭは不良品として扱われる。したがって、トランスファトランジスタＮ１Ａ、Ｎ２Ａ（あるいはＮ１Ｂ、Ｎ２Ｂ）の非対称性により、半導体メモリＭＥＭの歩留は低下してしまう。

図６は、図１に示したメモリコア１８の要部の例を示している。図６は、１つのビット線対ＢＬＡ、ＢＬＡＸに対応するカラムスイッチＷＣＳＷ、ＲＣＳＷ、プリチャージ回路ＰＲＥおよびセンスアンプＳＡを示している。すなわち、１つのデータ端子ＤＱＡに対応する回路を示している。ビット線対ＢＬＢ、ＢＬＢＸに対応する回路も図６と同様である。図１に示したカラムスイッチＣＳＷ（Ａ）は、書き込み用のカラムスイッチＷＣＳＷと読み出し用のカラムスイッチＲＣＳＷを有している。図１に示したプリチャージ回路ＰＲＥは、プリチャージ回路ＰＲＥ１と図７に示すプリチャージ回路ＰＲＥ２を有している。

カラムスイッチＷＣＳＷは、４つのスイッチＳＷ１−４を有している。例えば、スイッチＳＷ１−ＳＷ４は、ＣＭＯＳ伝達ゲートである。スイッチＳＷ１、ＳＷ３は、書き込み信号ＷＥＸが低レベルに活性化され、カラム選択信号ＣＯＬが高レベルに活性化されたときにオンする。書き込み信号ＷＥＸは、書き込みコマンドが半導体メモリＭＥＭに供給されたときに、コア制御部１４Ａから出力される。カラム選択信号ＣＯＬは、コア制御部１４Ａから出力されるカラムタイミング信号に同期して、カラムデコーダＣＤＥＣ（Ａ）から選択的に出力される。

スイッチＳＷ１のオンにより、書き込みデータ線ＷＤはビット線ＢＬＡに接続される。スイッチＳＷ３のオンにより、書き込みデータ線ＷＤＸはビット線ＢＬＡＸに接続される。スイッチＳＷ２、ＳＷ４は、リセット信号ＲＳＴの低レベル中にオンする。書き込みデータ線ＷＤ、ＷＤＸは、ライトアンプＷＡ（Ａ）を介してデータバスＤＢＡに接続されている。スイッチＳＷ２のオンにより、ビット線ＢＬＡはデータ線ＤＢＬに接続される。スイッチＳＷ４のオンにより、ビット線ＢＬＡＸはデータ線ＤＢＬＸに接続される。

プリチャージ回路ＰＲＥ１は、データ線ＤＢＬを電源線ＶＤＤに接続するｐＭＯＳトランジスタ、データ線ＤＢＬＸを電源線ＶＤＤに接続するｐＭＯＳトランジスタおよびデータ線ＤＢＬ、ＤＢＬＸを互いに接続するｐＭＯＳトランジスタを有している。プリチャージ回路ＰＲＥ１は、低レベルのイコライズ信号ＥＱＤを受けている間、相補のデータ線ＤＢＬ、ＤＢＬＸを電源電圧ＶＤＤにプリチャージする。低レベルのイコライズ信号ＥＱＤは、コマンド信号ＣＭＤＡが供給されないスタンバイ期間にコア制御部１４Ａから出力される。

センスアンプＳＡは、入力と出力が互いに接続された一対のＣＭＯＳインバータと、ゲートでリセット信号ＲＳＴと同じ論理の信号を受けるｎＭＯＳトランジスタとを有している。センスアンプＳＡは、リセット信号ＲＳＴが高レベルの間に動作し、データ線ＤＢＬ、ＤＢＬＸの電圧差を増幅する。

カラムスイッチＲＣＳＷは、スイッチＳＷ５、ＳＷ６を有している。例えば、スイッチＳＷ５、ＳＷ６は、ＣＭＯＳ伝達ゲートである。スイッチＳＷ５は、カラム選択信号ＣＯＬが高レベルに活性化されたときにオンし、データ線ＤＢＬをデータバスＤＢに接続する。スイッチＳＷ６は、カラム選択信号ＣＯＬが高レベルに活性化されたときにオンし、データ線ＤＢＬＸをデータバスＤＢＸに接続する。

図７は、図１に示したメモリコア１８の要部の例を示している。図７は、１つのデータ端子ＤＱＡに対応するプリチャージ回路ＰＲＥおよびリードアンプＲＡを示している。データ端子ＤＱＢに対応する回路も図７と同様である。プリチャージ回路ＰＲＥ２は、図６に示したプリチャージ回路ＰＲＥと同じ回路である。プリチャージ回路ＰＲＥ２は、低レベルのイコライズ信号ＥＱＤを受けている間、相補のデータバスＤＢ、ＤＢＸを電源電圧ＶＤＤにプリチャージする。

リードアンプＲＡは、ドライバ回路ＤＲＶ１、ＤＲＶ２および出力回路ＯＵＴを有している。ドライバ回路ＤＲＶ１は、リードイネーブル信号ＲＤＥが高レベルに活性化されているときに、データバスＤＢ上の信号の論理レベルを反転して出力回路ＯＵＴに伝達する。ドライバ回路ＤＲＶ２は、リードイネーブル信号ＲＤＥが高レベルに活性化されているときに、データバスＤＢＸ上の信号の論理レベルを出力回路ＯＵＴに伝達する。リードイネーブル信号ＲＤＥは、読み出しコマンドが半導体メモリＭＥＭに供給されたときに、コア制御部１４Ａから出力される。

出力回路ＯＵＴは、ドライバ回路ＤＲＶ１から高レベルを受けたときにオンするｎＭＯＳトランジスタＮ１と、ドライバ回路ＤＲＶ２から低レベルを受けたときにオンするｐＭＯＳトランジスタＰ１とを有している。出力回路ＯＵＴは、データバスＤＢ、ＤＢＸ上の信号の論理レベルが高レベル、低レベルのときに出力端子ＳＯに高レベルを出力し、データバスＤＢ、ＤＢＸ上の信号の論理レベルが低レベル、高レベルのときに出力端子ＳＯに低レベルを出力する。

図８は、図１に示したメモリコア１８の概要を示している。図８は、ポートＡＰに関係する回路および信号線を示し、ポートＢＰに関係する回路および信号線は省略している。なお、半導体メモリＭＥＭがポートＡＰのみを有するシングルポートメモリのときも、メモリコア１８の概要は、図８と同じである。この例では、メモリセルアレイＡＲＹは、４つのメモリセルＭＣ１、ＭＣ２、ＭＣ３、ＭＣ４を有している。メモリセルＭＣ１−４内に括弧で示した値は、図９に示すアクセス動作において、メモリセルＭＣ１−４に保持されるデータの変化を示している。具体的には、図９では、データＤ１を保持するメモリセルＭＣ１にデータＤ５が書き込まれ、データＤ４を保持するメモリセルＭＣ４にデータＤ６が書き込まれる。

ワード線ＷＬＡ１はメモリセルＭＣ１、ＭＣ２に接続され、ワード線ＷＬＡ２は、メモリセルＭＣ３、ＭＣ４に接続されている。相補のビット線対ＢＬＡ１、ＢＬＡ１Ｘは、メモリセルＭＣ１、ＭＣ３およびカラムスイッチＷＣＳＷ１に接続されている。相補のビット線対ＢＬＡ２、ＢＬＡ２Ｘは、メモリセルＭＣ２、ＭＣ４およびカラムスイッチＷＣＳＷ２に接続されている。

カラムスイッチＷＣＳＷ１は、書き込み信号ＷＥＸおよびカラム選択信号ＣＯＬ１を受けている。カラムスイッチＷＣＳＷ２は、書き込み信号ＷＥＸおよびカラム選択信号ＣＯＬ２を受けている。カラム選択信号ＣＯＬ１は、ビット線対ＢＬＡ１、ＢＬＡ１Ｘが選択されるときに高レベルに設定される。カラム選択信号ＣＯＬ２は、ビット線対ＢＬＡ２、ＢＬＡ２Ｘが選択されるときに高レベルに設定される。

カラムスイッチＷＣＳＷ１−２は、共通の書き込みデータ線ＷＤ、ＷＤＸに接続され共通のリセット信号ＲＳＴを受けている。データ線ＤＢＬ１、ＤＢＬ１Ｘは、カラムスイッチＷＣＳＷ１、ＲＣＳＷ１およびセンスアンプＳＡ１に接続されている。データ線ＤＢＬ２、ＤＢＬ２Ｘは、カラムスイッチＷＣＳＷ２、ＲＣＳＷ２およびセンスアンプＳＡ２に接続されている。カラムスイッチＲＣＳＷ１は、カラム選択信号ＣＯＬ１を受けている。カラムスイッチＲＣＳＷ２は、カラム選択信号ＣＯＬ２を受けている。センスアンプＳＡ１−２は、共通のリセット信号ＲＳＴを受けている。

図９は、図１に示した半導体メモリＭＥＭのアクセス動作の例を示している。この例では、図８に示したメモリセルＭＣ１、ＭＣ４にデータＤ５、Ｄ６が順次に書き込まれた後、メモリセルＭＣ２、ＭＣ３からデータが順次に読み出される。メモリセルＭＣ１−ＭＣ４は、アクセス動作前にデータＤ１−Ｄ４をそれぞれ保持している。図９では、ポートＡＰに対応する信号の波形のみを示し、ポートＢＰに対応する信号の波形は省略する。また、ワード線信号ＷＬＡ、カラム選択信号ＣＯＬおよびリセット信号ＲＳＴの各々は、複数の信号を１つの波形にまとめて示している。なお、半導体メモリＭＥＭがポートＡＰのみを有するシングルポートメモリのときも、半導体メモリＭＥＭのアクセス動作は、図９と同じである。

まず、半導体メモリＭＥＭは、書き込みコマンドＷＲともに、ワード線ＷＬＡ１およびカラム選択線ＣＯＬ１を選択するためのアドレス信号ＡＤＡと、書き込みデータＤ５とを受ける（図９（ａ、ｂ））。ロウデコーダＲＤＥＣ（Ａ）は、ワード線ＷＬＡ１を活性化し、カラムデコーダＣＤＥＣ（Ａ）は、ビット線対ＢＬＡ１、ＢＬＡ１Ｘを選択するためにカラム選択信号ＣＯＬ１を活性化する（図９（ｃ））。コア制御部１４Ａは、書き込み信号ＷＥＸ、イコライズ信号ＥＱＤおよびリセット信号ＲＳＴＡを出力する（図９（ｄ））。ロウデコーダＲＤＥＣ（Ａ）は、ロウアドレス信号ＲＡＡに基づいて、ＯＲ回路からのリセット信号ＲＳＴに同期して、ワード線ＷＬＡ１に対応するリセット信号ＲＳＴ１を生成する（図９（ｅ））。リセット信号ＲＳＴ、ＲＳＴ１の活性化期間は、ワード線ＷＬＡの活性化期間（すなわち、トランスファトランジスタＮ１Ａ、Ｎ２Ａのオン期間）に含まれる。

図８に示したコラムスイッチＷＣＳＷ１は、書き込み信号ＷＥＸおよびカラム選択信号ＣＯＬ１に同期して、相補の書き込みデータ線ＷＤ、ＷＤＸ上の書き込みデータＤ５をビット線対ＢＬＡ１、ＢＬＡ１Ｘに転送する（図９（ｆ））。ワード線ＷＬＡ１の活性化により、メモリセルＭＣ１のトランスファトランジスタＮ１Ａ、Ｎ２Ａがオンし、記憶ノードＣＺ１はビット線ＢＬＡ１に接続され、記憶ノードＣＸ１はビット線ＢＬＡ１Ｘに接続される。これにより、記憶ノードＣＺ１、ＣＸ１に保持されているデータＤ１は、データＤ５に書き換えられる（図９（ｇ））。

また、ワード線ＷＬＡ１の活性化により、メモリセルＭＣ２のトランスファトランジスタＮ１Ａ、Ｎ２Ａがオンする。これにより、記憶ノードＣＺ２、ＣＸ２に保持されているデータＤ２は、ビット線ＢＬＡ２、ＢＬＡ２Ｘにそれぞれ転送される（図９（ｈ））。カラムスイッチＷＣＳＷ２のスイッチＳＷ１、ＳＷ３（図６）はオフしているため、記憶ノードＣＺ１、ＣＸ１に保持されているデータＤ２は、保持され続ける（図９（ｉ））。カラムスイッチＷＣＳＷ１−２のスイッチＳＷ２、ＳＷ４（図６）は、リセット信号ＲＳＴ１が低レベルの期間にオンしている。このため、リセット信号ＲＳＴ１が低レベルの期間に、ビット線対ＢＬＡ１、ＢＬＡ１Ｘ上の書き込みデータＤ５は、データ線ＤＢＬ１、ＤＢＬ１Ｘに転送される。リセット信号ＲＳＴ１が低レベルの期間に、ビット線対ＢＬＡ２、ＢＬＡ２Ｘ上のデータＤ２は、データ線対ＤＢＬ２、ＤＢＬ２Ｘに転送される（図９（ｊ））。

リセット信号ＲＳＴ１が高レベルに活性化されると、記憶ノードＣＺ１、ＣＸ１は互いに接続され、メモリセルＭＣ１に書き込まれたデータＤ５は失われる（図９（ｋ））。同様に、記憶ノードＣＺ２、ＣＸ２は互いに接続され、メモリセルＭＣ２に保持されているデータＤ２は失われる。図６に示したスイッチＳＷ２、ＳＷ４は、リセット信号ＲＳＴ１の活性化によりオフする。図８に示したセンスアンプＳＡ１−２は、リセット信号ＲＳＴ１の活性化により活性化され、データ線対ＤＢＬ１、ＤＢＬ１Ｘ上のデータＤ５およびデータ線対ＤＢＬ２、ＤＢＬ２Ｘ上のデータＤ２をそれぞれ差動増幅する。図中の矢印はセンスアンプＳＡのオン期間ＳＡｏｎを示している。これによりメモリセルＭＣ１、ＭＣ２に保持されていたデータＤ５、Ｄ２は、センスアンプＳＡ１、ＳＡ２に一時的に待避される。

ビット線対ＢＬＡ１、ＢＬＡ１Ｘは、カラムスイッチＷＣＳＷ１を介して書き込みデータＤ５を受けている。このため、ビット線対ＢＬＡ１、ＢＬＡ１Ｘの電圧レベルは、記憶ノードＣＺ１、ＣＸ１のショートの影響をほとんど受けない。これに対して、ビット線対ＢＬＡ２、ＢＬＡ２Ｘは、対応するカラムスイッチＷＣＳＷ２のスイッチＳＷ１、ＳＷ３がオフしている。このため、ビット線対ＢＬＡ２、ＢＬＡ２Ｘの電圧レベルは、記憶ノードＣＺ２、ＣＸ２のショートの影響を受けて中間レベルに変化する（図９（ｌ））。

データ線ＤＢＬ２、ＤＢＬ２Ｘは、スイッチＳＷ２、ＳＷ４のオフによりビット線対ＢＬＡ２、ＢＬＡ２Ｘと切り離されている。このため、データ線ＤＢＬ２、ＤＢＬ２Ｘの電圧は、ビット線対ＢＬＡ２、ＢＬＡ２Ｘの電圧レベルの変化の影響を受けない。すなわち、データ線ＤＢＬ２、ＤＢＬ２Ｘは、記憶ノードＣＺ２、ＣＸ２のショートの影響を受けない。センスアンプＳＡは、データ線ＤＢＬ２、ＤＢＬ２Ｘ上の電圧差の増幅を開始する。ワード線ＷＬＡ２およびリセット信号ＲＳＴ２は活性化されないため、メモリセルＭＣ３、ＭＣ４に保持されているデータＤ３、Ｄ４は保持され続ける（図９（ｍ））。

リセット信号ＲＳＴ１が低レベルに非活性化されると、記憶ノードＣＺ１、ＣＸ１のショート状態は解除され、記憶ノードＣＺ２、ＣＸ２のショート状態は解除される（図９（ｎ））。これにより、ビット線対ＢＬＡ１、ＢＬＡ１Ｘ上のデータＤ５は、メモリセルＭＣ１にリライトされる（図９（ｏ））。リセット信号ＲＳＴ１の非活性化により、スイッチＳＷ２、ＳＷ４がオンする。センスアンプＳＡは、リセット信号ＲＳＴ１の非活性化に同期して増幅動作を停止する。ビット線対ＢＬＡ２、ＢＬＡ２Ｘは、センスアンプＳＡで増幅されたデータ線ＤＢＬ２、ＤＢＬ２Ｘ上の電圧レベルを受けて、データＤ２を示すレベルに回復する。そして、ビット線対ＢＬＡ２、ＢＬＡ２Ｘ上のデータＤ２は、メモリセルＭＣ２にリライトされ、書き込み動作が完了する（図９（ｐ））。

このように、センスアンプＳＡは、書き込み動作時にアクセスされないメモリセルＭＣ２にデータＤ２をリライトするリライト回路として機能する。リセット信号ＲＳＴが活性化されているとき、記憶ノードＣＺ２、ＣＸ２は、ショート動作によりイコライズされ、互いに同じ電圧に設定されている。このため、センスアンプＳＡが非活性化され、ビット線対ＢＬＡ２、ＢＬＡ２Ｘに電荷が供給されなくても、データ線対ＤＢＬ２、ＤＢＬ２Ｘの電荷のみでメモリセルＭＣ２にデータＤ２をリライトできる。メモリセルＭＣ１のリライトについても同様に、データ線対ＤＢＬ１、ＤＢＬ１Ｘの電荷のみでメモリセルＭＣ１にデータＤ５をリライトできる。

次に、半導体メモリＭＥＭは、２番目の書き込みコマンドＷＲともに、ワード線ＷＬＡ２およびカラム選択線ＣＯＬ２を選択するためのアドレス信号ＡＤＡと、書き込みデータＤ６とを受ける（図９（ｑ、ｒ））。これにより、ワード線ＷＬＡ２とカラム選択信号ＣＯＬ２が活性化される（図９（ｓ））。書き込みデータ線対ＷＤ、ＷＤＸ上の書き込みデータＤ６は、ビット線対ＢＬＡ２、ＢＬＡ２Ｘを介して、記憶ノードＣＺ４、ＣＸ４に書き込まれ、さらにデータ線対ＤＢＬ２、ＤＢＬ２Ｘに転送される（図９（ｔ、ｕ））。

この後、リセット信号ＲＳＴ２が活性化され、記憶ノードＣＺ３、ＣＸ３がショートされ、記憶ノードＣＺ４、ＣＸ４がショートされる（図９（ｖ））。リセット信号ＲＳＴ２の活性化に応答して動作するセンスアンプＳＡにより、メモリセルＭＣ３、ＭＣ４に保持されていたデータＤ３、Ｄ６は一時的に待避される。そして、上述と同様に、リセット信号ＲＳＴ２の非活性化に応答して、データ線対ＤＢＬ１、ＤＢＬ１Ｘ上のデータＤ３は、メモリセルＭＣ３にリライトされる（図９（ｗ））。データ線ＤＢＬ２、ＤＢＬ２Ｘ上のデータＤ６は、メモリセルＭＣ４にリライトされる（図９（ｘ））。

次に、半導体メモリＭＥＭは、読み出しコマンドＲＤともに、ワード線ＷＬＡ１およびカラム選択線ＣＯＬ２を選択するためのアドレス信号ＡＤＡを受ける（図９（ｙ））。読み出し動作では、全てのセンスアンプＳＡは、上述したリライト回路として機能する。すなわち、メモリセルＭＣ１、ＭＣ２に保持されていたデータＤ５、Ｄ２は、リセット信号ＲＳＴ１の活性化に応答してセンスアンプＳＡに待避され、リセット信号ＲＳＴ１の非活性化に応答してメモリセルＭＣ１、ＭＣ２にリライトされる（図９（ｚ））。

センスアンプＳＡで増幅された読み出しデータＤ２は、図８に示したコラムスイッチＲＣＳＷ２を介して相補のデータバスＤＢ、ＤＢＸに転送される（図９（ｚ１））。図７に示したリードアンプＲＡは、データバスＤＢ、ＤＢＸ上の読み出しデータＤ２を出力端子ＳＯに出力する（図９（ｚ２））。そして、読み出しデータＤ２が、データ端子ＤＱＡから出力され、読み出し動作が完了する（図９（ｚ３））。なお、コア制御部１４Ａ、１４Ｂは、読み出し動作時にリセット信号ＲＳＴ（ＲＳＴＡ、ＲＳＴＢ）の活性化を禁止してもよい。

次に、半導体メモリＭＥＭは、読み出しコマンドＲＤともに、ワード線ＷＬＡ２およびカラム選択線ＣＯＬ１を選択するためのアドレス信号ＡＤＡを受ける（図９（ｚ４））。そして、メモリセルＭＣ３、ＭＣ４に保持されていたデータＤ３、Ｄ６は、リセット信号ＲＳＴ２の活性化に応答してセンスアンプＳＡに待避され、リセット信号ＲＳＴ２の非活性化に応答してメモリセルＭＣ３、ＭＣ４にリライトされる（図９（ｚ５、Ｚ６））。

以上、この実施形態では、トランスファトランジスタＮ１Ａ（Ｎ２Ｂ）、ショートトランジスタＮＧ１（ＮＧ２）およびドライバトランジスタＮＤ２（ＮＤ１）を共通の拡散層ＣＺ（ＣＸ）を介して連続的に配置することで、トランスファトランジスタＮ１Ａ（Ｎ２Ｂ）の特性がばらつくことを防止できる。これにより、トランスファトランジスタＮ１Ａ（Ｎ２Ｂ）の電流供給能力がメモリセルＭＣ内のレイアウトに依存して変化することを防止できる。したがって、半導体メモリＭＥＭの動作マージンの低下を防止できる。この結果、メモリセルＭＣにデータを確実に書き込みでき、メモリセルＭＣに書き込まれたデータを確実に保持できる。

リセット信号ＲＳＴの活性化中にセンスアンプＳＡにデータを保持し、リセット信号ＲＳＴの非活性化に応答してセンスアンプＳＡからメモリセルＭＣにデータをリライトできる。これにより、ショートトランジスタＮＧ１、ＮＧ２により相補の記憶ノードＣＺ、ＣＸが互いにショートされる場合にも、半導体メモリＭＥＭの動作マージンの低下を防止でき、メモリセルＭＣにデータを確実に書き込みできる。また、データが書き込まれないメモリセルＭＣのショートトランジスタＮＧ１、ＮＧ２がリセット信号ＲＳＴによりオンする場合にも、メモリセルＭＣに保持されているデータを確実に保持できる。さらに、読み出し動作において、データが読み出されるメモリセルＭＣおよびデータが読み出されないメモリセルＭＣに拘わらず、メモリセルＭＣに保持されているデータがリセット期間後に失われることを防止できる。

図１０は、別の実施形態におけるメモリセルＭＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図１に示したメモリセルアレイＡＲＹ内に配置される。半導体メモリＭＥＭは、リセット信号ＲＳＴＡ、ＲＳＴＢをＯＲ回路を介することなくロウデコーダＲＤＥＣ（Ａ）／（Ｂ）に直接供給することを除き、図１と同じである。すなわち、半導体メモリＭＥＭは、マルチポートタイプのスタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

この実施形態では、ショートトランジスタＮＧ１、ＮＧ２は、リセット信号ＲＳＴＡ、ＲＳＴＢをそれぞれ受けて動作する。ここで、リセット信号ＲＳＴＡ、ＲＳＴＢは、図１に示したコア制御部１４Ａ、１４Ｂから出力されるリセット信号ＲＳＴＡ、ＲＳＴＢをロウアドレス信号ＲＡＡ、ＲＡＢに応じて分配した信号である。すなわち、複数のリセット信号ＲＳＴＡがワード線ＷＬＡにそれぞれ対応して配線されている。各リセット信号線ＲＳＴＡは、各ワード線ＷＬＡに接続される複数のメモリセル群ＭＣに共通に接続される。複数のリセット信号ＲＳＴＢがワード線ＷＬＢにそれぞれ対応して配線される。各リセット信号線ＲＳＴＢは、各ワード線ＷＬＢに接続される複数のメモリセル群ＭＣに共通に接続される。メモリセルＭＣのその他の構成は、図２と同じである。

図１１は、図１０に示したメモリセルＭＣの配線レイアウトの例を示している。図４と同じ要素については、詳細な説明は省略する。図４との違いは、ワード線ＷＬＡ、ＷＬＢの間に、２本のリセット信号ＲＳＴＡ、ＲＳＴＢが配線されることである。半導体基板から第２金属配線Ｍ２までのレイアウトは、リセット信号線ＲＳＴＡ、ＲＳＴＢに接続される第１金属配線Ｍ１の大きさ、およびリセット信号線ＲＳＴＡ、ＲＳＴＢに接続されるコンタクトＣ２の位置を除き、図４と同じである。なお、ワード線ＷＬＡ、ＷＬＢ間に、リセット信号線ＲＳＴＡ、ＲＳＴＢを配線する余裕がないとき、リセット信号線ＲＳＴＡ、ＲＳＴＢは、第３金属配線層Ｍ３より上に位置する第４金属配線層を用いて配線されてもよい。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図１２は、別の実施形態におけるメモリセルＭＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図１に示したメモリセルアレイＡＲＹ内に配置される。半導体メモリＭＥＭは、コア制御部１４Ａ、１４Ｂがリセット信号ＲＳＴＡ、ＲＳＴＢを生成せず、ＯＲ回路が形成されないことを除き、図１と同じである。すなわち、半導体メモリＭＥＭは、マルチポートタイプのスタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

この実施形態では、ショートトランジスタＮＧ１、ＮＧ２のゲートは、ワード線ＷＬＡ、ＷＬＢにそれぞれ接続されている。このため、メモリセルＭＣは、リセット信号ＲＳＴを受けない。換言すれば、ワード線ＷＬＡ、ＷＬＢにそれぞれ供給される信号は、リセット信号としても機能する。メモリセルＭＣのその他の構成は、トランジスタサイズを除き図２と同じである。

図１３は、図１２に示したメモリセルＭＣの配線レイアウトの例を示している。図４と同じ要素については、詳細な説明は省略する。この実施形態では、ショートトランジスタＮＧ１のゲートは、コンタクトＣ１、第１金属配線Ｍ１およびコンタクトＣ２を介してワード線ＷＬＡに接続されている。ショートトランジスタＮＧ２のゲートは、コンタクトＣ１、第１金属配線Ｍ１およびコンタクトＣ２を介してワード線ＷＬＢに接続されている。リセット信号線ＲＳＴＡは配線されない。ショートトランジスタＮＧ１、ＮＧ２のチャネル長は、図４に比べて大きく形成されている。これにより、ショートトランジスタＮＧ１、ＮＧ２の閾値電圧は、トランスファトランジスタＮ１Ａ、Ｎ２Ａ、Ｎ１Ｂ、Ｎ２Ｂの閾値電圧より高く製造される。なお、ショートトランジスタＮＧ１、ＮＧ２のチャネル領域に注入されるイオンのドーズ量を調整することで、ショートトランジスタＮＧ１、ＮＧ２の閾値電圧を高くしてもよい。

図１４は、図１２に示したメモリセルＭＣの動作の例を示している。例えば、書き込み動作および読み出し動作において、ワード線ＷＬＡが活性化される。閾値電圧ＶｔｈＮＧの高いショートトランジスタＮＧ１のオン期間ＯＮ１は、閾値電圧ＶｔｈＮの低いトランスファトランジスタＮ１Ａ、Ｎ２Ａのオン期間ＯＮ２に含まれる。図６に示したスイッチＳＷ２、ＳＷ４およびセンスアンプを動作させるリセット信号ＲＳＴの活性化期間は、オン期間ＯＮ１に等しく設定される。

トランスファトランジスタＮ１Ａ、Ｎ２ＡがオンしてからショートトランジスタＮＧ１がオンするまでの時間Ｔ１は、ビット線ＢＬＡ、ＢＬＡＸ上のデータをセンスアンプＳＡに待避するための時間である。特に、時間Ｔ１は、書き込み動作において、データが書き込まれないメモリセルＭＣからビット線ＢＬＡ、ＢＬＡＸ上に読み出されたデータをセンスアンプＳＡに待避するための時間である。あるいは、時間Ｔ１は、読み出し動作において、メモリセルＭＣからビット線ＢＬＡ、ＢＬＡＸ上に読み出されたデータをセンスアンプＳＡに待避するための時間である。トランジスタＮＧ１がオフしてからトランスファトランジスタＮ１Ａ、Ｎ２Ａがオフするまでの時間Ｔ２は、センスアンプＳＡに待避されたデータをビット線ＢＬＡ、ＢＬＡＸを介してメモリセルＭＣにリライトする時間である。

図１５は、図１２に示したメモリセルＭＣを有する半導体メモリＭＥＭのアクセス動作の例を示している。図９と同じ動作については、詳細な説明は省略する。書き込み動作および読み出し動作の順序、アクセスされるメモリセルＭＣ、および読み書きされるデータは、図８および図９と同じである。

この実施形態では、ワード線信号ＷＬＡが、ショートトランジスタＮＧ１、ＮＧ２をオンさせるリセット信号ＲＳＴを兼ねている。このため、ショートトランジスタＮＧ１、ＮＧ２のオン期間は、図９より長い。図６に示したスイッチＳＷ２、ＳＷ４のオン／オフタイミングと、センスアンプＳＡの動作タイミングを決めるリセット信号ＲＳＴの波形は、図１４と同じである（図１５（ａ））。すなわち、センスアンプＳＡのオン期間ＳＡｏｎは、図９より長い（図１５（ｂ））。ショートトランジスタＮＧ１、ＮＧ２のオン期間が長いため、書き込み動作が実行されないビット線対ＢＬＡ２、ＢＬＡ２Ｘが中間レベルに変化している期間も長い（図１５（ｃ））。

ビット線対ＢＬＡ１、ＢＬＡ１Ｘは、カラムスイッチＷＣＳＷ１を介して書き込みデータＤ５を受けている。このため、ビット線対ＢＬＡ１、ＢＬＡ１Ｘの電圧レベルは、中間レベルまでには変化しない（図１５（ｄ））。読み出し動作は、ショートトランジスタＮＧ１、ＮＧ２のオン期間と、センスアンプＳＡのオン期間ＳＡｏｎが長いことを除き、図９と同じである。

以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、ワード線信号ＷＬＡ、ＷＬＢを、ショートトランジスタＮＧ１、ＮＧ２をオンさせる信号として使用することで、図２に示したリセット信号ＲＳＴをメモリセルアレイＡＲＹに配線する必要がなくなる。また、ショートトランジスタＮＧ１、ＮＧ２の閾値電圧ＶｔｈＧＮは、トランスファトランジスタＮ１Ａ、Ｎ２Ａ、Ｎ１Ｂ、Ｎ２Ｂの閾値電圧ＶｔｈＮより高く製造される。これにより、メモリセルＭＣのデータをセンスアンプＳＡに確実に待避でき、データをセンスアンプＳＡからメモリセルＭＣに確実にリライトできる。

図１６は、別の実施形態におけるメモリセルＭＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図１に示したメモリセルアレイＡＲＹ内に配置される。半導体メモリＭＥＭは、メモリセルＭＣが異なること、およびワード線信号ＷＬＡ、ＷＬＢおよびリセット信号ＲＳＴが負論理であることを除き、図１と同じである。すなわち、半導体メモリＭＥＭは、マルチポートタイプのスタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

この実施形態では、トランスファトランジスタＰ１Ａ、Ｐ２Ａ、Ｐ１Ｂ、Ｐ２ＢおよびショートトランジスタＰＧ１、ＰＧ２は、ｐＭＯＳトランジスタである。メモリセルＭＣのその他の構成は、図２と同じである。

図１７は、図１６に示したメモリセルのレイアウトの例を示している。図３と同じ要素については、詳細な説明は省略する。この実施形態では、ｐ形ウエル領域ＰＷとｎ形ウエル領域ＮＷは、図３に対して入れ替えられている。また、負荷トランジスタＰＬ１、ＰＬ２は、メモリセルＭＣの両側のｎ形ウエル領域ＮＷにそれぞれ形成される。ドライバトランジスタＮＤ１、ＮＤ２は、メモリセルＭＣの中央のｐ形ウエル領域ＰＷに形成される。

負荷トランジスタＰＬ１、ＰＬ２、トランスファトランジスタＰ１Ａ、Ｐ２Ａ、Ｐ１Ｂ、Ｐ２Ｂ、ドライバトランジスタＮＤ１、ＮＤ２およびショートトランジスタＰＧ１、ＰＧ２は、図３と同程度の電流特性を得るために、ゲート幅またはチャネル長を変更している。このため、ｐ形ウエル領域ＰＷとｎ形ウエル領域ＮＷの横幅は、図３と相違している。

図１８は、図１７に示したメモリセルＭＣの配線レイアウトの例を示している。図４と同じ要素については、詳細な説明は省略する。この例では、第２金属配線Ｍ２は、ｐ形ウエル領域ＰＷとｎ形ウエル領域ＮＷの横幅に合わせて配置されている。

図１９は、図１６に示したメモリセルＭＣを有する半導体メモリＭＥＭのアクセス動作の例を示している。図９と同じ動作については、詳細な説明は省略する。書き込み動作および読み出し動作の順序、アクセスされるメモリセルＭＣ、および読み書きされるデータは、図８および図９と同じである。図１９は、ワード線信号ＷＬＡおよびメモリセルＭＣに供給されるリセット信号ＲＳＴ１−２が負論理（低レベルパルス）であることを除き、図９と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２０は、別の実施形態におけるメモリセルＭＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図１に示したメモリセルアレイＡＲＹ内に配置される。半導体メモリＭＥＭは、メモリセルＭＣが異なること、およびリセット信号ＲＳＴＡ、ＲＳＴＢをＯＲ回路を介することなくロウデコーダＲＤＥＣ（Ａ）／（Ｂ）に直接供給することを除き、図１と同じである。すなわち、半導体メモリＭＥＭは、マルチポートタイプのスタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

この実施形態では、図１６と同様に、トランスファトランジスタＰ１Ａ、Ｐ２Ａ、Ｐ１Ｂ、Ｐ２ＢおよびショートトランジスタＰＧ１、ＰＧ２は、ｐＭＯＳトランジスタである。メモリセルＭＣのその他の構成は、図１０と同じである。すなわち、ショートトランジスタＰＧ１のゲートはリセット信号ＲＳＴＡを受け、ショートトランジスタＰＧ２のゲートはリセット信号ＲＳＴＢを受けている。

図２１は、図２０に示したメモリセルのレイアウトの例を示している。図３と同じ要素については、詳細な説明は省略する。図３との違いは、ワード線ＷＬＡ、ＷＬＢの間に、２本のリセット信号ＲＳＴＡ、ＲＳＴＢが配線するために、リセット信号線ＲＳＴＡ、ＲＳＴＢのコンタクトＣ２の位置をずらしたことである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２２は、別の実施形態におけるメモリセルＭＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。メモリセルＭＣは、図１に示したメモリセルアレイＡＲＹ内に配置される。半導体メモリＭＥＭは、コア制御部１４Ａ、１４Ｂがリセット信号ＲＳＴＡ、ＲＳＴＢを生成せず、ＯＲ回路が形成されないことを除き、図１と同じである。すなわち、半導体メモリＭＥＭは、マルチポートタイプのスタティックＲＡＭである。半導体メモリＭＥＭは、クロック信号に同期して動作してもよく、クロック信号に非同期で動作してもよい。半導体メモリＭＥＭは、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよく、パッケージに封入された半導体記憶装置として設計されてもよい。

この実施形態では、図１２と同様に、ショートトランジスタＮＧ１、ＮＧ２のゲートは、ワード線ＷＬＡ、ＷＬＢにそれぞれ接続されている。このため、メモリセルＭＣは、リセット信号ＲＳＴを受けない。また、図１６と同様に、トランスファトランジスタＰ１Ａ、Ｐ２Ａ、Ｐ１Ｂ、Ｐ２ＢおよびショートトランジスタＰＧ１、ＰＧ２は、ｐＭＯＳトランジスタである。

ショートトランジスタＰＧ１、ＰＧ２の閾値電圧（絶対値）は、トランスファトランジスタＰ１Ａ、Ｐ２Ａ、Ｐ１Ｂ、Ｐ２Ｂの閾値電圧（絶対値）より高く製造される。これにより、図１４と同様に、ショートトランジスタＰＧ１、ＰＧ２のオン期間ＯＮ１は、トランスファトランジスタＰ１Ａ、Ｐ２Ａ、Ｐ１Ｂ、Ｐ２Ｂのオン期間ＯＮ２に含まれる。メモリセルＭＣのその他の構成は、図１６と同じである。

図２３は、図２２に示したメモリセルのレイアウトの例を示している。メモリセルＭＣのレイアウトは、ショートトランジスタＰＧ１、ＰＧ２のゲートが、ワード線ＷＬＡ、ＷＬＢにそれぞれ接続されていることを除き、図１７と同じである。

図２４は、図２２に示したメモリセルＭＣを有する半導体メモリＭＥＭのアクセス動作の例を示している。図１５と同じ動作については、詳細な説明は省略する。書き込み動作および読み出し動作の順序、アクセスされるメモリセルＭＣ、および読み書きされるデータは、図８および図９と同じである。図２４は、ワード線信号ＷＬＡが負論理（低レベルパルス）であることを除き、図１５と同じである。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。

図２５は、上述した実施形態の半導体メモリＭＥＭが搭載されるシステムＳＹＳの例を示している。システムＳＹＳ（ユーザシステム）は、例えば、携帯機器等のマイクロコンピュータシステムの少なくとも一部を構成する。システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップＳｏＣを有している。あるいは、システムＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージＰｏＰの形態で構成されてもよい。

例えば、ＳｏＣは、ＣＰＵ（コントローラ）、ＲＯＭ、周辺回路Ｉ／Ｏおよび上述した半導体メモリＭＥＭを有している。ＣＰＵ、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭは、システムバスＳＢＵＳにより互いに接続されている。なお、ＣＰＵと半導体メモリＭＥＭの間にメモリコントローラを配置してもよい。

ＣＰＵは、ＲＯＭ、周辺回路Ｉ／Ｏおよび半導体メモリＭＥＭをアクセスするとともにシステム全体の動作を制御する。半導体メモリＭＥＭは、ＣＰＵからのアクセス要求に応じて、読み出し動作および書き込み動作を実行する。なお、システムＳＹＳの最小構成は、ＣＰＵと半導体メモリＭＥＭである。

なお、上述した実施形態では、マルチポートタイプのスタティックメモリセルを有する半導体メモリについて述べた。しかし、上述した実施形態は、例えば、図８の回路および図９の動作波形等に示したように、シングルポートタイプのスタティックメモリセルを有する半導体メモリに適用できる。

以上の実施形態において説明した発明を整理して、付記として開示する。
（付記１）
負荷トランジスタおよびドライバトランジスタをそれぞれ含む第１および第２インバータと、
前記第１および第２インバータの入力と出力とを互いに接続して形成され、前記第１インバータの出力に接続された第１記憶ノードと、前記第２インバータの出力に接続された第２記憶ノードと有するラッチ回路と、
前記第１および第２記憶ノードを第１ビット線対にそれぞれ接続する第１および第２トランスファトランジスタと、
前記第１および第２記憶ノードを第２ビット線対にそれぞれ接続する第３および第４トランスファトランジスタと、
前記第１および第２記憶ノードを互いに接続する第１および第２ショートトランジスタと
を有するメモリセルを備え、
前記第１トランスファトランジスタ、前記第１ショートトランジスタおよび前記第２インバータのドライバトランジスタは、一方向に沿って配置され、
前記第４トランスファトランジスタ、前記第２ショートトランジスタおよび前記第１インバータのドライバトランジスタは、一方向に沿って配置され、
前記第１トランスファトランジスタおよび前記第１ショートトランジスタは、前記第１記憶ノードに接続された共通の拡散層を有し、
前記第１ショートトランジスタおよび前記第２インバータのドライバトランジスタは、前記第２記憶ノードに接続された共通の拡散層を有し、
前記第４トランスファトランジスタおよび前記第２ショートトランジスタは、前記第２記憶ノードに接続された共通の拡散層を有し、
前記第２ショートトランジスタおよび前記第１インバータのドライバトランジスタは、前記第１記憶ノードに接続された共通の拡散層を有すること
を特徴とする半導体メモリ。
（付記２）
前記第１および第２トランスファトランジスタは、ソース、ゲートおよびドレインを互いに対向して配置され、
前記第３および第４トランスファトランジスタは、ソース、ゲートおよびドレインを互いに対向して配置され、
前記第１記憶ノードに接続された前記第１トランスファトランジスタの拡散層は、前記第２記憶ノードに接続された前記第２トランスファトランジスタの拡散層に対向し、
前記第２記憶ノードに接続された前記第４トランスファトランジスタの拡散層は、前記第１記憶ノードに接続された前記第３トランスファトランジスタの拡散層に対向していること
を特徴とする付記１に記載の半導体メモリ。
（付記３）
前記第１および第２ショートトランジスタのゲートは、共通のリセット信号線に接続されていること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記４）
前記第１および第２ショートトランジスタのゲートは、互いに異なるリセット信号線に接続されていること
を特徴とする付記１または付記２に記載の半導体メモリ。
（付記５）
前記第１ショートトランジスタのゲートは、前記第１および第２トランスファトランジスタのゲートとともに第１ワード線に接続され、
前記第２ショートトランジスタのゲートは、前記第３および第４トランスファトランジスタのゲートとともに第２ワード線に接続されていること
を特徴とする付記１に記載の半導体メモリ。
（付記６）
相補の記憶ノードを有するラッチ回路と、第１リセット信号の活性化中にオンし前記相補の記憶ノードを互いに接続する第１ショートトランジスタと、第１トランスファトランジスタ対とを有するメモリセルと、
前記第１トランスファトランジスタ対を介して前記相補の記憶ノードにそれぞれ接続された第１ビット線対と、
前記第１リセット信号の非活性化中にオンする第１スイッチ回路と、
前記第１スイッチ回路を介して前記第１ビット線対に接続され、前記第１リセット信号の活性化中に増幅動作する第１センスアンプと、
書き込み動作において、前記第１トランスファトランジスタ対のオン期間に活性化期間が含まれる前記第１リセット信号を生成するコア制御回路と
を備えていることを特徴とする半導体メモリ。
（付記７）
所定数の前記メモリセルの前記第１トランスファトランジスタ対に接続された第１ワード線と、
前記各メモリセルに接続された前記第１ビット線対を書き込みデータ線に接続する書き込みスイッチと、
書き込み動作において、前記第１ワード線に接続された前記メモリセルの一部にデータを書き込むために、前記書き込みスイッチの一部をオンする書き込み制御回路と
を備えていることを特徴とする付記６に記載の半導体メモリ。
（付記８）
前記コア制御回路は、読み出し動作において、前記第１リセット信号を生成すること
を特徴とする付記６または付記７に記載の半導体メモリ。
（付記９）
前記メモリセルの前記第１トランスファトランジスタ対に接続された第１ワード線を備え、
前記第１ショートトランジスタは、前記第１ワード線に供給されるワード線信号を前記第１リセット信号として受け、
前記第１ショートトランジスタの閾値電圧は、前記第１トランスファトランジスタ対の各々の閾値電圧より高いこと
を特徴とする付記６に記載の半導体メモリ。
（付記１０）
前記メモリセルに設けられた第２トランスファトランジスタ対と、
前記第２トランスファトランジスタ対を介して前記相補の記憶ノードにそれぞれ接続された第２ビット線対と、
前記第１リセット信号の非活性化中にオンする第２スイッチ回路と、
前記第２スイッチ回路を介して前記第２ビット線対に接続され、前記第１リセット信号の活性化中に増幅動作する第２センスアンプと
を備え、
前記コア制御回路は、前記第１および第２トランスファトランジスタ対のオン期間に活性化期間が含まれる前記第１リセット信号を生成すること
を特徴とする付記６ないし付記９のいずれか１項に記載の半導体メモリ。
（付記１１）
付記１ないし付記１０のいずれか１項に記載の半導体メモリを備えていることを特徴とするシステム。

以上の詳細な説明により、実施形態の特徴点および利点は明らかになるであろう。これは、特許請求の範囲がその精神および権利範囲を逸脱しない範囲で前述のような実施形態の特徴点および利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良および変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物および均等物に拠ることも可能である。

１０Ａ、１０Ｂ‥アドレスバッファ；１２Ａ、１２Ｂ‥コマンドデコーダ；１４Ａ、１４Ｂ‥コア制御部；１６Ａ、１６Ｂ‥データ入出力バッファ；１８‥メモリコア；ＡＲＹ‥メモリセルアレイ；ＢＬＡ、ＢＬＡＸ‥ビット線対；ＢＬＢ、ＢＬＢＸ‥ビット線対；Ｃ１、Ｃ２‥コンタクト；ＣＤＥＣ‥カラムデコーダ；ＣＳＷ‥カラムスイッチ；ＩＶＴ１、ＩＶＴ２‥ＣＭＯＳインバータ；Ｍ１‥第１金属配線；Ｍ２‥第２金属配線；Ｍ３‥第３金属配線；ＭＥＭ‥半導体メモリ；Ｎ１Ａ、Ｎ２Ａ、Ｎ１Ｂ、Ｎ２Ｂ‥トランスファトランジスタ；ＮＧ１、ＮＧ２‥ショートトランジスタ；Ｐ１Ａ、Ｐ２Ａ、Ｐ１Ｂ、Ｐ２Ｂ‥トランスファトランジスタ；ＰＧ１、ＰＧ２‥ショートトランジスタ；ＰＯＬＹ‥ポリシリコン配線；ＰＲＥ‥プリチャージ回路；ＲＡ‥リードアンプ；ＲＣＳＷ‥カラムスイッチ；ＲＤＥＣ‥ロウデコーダ；ＲＳＴ‥リセット信号；ＳＡ‥センスアンプ；ＷＡ‥ライトアンプ；ＷＣＳＷ‥カラムスイッチ；ＷＬＡ、ＷＬＢ‥ワード線

Claims (5)

1. 相補の記憶ノードを有するラッチ回路と、第１リセット信号の活性化中にオンし前記相補の記憶ノードを互いに接続する第１ショートトランジスタと、第１トランスファトランジスタ対とを有するメモリセルと、
   前記第１トランスファトランジスタ対を介して前記相補の記憶ノードにそれぞれ接続された第１ビット線対と、
   前記第１リセット信号の非活性化中にオンする第１スイッチ回路と、
   前記第１スイッチ回路を介して前記第１ビット線対に接続され、前記第１リセット信号の活性化中に増幅動作する第１センスアンプと、
   書き込み動作において、前記第１トランスファトランジスタ対のオン期間に活性化期間が含まれる前記第１リセット信号を生成するコア制御回路と
   を備えていることを特徴とする半導体メモリ。
2. 所定数の前記メモリセルの前記第１トランスファトランジスタ対に接続された第１ワード線と、
   前記各メモリセルに接続された前記第１ビット線対を書き込みデータ線に接続する書き込みスイッチと、
   書き込み動作において、前記第１ワード線に接続された前記メモリセルの一部にデータを書き込むために、前記書き込みスイッチの一部をオンする書き込み制御回路と
   を備えていることを特徴とする請求項１に記載の半導体メモリ。
3. 前記コア制御回路は、読み出し動作において、前記第１リセット信号を生成すること
   を特徴とする請求項１または請求項２に記載の半導体メモリ。
4. 前記メモリセルの前記第１トランスファトランジスタ対に接続された第１ワード線を備え、
   前記第１ショートトランジスタは、前記第１ワード線に供給されるワード線信号を前記第１リセット信号として受け、
   前記第１ショートトランジスタの閾値電圧は、前記第１トランスファトランジスタ対の各々の閾値電圧より高いこと
   を特徴とする請求項１に記載の半導体メモリ。
5. 請求項１ないし請求項４のいずれか１項に記載の半導体メモリを備えていることを特徴とするシステム。

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