KR19980070281A - 표시제어장치 및 표시장치 - Google Patents

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Abstract

(과제)
화상메모리와 표시수단 사이의 데이타전송에 관련되는 소비전류를 낮게 억제할 수 있는 표시제어장치 및 표시장치를 제공하는 것.
(해결수단)
LCD 패널 (1) 의 각 표시도트의 계조도는, 15 장의 프레임 중에서의 온/오프 의 비율에 의해 결정된다. 드라이버 (2) 는, 각 표시도트의 온/오프 를 유지하는 내장메모리 (2a) 를 가지므로, 계조도가 중간계조인 표시도트에 관해서만 데이타전송을 실시하면 된다. 또, LCD 패널 (1) 의 표시화면을 480 분할하고, 각 분할영역에 대하여 프레임버퍼 (3b) 의 각 비트를 할당함과 동시에, 중간계조의 픽셀을 갖는 분할영역에 대응하는 비트에는 (1) 2 가 기입되므로, 컨트롤러 (5) 는, 프레임버퍼 (3b) 를 참조하는 것만으로, 화상데이타 기억부 (3a)에서, 중간계조의 표시도트에 대응하는 계조데이타만을 찾아낼 수 있다.

Description

표시제어장치 및 표시장치
본 발명은 VRAM 등의 화상 메모리에 기입된 화상 데이타 (계조 데이타) 에 의거하여 액정표시장치 등의 각 표시도트에 있어서의 표시계조를 제어하는 표시제어장치 및 이 표시제어장치를 구비하는 표시장치에 관한 것이다.
도 9 는 종래 표시장치의 구성예를 나타내는 블록도이다.
이 도면에 있어서, 액정표시패널 (이하,「LCD 패널」이라 함; 1) 의 화면 사이즈는 가로 320 × 세로 240 픽셀이며, 각 픽셀은 적 (R), G (녹), B (청) 의 3 도트로 구성된다.
또한, VRAM 등의 IC 메모리로 구성되는 화상 데이타 기억부 (3a) 의 기억용량은 320 × 240 × 3 × 4 = 921,600 비트 = 115,200 바이트이며, LCD 패널 (1) 의 각 표시도트 (320 × 240 × 3 도트) 에 대응하여 각각 4 비트의 계조 데이타가 할당되어 있다. 따라서, LCD 패널 (1) 의 각 표시도트에 있어서 16 계조, 즉 (0000)2 ∼ (1111)2 의 계조표시가 가능하다. 그리고, 도 9 에서는 화상 데이타 기억부 (3a) 는 화상전환처리를 실시하기 위하여 표(表)화면용과 이(裏)화면용의 2 가지가 설치되어 있다.
드라이버 (102) 는 컨트롤러 (105) 로부터 클록에 동기하여 계조 데이타 (DA) 가 입력되면, LCD 패널 (1) 상에 순차대응하는 표시도트를 상기 계조 데이타가 나타내는 계조표시로 되도록 구동한다.
이와 같은 구성에 있어서 CPU (4) 는 임의의 화상 데이타 (1 화면분의 계조 데이타) 를 화상 데이타 기억부 (3a) 에 기입한다.
한편, 컨트롤러 (105) 는 소정 프레임 신호 (1/150 초 간격의 펄스신호) 가 입력될 때마다, 화상 데이타 기억부 (3a) 내의 계조 데이타를 선두 어드레스부터 순차 판독하고, 판독한 각 계조 데이타를 그 어드레스와 함께 드라이버 (102) 로 전송한다.
드라이버 (102) 는 전송된 어드레스에 대응하는 표시도트를, 함께 전송된 계조 데이타가 나타내는 계조표시로 되도록 구동한다.
상기 프레임 신호가 입력될 때마다 이상의 처리가 반복됨으로써, CPU (4) 에 의하여 기입된 화상 데이타에 대응하는 화상이 LCD 패널 (1) 상에 표시된다.
그런데 상술한 종래의 표시장치에 있어서, 컨트롤러 (105) 는 프레임 신호가 입력될 때마다 화상 데이타 기억부 (3a) 내의 모든 계조 데이타를 읽어들이고, 이 읽어들인 모든 계조 데이타를 드라이버 (102) 로 전송하기 때문에, LCD 패널 (1) 의 화면 사이즈가 큰 경우 (예를 들면, 도 9 에 나타내는 예와 같이, 가로 320 × 세로 240 픽셀 등의 경우) 에는, 화상 데이타 기억부 (3a) 와 컨트롤러 (105) 사이 및 컨트롤러 (105) 와 드라이버 (102) 사이의 데이타 전송량이 매우 커진다.
그 결과, 종래의 표시장치에서는 이 데이타 전송에 드는 소비전류가 매우 크다는 과제가 있었다.
본 발명은 이러한 배경하에 이루어진 것으로서, 화상 메모리와 표시수단 사이에 데이타 전송량을 작게 함으로써, 이 데이타 전송에 드는 소비전류를 낮게 억제할 수 있는 표시제어장치 및 표시장치를 제공하는 것을 목적으로 한다.
도 1 은 본 발명의 제 1 실시형태에 의한 표시장치의 구성예를 나타낸 블록도이다.
도 2 에서, (a) 는 LCD 패널의 계조표시의 일 예를 나타낸 설명도이며, (b) 는 (a) 에 나타낸 계조표시예를 표시할 때의 처리예를 나타낸 설명도이다.
도 3 은 동실시형태에서의 프레임버퍼, 화상데이타 기억부의 기억내용예를 나타낸 설명도이다.
도 4 는 본 발명의 제 2 실시형태에 의한 표시장치의 구성예를 나타낸 블록도이다.
도 5 는 동실시형태에서의 캐시메모리, 화상데이타 기억부의 기억내용예를 나타낸 설명도이다.
도 6 은 본 발명의 제 3 실시형태에 의한 표시장치의 구성예를 나타낸 블록도이다.
도 7 에서, (a) 는 동실시형태에서의 LCD 패널의 계조표시의 일 예를 나타낸 설명도이며, (b) 는 (a)에 나타낸 계조표시예를 표시할 때의 처리예를 나타낸 설명도이다.
도 8 은 동실시형태에서의 캐시메모리, 프레임버퍼, 화상데이타 기억부의 기억내용예를 나타낸 설명도이다.
도 9 는 종래의 표시장치의 구성예를 나타낸 블록도이다.
*도면의 주요부분에 대한 부호의 설명*
1 : LCD 패널 2 : 드라이버
2a : 내장메모리 3 : VRAM
3a : 화상데이타 기억부 3b : 프레임버퍼
4 : CPU 5 : 컨트롤러
5a : 캐시메모리
본 발명은, 복수의 표시도트로 구성되는 표시수단의 각 표시도트에 대응하여, 이 표시도트의 표시계조를 나타내는 계조정보를 기억하는 계조정보 기억수단과, 상기 계조정보 기억수단의 기억영역을 복수의 영역으로 분할한 영역인 분할영역에 대하여 각 분할영역 내에 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 경우에 소정치를 나타내는 유무정보를 각 분할영역에 대응하여 기억하는 유무정보 기억수단과, 상기 계조정보 기억수단에 기억된 계조정보에 의거하여 상기 유무정보 기억수단에 상기 유무정보를 기입하는 유무정보 기입수단과, 상기 유무정보 기억수단에 기억된 유무정보에 의거하여 상기 계조정보 기억수단을 구성하는 분할영역 중에서, 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 분할영역만을 검출하는 검출수단과, 상기 검출수단이 검출한 분할영역에서, 중간계조인 계조정보만을 읽어들여 출력하는 계조정보 판독수단과, 상기 계조정보 판독수단이 출력한 계조정보를 기억함과 동시에 이 기억한 계조정보에 의거하여 이 계조정보에 대응하는 표시도트를 이 계조정보가 나타내는 표시계조로 구동표시하는 구동수단을 구비하는 것을 특징으로 한다.
이에 따라 본 발명에 의하면, 유무정보 기입수단은 계조정보 기억수단에 기억된 계조정보에 의거하여 유무정보 기억수단에 유무정보를 기입한다. 그리고, 검출수단은 유무정보 기억수단에 기억된 유무정보에 의거하여 계조정보 기억수단을 구성하는 분할영역 중에서, 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 분할영역만을 검출하고, 계조정보 판독수단은 검출수단이 검출한 분할영역에서 중간계조인 계조정보만을 읽어들여 출력한다. 그리고, 구동수단은 계조정보 판독수단이 출력한 계조정보를 기억함과 동시에 이 기억한 계조정보에 의거하여 이 계조정보에 대응하는 표시도트를 이 계조정보가 나타내는 표시계조로 구동표시한다. 따라서, 계조정보 판독수단은 계조정보 기억수단의 전영역을 참조하지 않아도 이 계조정보 기억수단에서 중간계조인 계조정보만을 읽어들일 수 있기 때문에, 표시수단에 의한 표시시에 있어서 계조정보 기억수단과 표시수단 사이의 데이타 전송에 드는 소비전류를 낮게 억제할 수 있다.
또한, 본 발명은 복수의 표시도트로 구성되는 표시수단의 각 표시도트에 대응하여, 이 표시도트의 표시계조를 나타내는 계조정보를 기억하는 계조정보 기억수단과, 상기 계조정보 기억수단의 기억영역을 복수의 영역으로 분할한 영역인 제 1 분할영역에 대하여, 각 제 1 분할영역 내에 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 경우에 제 1 소정치를 나타내는 유무정보를 각 제 1 분할영역에 대응하여 기억하는 제 1 유무정보 기억수단과, 상기 제 1 계조정보 기억수단의 기억영역을 복수의 영역으로 분할한 영역인 제 2 분할영역에 대하여, 각 제 2 분할영역 내에 기억된 제 1 유무정보 중 적어도 1 개 이상이 상기 제 1 소정치인 경우에 제 2 소정치를 나타내는 제 2 유무정보를, 각 제 2 분할영역에 대응하여 기억하는 제 2 유무정보 기억수단과, 상기 계조정보 기억수단에 기억된 계조정보에 의거하여, 상기 제 1 유무정보 기억수단에 상기 제 1 유무정보를 기입하는 제 1 유무정보 기입수단과, 상기 제 1 유무정보 기억수단에 기억된 제 1 유무정보에 의거하여 상기 제 2 유무정보 기억수단에, 상기 제 2 유무정보를 기입하는 제 2 유무정보 기입수단과, 상기 제 2 유무정보 기억수단에 기억된 제 2 유무정보에 의거하여, 상기 제 1 유무정보 기억수단을 구성하는 제 2 분할영역 중에서, 기억된 제 1 유무정보 중 적어도 1 개 이상이 상기 제 1 소정치인 제 2 분할영역만을 검출하는 제 1 검출수단과, 상기 제 1 검출수단이 검출한 제 2 분할영역에 기억된 제 1 유무정보에 의거하여, 상기 계조정보 기억수단을 구성하는 제 1 분할영역 중에서, 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 제 1 분할영역만을 검출하는 제 2 검출수단과, 상기 제 2 검출수단이 검출한 제 1 분할영역에서, 중간계조인 계조정보만을 읽어들여 출력하는 계조정보 판독수단과, 상기 계조정보 판독수단이 출력한 계조정보를 기억함과 동시에 이 기억한 계조정보에 의거하여, 이 계조정보에 대응하는 표시도트를 이 계조정보가 나타내는 표시계조로 구동표시하는 구동수단을 구비하는 것을 특징으로 한다.
이에 따라 본 발명에 의하면, 제 1 유무정보 기입수단은, 계조정보 기억수단에 기억된 계조정보에 의거하여, 제 1 유무정보 기억수단에, 제 1 유무정보를 기입하고, 제 2 유무정보 기입수단은 제 1 유무정보 기억수단에 기억된 제 1 유무정보에 의거하여 제 2 유무정보 기억수단에 제 2 유무정보를 기입한다. 그리고, 제 1 검출수단은, 제 2 유무정보 기억수단에 기억된 제 2 유무정보에 의거하여 제 1 유무정보 기억수단을 구성하는 제 2 분할영역 중에서 기억된 제 1 유무정보 중 적어도 1 개 이상이 제 1 소정치인 제 2 분할영역만을 검출하고, 제 2 검출수단은 제 1 검출수단이 검출한 제 2 분할영역에 기억된 제 1 유무정보에 의거하여 계조정보 기억수단을 구성하는 제 1 분할영역 중에서, 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 제 1 분할영역만을 검출한다. 그러므로, 계조정보 판독수단은 제 2 검출수단이 검출한 제 1 분할영역에서 중간계조인 계조정보만을 읽어들여 이 계조정보를 출력하고, 구동수단은 계조정보 판독수단이 출력한 계조정보를 기억함과 동시에 이 기억한 계조정보에 의거하여 이 계조정보에 대응하는 표시도트를 이 계조정보가 나타내는 표시계조로 구동표시한다. 따라서, 계조정보 판독수단은 계조정보 기억수단의 전영역을 참조하지 않아도 이 계조정보 기억수단에서 중간계조인 계조정보만을 읽어들일 수 있기 때문에, 표시수단에 의한 표시시에 있어서 계조정보 기억수단과 표시수단 사이의 데이타 전송에 드는 소비전류를 낮게 억제할 수 있다.
발명의 실시형태
이하, 도면을 참조하여 본 발명의 실시형태에 대하여 설명한다.
§1. 제 1 실시형태
도 1 은 본 발명의 제 1 실시형태에 의한 표시장치의 구성예를 나타내는 블록도이다.
이 도면에 있어서, LCD 패널 (1) 은 도 9 에 나타내는 것과 동일한 것이다. 또한, 이하, LCD 패널 (1) 의 각 픽셀을, 「픽셀 (m, n)」과 같이 좌표로 지정한다 (단, m 은 1 ≤ m ≤ 320 의 정수이며, n 은 1 ≤ n ≤ 240 의 정수이다).
드라이버 (2) 는 내장메모리 (2a) 를 갖고 있다. 이 내장메모리 (2a) 의 기억용량은, 320 × 240 × 3 = 230,400 비트 = 28,800 바이트이며, LCD 패널 (1) 의 각 표시도트 (320 × 240 × 3 도트) 에 대응하여, 각각 1 비트가 할당되어 있다. 그리고, 드라이버 (2) 는 내장메모리 (2a) 의 기억내용에 기초하여, LCD 패널 (1) 의 대응하는 각 표시도트를 온 상태 또는 오프 상태로 구동한다. 즉, 내장메모리 (2a) 에 있어서, LCD 패널 (1) 의 어느 1 도트에 대응하는 데이타 (1 비트) 가 (1) 2 라면, 드라이버 (2) 는 상기 표시도트를 온 상태로 하고, (0) 2 라면, 오프 상태로 한다.
VRAM (3) 은 화상데이타 기억부 (3a) 와 프레임 버퍼 (3b) 로 구성된다.
화상데이타 기억부 (3a) 의 기억용량은, 320 × 240 × 3 × 4 = 921,600 비트 = 115,200 바이트이다. 본 실시형태에서는, LCD 패널 (1) 의 각 표시도트 (320 × 240 × 3 도트) 에 대하여, 각각 화상데이타 기억부 (3a) 의 4 비트를 할당함으로써, 각 표시도트에 있어서 16 계조, 즉, (0000) 2 ∼ (1111) 2 의 계조표시를 가능하게 하고 있다.
또, 화상데이타 기억부 (3a) 는 동일한 구조의 것이 2 개 형성되어 있으며, 그 한 쪽이 표시용 메모리 (겉화면) 로서, 다른 쪽이 화면개서용 메모리 (속화면) 로서 사용된다. 또한, 본 발명은 화상데이타 기억부 (3a) 가 1 화면만큼 밖에 형성되어 있지 않은 경우 또는, 3 화면만큼 이상 형성되어 있는 경우에도 적용가능하다.
한편, 프레임 버퍼 (3b) 의 기억용량은, 2 × 240 = 480 비트 = 60 바이트이며, LCD 패널 (1) 의 각 행 (240 행) 에 대응하여 각각 2 비트가 할당되어 있다.
본 실시 형태에서는, LCD 패널 (1) 의 각 행 (320 픽셀) 을, 160 픽셀씩 좌우로 2 분할하고, 이에 의해 발생한 480 (= 2 × 240) 개의 분할영역의 각각에 대하여, 프레임 버퍼 (3b) 의 각 비트 (480 비트) 를 할당하고 있다. 그리고, 컨트롤러 (5) 의 후술하는 동작에 의해서, 프레임 버퍼 (3b) 의 각 비트에, 그 비트에 대응하는 분할영역에 있어서의 중간계조의 유무가 기입된다.
이하, 여기서는 프레임 버퍼 (3b) 에 있어서, LCD 패널 (1) 의 픽셀 (1, n) ∼ (160, n) 에 대응하는 데이타 (1 비트) 를 「제 n 행 좌비트」라 부르고, 픽셀 (161, n) ∼ (320, n) 에 대응하는 데이타 (1 비트) 를 「제 n 행 우비트」라 부르기로 한다.
CPU (4) 는 프로그램 또는 외부입력에 대응하여, 컨트롤러 (5) 경유하여, 임의의 화상데이타를 화상데이타 기억부 (3a) 에 기입한다.
컨트롤러 (5) 는, 1/150 초 간격으로 입력되는 펄스신호 (프레임신호) 로 동기하여, 화상데이타 기억부 (3a) 를 리플레쉬함과 동시에, 상기 화상데이타 기억부 (3a) 에 기억된 화상데이타를 드라이버 (2) 로 전송한다. 이 컨트롤러 (5) 의 동작의 상세한 설명은 후술한다.
또, 컨트롤러 (5) 는 내부에 리플레쉬 플래그 (1 비트 ; 도시 생략) 를 갖고 있다. CPU (4) 는, 화상데이타 기억부 (3a) 에 대한 화상데이타의 기입이 종료되면, 그것을 컨트롤러 (5) 에 알리기 위해서, 상기 리플레쉬 플래그를 (1) 2 로 한다.
다음에, 상기 구성에 의한 표시장치의 동작을 설명한다.
우선, 처음에, 본 실시형태에 있어서의 계조의 표시원리에 대하여 설명한다. 도 2(a) 는, LCD 패널 (1) 의 계조표시의 일례를 나타내는 설명도이며, 도 2(b) 는, 도 2(a) 에 나타내는 계조표시예를 표시할 때의 본 실시형태의 처리예를 나타내는 설명도이다.
여기서, 도 2(a) 에 나타내는 숫자는, 대응하는 픽셀의 좌표를 나타내고 있다.
또, 도 2(a) 에 나타내는 R 은 픽셀 (89, 50) 과 픽셀 (120, 55) 을 대각점으로 하는 사각형의 표시영역이, 100 % 의 계조도로 적색표시되어 있는 것을 나타내고 있다. 마찬가지로, 8R/15 는 이 표시영역이 8/15 (≒ 53 %) 의 계조도로 적색표시되어 있는 것을, R/15 는 이 표시영역이 1/15 (≒ 7 %) 의 계조도로 적색표시되어 있는 것을 각각 나타내고 있다. 도 2(a) 에 나타내는 G (녹색표시) 및 B (청색표시) 에 관해서도 마찬가지이다.
한편, 도 2(b) 에 나타내는 각 프레임 (제 1 프레임 ∼ 제 15 프레임) 은, 어느 소정의 극단 (極短) 시간 (구체적으로는, 1/150 초간) 에 있어서의 LCD 패널 (1) 의 표시상태를 나타내는 것이다. 본 실시형태에서는, 15 매의 프레임을 연속해서, 순차적으로 반복표시함으로써, 1 매의 표시화면을 구성하고 있다. 이 때, 15 장의 프레임이, 1/150 초 간격으로, 순차적으로 표시되므로, 본 실시형태에서는, 1초간 10 화면 (1 화면은 15 프레임으로 구성된다.) 이 표시되게 된다.
또, 도 2(b) 의 각 프레임에 나타내는 9 개의 ■ 또는 □ 는, 도 2 (a) 에 있어서, 각각 동일한 위치에 나타내는 각 표시영역에 대응하고 있다. 단, ■ 는 상기 표시영역내의 모든 표시도트가 온 상태인 것을, □ 는 상기 표시영역내의 모든 표시도트가 오프 상태인 것을 나타내고 있다.
이 도면에 나타내는 바와 같이, 본 실시형태에서는, 15 매의 프레임으로 1 화면을 구성하고, 그 15 매의 프레임중의 온 상태의 표시도트수와 오프 상태의 표시도트수와의 비율에 의해서, 1 화면중의 상기 표시도트의 계조가 결정된다.
예를 들면, 도 2(a) 에 있어서의 표시영역 R 과 같이, 15/15 (= 100 %) 의 계조도로 적색을 표시하는 경우에는, 도 2(b) 에 나타내는 바와 같이, 모든 프레임에 있어서, 대응하는 표시도트를 온 상태 (■) 로 한다.
또, 도 2(a) 에 있어서의 표시영역 8R/15 과 같이, 8/15 (≒ 53 %) 의 계조도로 적색을 표시하는 경우에는, 도 2 (b) 에 나타내는 바와 같이, 제 1 프레임 ∼ 제 8 프레임에 있어서, 대응하는 표시도트를 온 상태 (■) 로 하고, 제 9 프레임 ∼ 제 15 프레임에 있어서, 대응하는 표시도트를 오프 상태 (□) 로 한다.
또, 도 2(a) 에 있어서의 표시영역 R/15 와 같이, 1/15 (≒ 7 %) 의 계조도로 적색을 표시하는 경우에는, 도 2(b) 에 나타내는 바와 같이, 제 1 프레임에 있어서, 대응하는 표시도트를 온 상태 (■) 로 하고, 제 2 프레임 ∼ 제 15 프레임에 있어서, 대응하는 표시도트를 오프 상태 (□) 로 한다.
또, 상술한 바와 같이, 본 실시형태에서는, 드라이버 (2) 의 내장메모리 (2a) 의 각 비트가 LCD 패널 (1) 의 각 표시도트와 1 대 1 로 대응하고 있으며, 상기 내장메로리 (2a) 의 각 비트의 기억내용, 즉, (1) 2 또는 (0) 2 가, 그대로 LCD 패널 (1) 의 대응하는 표시도트의 표시상태 (온 상태 또는 오프 상태) 가 되므로, 도 2(b) 에 나타내는 각 프레임의 표시타이밍에 맞추어, 상기 내장메모리 (2a) 의 각 비트를 (1) 2 또는 (0) 2 로 개서함으로써, 16 계조의 계조표시를 행할 수 있다.
이상이 본 실시형태에 있어서의 계조의 표시원리의 설명이다.
본 실시형태에서는, 도 2(b) 에 나타내는 바와 같이, 15 매의 프레임중에 있어서의 온 상태와 오프 상태의 비율에 의해서 계조도가 결정되고, 드라이버 (2) 는 각 표시도트마다, 상기 표시도트의 상태를 기억하는 내장메모리 (2a) 를 가지므로, 상기 표시도트의 계조도가 100 % (15/15) 또는 0 % (0/15) 인 경우에는, 내장메모리 (2a) 내의 대응하는 비트에 대하여 한 번 (1) 2 또는 (0) 2 이 기입되면, 상기 값은 유지되고, 그 이후, 컨트롤러 (5) 로부터 데이타의 공급을 받지 않고도, 상기 계조도 (100 % 또는 0 %) 의 표시를 계속할 수 있다.
한편, 표시도트의 계조가 중간계조 (0 % 보다 크고 100 % 보다 작은 계조도) 인 경우에도, 드라이버 (2) 의 내장메모리 (2a) 에 기입된 값 (1) 2 또는 (0) 2 는, 다음의 값이 기입될 때까지 유지되므로, 최초로 제 1 프레임 (1) 으로 (1) 2 를 기입한 후, 상기 중간계조에 대응한 타이밍 (즉, 프레임번호) 으로 (0) 2 를 기입함으로써, 15 매의 프레임중에 있어서의 온 상태와 오프 상태와의 비율, 즉, 계조도를 자유롭게 결정할 수 있다. 즉, 본 실시형태에서는, 표시도트의 계조가 중간계조인 경우에도, 15 매의 프레임중에 있어서 (즉, 1/10 초간에 있어서), (1) 2 와 (0) 2 를 최대라도 1 회씩 기입함으로써, 상기 중간계조의 표시를 행할 수 있다.
이와 같이, 본 실시형태에 있어서, 계조를 표현하기 위해서는, 각 프레임의 표시타이밍에 맞추어 (즉, 프레임신호로 동기하여), 드라이버 (2) 의 내장메모리 (2a) 의 기억내용을 개서하면 된다.
그래서, 다음에 컨트롤러 (5) 에 의한 내장메모리 (2a) 의 개서동작에 대하여 설명한다.
우선, 전원투입 직후 등에 있어서 화면의 초기표시를 행하는 경우, CPU (4) 는, 컨트롤러 (5) 를 경유하여, 표시하고자 하는 화상데이타를, VRAM (3) 에 있어서 2 매 형성되어 있는 화상데이타 기억부 (3a) 내의 한 쪽 (표시용 메모리측) 에 기입한다. 그리고, 모든 화상데이타를 쓰기 종료하면, CPU (4) 는, 컨트롤러 (5) 내부의 리플레쉬 플래그 (1) 2 로 한다.
한편, 현재 표시중의 화면을 변경하는 경우, CPU (4) 는 컨트롤러 (5) 를 경유하여, 표시하고자 하는 화상데이타를, 2 매 형성되어 있는 상기 화상데이타 기억부 (3a) 내의 다른 쪽 (화면개서용 메모리측) 에 기입한다. 그리고, CPU (4) 는 모든 화상데이타를 쓰기 종료한 후, 실제의 화면전환 타이밍으로, 컨트롤러 (5) 내부의 리플레쉬 플래그 (1) 2 로 한다. 또는, 화상데이타 기억부 (3a) 의 표시용 메모리측에 직접 기입하는 것도 가능하다.
도 3 은, 본 실시형태에 있어서의 프레임 버퍼 (3b), 화상데이타 기억부 (3a) 의 기억내용예를 나타내는 설명도이다. 구체적 일례로서 도 2(a) 에 나타내는 표시를 LCD 패널 (1) 상에 행하는 경우, 이에 대응하여, 도 3 에 나타내는 각 데이타가 기입된다.
여기서, 도 3 에 있어서, 메모리의 주위에 늘어서는 숫자는 대응하는 픽셀의 좌표를 나타내고 있다.
상술한 바와 같이, 프레임 버퍼 (3b) 의 기억용량은, 2 × 240 비트이며, LCD 패널 (1) 의 각 행 (320 픽셀) 에 대응하여 각각 2 비트가 할당되어 있다. 또, 화상데이타 기억부 (3a) 의 기억용량은 320 × 240 × 3 × 4 비트이며, LCD 패널 (1) 의 각 표시도트 (320 × 240 × 3 도트) 에 대응하여, 각각 4 비트가 할당되어 있다.
또, 상술한 바와 같이, 본 실시형태에서는, LCD 패널 (1) 의 각 행 (320 픽셀) 을, 160 픽셀씩 좌우로 2 분할하고, 이에 의해 발생한 480 (= 2 × 240) 개의 분할영역의 각각에 대하여, 프레임 버퍼 (3b) 의 각 비트 (480 비트) 를 할당하고 있으므로, 이 대응관계는 프레임 버퍼 (3b) 와 화상데이타 기억부 (3a) 의 사이에도 성립하게 된다. 도 3 에 나타내는 파선은 이 대응관계를 나타내고 있다.
그리고, CPU (4) 에 의한 화상데이타의 기입이 종료되고, 리플레쉬 플래그가 (1) 2 가 되면, 컨트롤러 (5) 는 프레임신호의 입력으로 동기하여, 이하에 나타내는 계조데이타 전송처리 및 프레임 버퍼 (3b) 의 기입처리를 행한다.
우선, 컨트롤러 (5) 는, 2 매 형성되어 있는 화상데이타 기억부 (3a) 중, CPU (4) 에 의해서 화상데이타가 갱신된 쪽의 화상데이타 기억부 (이하, 간단히 「화상데이타 기억부」라 함 ; 3a) 로부터, 픽셀 (1,1) 의 적색 도트에 대응하는 계조데이타 (4 비트 데이타) 를 리드한다. 도 3 에 나타내는 예에서는, 화상데이타 기억부 (3a) 의 좌표 (001, 001) 에 기억되어 있는 데이타 (000 ; 16) 에 있어서, 3 개 늘어서 있는 0 안의 좌단 (左端) 의 0 이, 픽셀 (1,1) 의 적색도트의 계조 데이타에 상당한다.
그리고, 컨트롤러 (5) 는, 상기 계조데이타 (및 그의 어드레스) 에 기초하여, 드라이버 (2) 의 내장 메모리 (2a) 에 대하여, 후술하는 전송처리를 한다.
이어서, 컨트롤러 (5) 는 동일한 순서로 픽셀 (1,1) 의 녹색 도트에 대응하는 계조 데이타의 판독처리 및 전송처리를 실시한다.
그리고, 컨트롤러 (5) 는 동일한 순서로 픽셀 (1, 1) 의 청색 도트에 대응하는 계조 데이타의 판독처리 및 전송처리를 실시한다.
이하, 컨트롤러 (5) 는 동일한 순서로 픽셀 (2,1) ∼ (160,1) 에 대하여도, 이 픽셀을 구성하는 각 표시 도트 (R,G,B) 에 대응하는 계조 데이타의 판독처리 및 전송처리를 실시한다.
이 때, 픽셀 (1,1) ∼ (160,1) 을 구성하는 모든 도트 (3 × 160 = 480 도트) 중, 적어도 1 도트에 대응하는 계조 데이타가 (0) 16 또는 (F) 16 이외인 경우, 컨트롤러 (5) 는 프레임 버퍼 (3b) 에 있어서, 이들 픽셀에 대응하는 비트, 즉, 제 1 행 좌측 비트에 (1) 2 를 기록한다.
도 3 에 나타내는 예에서는, 화상 데이타 기억부 (3a) 의 픽셀 (1,1) ∼ (160,1) 을 구성하는 모든 도트는 모두, 그 계조 데이타가 (0) 16 이므로, 컨트롤러 (5) 는 프레임 버퍼 (3b) 에 있어서, 제 1 행 좌측 비트를 (0) 2 로서 있다.
이어서, 컨트롤러 (5) 는 동일한 순서로 제 1 행째의 우측 반인 픽셀, 즉, 픽셀 (161,1) ∼ (320,1) 에 대하여도, 이 픽셀을 구성하는 각 표시 도트 (R,G,B) 에 대응하는 계조 데이타의 판독처리 및 전송처리를 실시하여, (1) 2 또는 (0) 2 를 기록한다.
이상으로, 제 1 행째의 픽셀군, 즉 픽셀 (1,1) ∼ (320,1) 의 각 픽셀에 대한 처리가 종료한다.
제 1 행째의 픽셀군에 대한 처리가 종료하면, 이어서 컨트롤러 (5) 는 동일한 순서로 제 2 행째의 픽셀군, 즉 픽셀 (1,2) ∼ (160,2) 및 (161,2) ∼ (320,2) 에 대하여도, 이 픽셀을 구성하는 각 표시 도트 (R,G,B) 에 대응하는 계조 데이타의 판독처리, 전송처리 및 프레임 버퍼 (3B) 에 대한 기록처리를 실시한다.
이하, 컨트롤러 (5) 는 동일한 처리를 제 3 행째 ∼ 제 240 행째의 픽셀군에 대하여 순차적으로 실시한다.
여기에서, 예컨대 도 3 에 나타내는 예에 있어서, 화상 데이타 기억부 (3a) 의 픽셀 (169,50) 을 구성하는 3 도트 중, 적색에 대응하는 표시 도트는, 그 계조 데이타 (8) 16 이므로, 컨트롤러 (5) 는 프레임 버퍼 (3b) 에 있어서, 제 50 행 우측 비트를 (1) 2 로 되어 있다.
이상의 순서로, 드라이버 (2) 에 대한 계조 데이타의 전송처리 및, 프레임 버퍼 (3b) 에 대한 기록처리가 종료하면, CPU (4) 에 의한 다음 화상 데이타의 기록 (갱신) 이 있을 때까지 컨트롤러 (5) 는 프레임 신호에 동기하여 이하에 나타내는 내장 메모리 (2a) 의 기억내용 재기록처리를 반복한다.
또한, 상술한 바와 같이, 본 실시형태에서는, 15 장의 프레임을 연속하여, 순차적으로 반복 표시함으로써, 1 장의 표시화면을 구성하고 있다. 또한, 상술한 바와 같이, 프레임 신호는 1/150 초 간격으로 입력되는 펄스 신호이다.
즉, 컨트롤러 (5) 는 프레임 신호가 입력되면, 다음의 프레임 신호가 입력되기 까지의 사이 (1/150 초 사이) 에, 1 장의 프레임 (예컨대, 제 t 프레임이라 한다) 에 대하여, 이하에 기술하는 화상 데이타의 전송처리를 실시한다. 그리고, 다음의 프레임 신호가 입력되면, 컨트롤러 (5) 는 제 (t+1) 프레임에 대하여, 동일하게 화상 데이타의 전송처리를 실시한다. 이하, 프레임 신호가 입력될 때 마다 순차적으로, 각 프레임에 대한 처리가 실시된다. 물론 제 15 프레임에 대한 처리 다음에는 제 1 프레임에 대한 처리로 되돌아 간다.
여기에서, 최초의 프레임 신호가 입력되면, 컨트롤러 (5) 는 먼저, 제 1 프레임에 대한 처리를 개시한다.
여기에서, 컨트롤러 (5) 는 먼저, 프레임 버퍼 (3b) 에서 (1) 2 가 판독되기 까지, 제 1 행 좌측, 제 1 행 우측, 제 2 행 좌측, 제 2 행 우측, 제 3 행 좌측, … 의 순서로, 각 비트의 데이타 (1 비트) 를 순차적으로 판독을 계속한다.
그리고, 예컨대 프레임 버퍼 (3b) 의 제 n 행 좌측 비트의 데이타가 (1) 2 인 경우, 컨트롤러 (5) 는 화상 데이타 기억부 (3a) 에서 픽셀 (1,n) 의 적색 도트에 대응하는 계조 데이타 (4 비트) 를 판독한다 (이에 대하여, 예컨대 제 n 행 우측 비트의 데이타가 (1) 2 인 경우, 픽셀 (161,n) 의 적색 도트에 대응하는 계조 데이타를 판독한다).
그리고, 이 계조 데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (5) 는 전송처리를 실시하지 않는다. 한편, 이 계조 데이타가 (0) 16 또는 (F) 16 중 어느 쪽도 아닌 경우에는, 컨트롤러 (5) 는 이 계조 데이타 (및 그 어드레스) 에 의거하여, 드라이버 (2) 의 내장 메모리 (2a) 에 대하여 후술하는 전송처리를 실시한다.
이어서, 컨트롤러 (5) 는 화상 데이타 기억부 (3a) 에서 같은 픽셀의 녹색 도트에 대응하는 계조 데이타 (4 비트) 를 판독한다.
그리고, 이 계조 데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (5) 는 전송처리를 실시하지 않는다. 한편, 이 계조 데이타가 (0) 16 또는 (F) 16 중 어느 쪽도 아닌 경우에는, 컨트롤러 (5) 는 이 계조 데이타 (및 그 어드레스) 에 의거하여, 드라이버 (2) 의 내장 메모리 (2a) 에 대하여 후술하는 전송처리를 실시한다.
마지막으로, 컨트롤러 (5) 는 화상 데이타 기억부 (3a) 에서 같은 픽셀의 청색 도트에 대응하는 계조 데이타 (4 비트) 를 판독한다.
그리고, 이 계조 데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (5) 는 전송처리를 실시하지 않는다. 한편, 이 계조 데이타가 (0) 16 또는 (F) 16 중 어느 쪽도 아닌 경우에는, 컨트롤러 (5) 는 이 계조 데이타 (및 그 어드레스) 에 의거하여, 드라이버 (2) 의 내장 메모리 (2a) 에 대하여 후술하는 전송처리를 실시한다.
이하, 컨트롤러 (5) 는 동일한 순서로 픽셀 (2,n) ∼ (160,n) 을 구성하는 각 표시 도트 (R,G,B) 에 대하여, 상술한 계조 데이타의 판독처리와, 필요에 따라서 이 계조 데이타의 전송처리를 실시한다.
그리고, 픽셀 (160,n) 에 대한 처리가 종료하면, 컨트롤러 (5) 는 프레임 버퍼 (3b) 로부터의 판독처리를 다음 비트 (이 경우에는 제 n 행 우측 비트) 에서 다시 계속한다.
이상의 동작을 계속하여 프레임 버퍼 (3b) 의 마지막 비트 (제 240 행 우측 비트) 로부터의 판독 및, 이 데이타에 의거한 처리가 종료하면, 제 1 프레임에 대한 처리를 종료한다.
그리고, 다음 프레임 신호가 입력되면, 컨트롤러 (5) 는 제 1 프레임과 동일한 순서로 제 2 프레임에 대한 처리를 실시한다. 이하, 컨트롤러 (5) 는 프레임 신호가 입력될 때 마다, 처리대상의 프레임 번호를 인크리멘트하지 않으므로, 순차적으로 각 프레임에 대하여 동일한 처리를 반복한다.
이상이 컨트롤러 (5) 에 의한 내장 메모리 (2a) 의 재기록 동작의 설명이다.
이어서, 컨트롤러 (5) 에 의한 계조 데이타의 전송처리에 대하여 설명한다.
본 실시형태에서는 현재 처리중인 프레임의 프레임 번호 (제 1 프레임 ∼ 제 5 프레임) 와, 화상 데이타 기억부 (3a) 에서 판독된 계조 데이타에 의거하여, 내장 메모리 (2a) 에 대한 전송을 실시할 것인지의 여부가 결정된다.
즉, 상기 계조 데이타 (화상 데이타 기억부 (3a) 에서 판독된 계조 데이타) 가 (0) 16 인 경우, 컨트롤러 (5) 는 현재 처리 중인 프레임이 제 1 프레임이면 (0) 2 를 전송하고, 제 2 프레임 ∼ 제 15 프레임이면 데이타를 전송하지 않는다.
또한, 상기 계조 데이타가 (1) 16 인 경우, 컨트롤러 (5) 는 현재 처리 중인 프레임이 제 1 프레임이면 (1) 2 를 전송하고, 제 2 프레임이면 (0) 2 를 전송하고, 제 3 프레임 ∼ 제 15 프레임이면 데이타를 전송하지 않는다.
또한, 상기 계조 데이타가 (2) 16 ∼ (D) 16 인 경우, 이 계조 데이타를 (p) 16 으로 하면, 컨트롤러 (5) 는 현재 처리중의 프레임이 제 1 프레임이면 (1) 2 를 전송하고, 제 2 프레임 ∼ 제 p 프레임이면 데이타를 전송하지 않고, 제 (p+1) 프레임이면 (0) 2 를 전송하고, 제 (p+2) 프레임 ∼ 제 15 프레임이면 데이타를 전송하지 않는다.
또한, 상기 계조 데이타가 (E) 16 인 경우, 컨트롤러 (5) 는 현재 처리중의 프레임이 제 1 프레임이면 (1) 2 를 전송하고, 제 2 프레임 ∼ 제 14 프레임이면 데이타를 전송하지 않고, 제 15 프레임이면 (0) 2 를 전송한다.
또한, 상기 계조 데이타가 (F) 16 인 경우, 컨트롤러 (5) 는 현재 처리중의 프레임이 제 1 프레임이면 (1) 2 를 전송하고, 제 2 프레임 ∼ 제 15 프레임이면 데이타를 전송하지 않는다.
그리고, 상기 데이타 (1) 2 또는 (0) 2 를 전송할 때에는, 이 데이타에 대응하는 계조 데이타의 어드레스 (LCD 패널 (1) 상의 좌표 데이타) 도 함께 전송된다. 드라이버 (2) 는 이 어드레스에 의거하여, 내장 메모리 (2a) 에서 대응하는 비트의 데이타를, 이 전송 데이타 (1) 2 또는 (0) 2 에 재기록한다.
이상으로 상기 구성에 의한 표시장치의 동작설명을 종료한다.
앞서 기술한 바와 같이, 본 실시형태에서는 계조도가 중간계조 (1/15 ∼ 14/15) 인 표시 도트에 관해서만 드라이버 (2) 에 대하여 데이타 전송을 실시하면 된다.
또한, 본 실시형태에서는, LCD 패널 (1) 의 각행 (320 픽셀) 을 160 픽셀씩 좌우로 2 분할함으로써 생긴 480 (=2×240) 개의 분할영역의 각각에 대하여, 프레임 버퍼 (3b) 의 각 비트 (480 비트) 를 할당함과 동시에, 중간계조의 (표시 도트를 가진다) 픽셀을 가지는 분할영역 (즉, 제 n 행 좌측 반 또는 제 n 행 우측 반) 에 대응하는 비트에는 (1) 2 가 기억되어 있다.
그러므로, 컨트롤러 (5) 는 화상 데이타 기억부 (3a) 의 모든 계조 데이타를 참조하지 않아도, 프레임 버퍼 (3b) 의 기억내용을 첨조함으로써, 화상 데이타 기억부 (3a) 에서 중간계조의 표시도트에 대응하는 계조 데이타만을 찾아낼 수 있다.
이상의 이유로부터, 본 실시형태에 의하면, 화상 데이타 기억부 (3a) 에서 판독하는 계조 데이타량, 즉 드라이버 (2) 에 전송하는 데이타량을 종래의 장치보다 매우 적게 억제할 수 있다.
§2. 제 2 실시형태
도 4 는 본 발명의 제 2 실시형태에 의한 표시장치의 구성예를 나타내는 블록도이다. 이 도면에 있어서, 도 1 의 각부에 대응하는 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다.
이 도면에 나타내는 표시장치에 있어서는, 컨트롤러 (5) 에 대신하여 컨트롤러 (15) 가 새로 설치되어 있다.
컨트롤러 (15) 는, 도 1 에 나타내는 컨트롤러 (5) 와 마찬가지로, 1/150 초 간격으로 입력되는 펄스신호 (프레임 신호) 에 동기하여, 화상 데이타 기억부 (3a) 를 리플레시함과 동시에, 이 화상 데이타 기억부 (3a) 에 기억된 화상 데이타를 드라이버 (2) 로 전송한다. 이 컨트롤러 (15) 의 상세한 동작은 후술한다.
또한, 컨트롤러 (15) 는 도 1 에 나타내는 컨트롤러 (5) 와 마찬가지로 내부에 리플레시 플래그 (1 비트 ; 도시 생략) 를 가지고 있다. CPU (4) 는 화상 데이타 기억부 (3a) 에 대한 화상 데이타의 기록이 종료하면, 종료한 것을 컨트롤러 (15) 에 알리기 위하여, 이 리플레시 플래그를 (1) 2 로 한다.
그리고, 컨트롤러 (15) 는 내부에 캐시 메모리 (15a) 를 가직고 있다. 이 캐시 메모리 (15a) 의 기억용량은 (320/8)×240=40×240=9600 비트=1200 바이트이다.
본 실시형태에서는, LCD 패널 (1) 의 각행 (3200 픽셀) 을 8 픽셀씩 40 분할하고, 이에 따라 발생한 9600 (= 40×240) 개의 분할영역의 각각에 대하여, 캐시 메모리 (15a) 의 각 비트 (9600 비트) 를 할당하고 있다. 그리고, 컨트롤러 (15) 의 후술하는 동작에 의해 캐시 메모리 (15a) 의 각 비트에 그 비트에 대응하는 분할영역에서의 중간 계조의 유무가 기입된다.
이하, 여기에서는 캐쉬 메모리 (15a) 에서, LCD 패널 (1) 의 픽셀 (k, n) ∼ (k + 7, n) 에 대응하는 데이타 (1 비트) 를 「비트 좌표 (i, n)」의 데이타로 하도록 좌표에서 지정한다 (단, i 는 1 ≤ i ≤ 40 의 정수로 하고, k = (i - 1) × 8 + 1 로 한다).
다음에, 상기 구성에 의한 표시장치의 동작을 설명한다.
또, 본 실시형태에서의 계조 표시원리는 제 1 실시형태 (도 2 (a) 및 도 2 (b) 참조) 와 동일한 것이므로, 그 설명을 생략한다. 즉, 본 실시형태에서, 계조를 표현하기 위해서는 각 프레임의 표시 타이밍에 맞추어 (즉, 프레임신호에 동기하여), 드라이버 (2) 내장 메모리 (2a) 의 기억내용을 개서하면 된다.
그리고 다음에 컨트롤러 (15) 에 의한 내장 메모리 (2a) 의 개서동작에 대해 설명한다.
먼저, 전원투입 직후 등에서 화면의 초기표시를 행하는 경우, CPU (4) 는 컨트롤러 (15) 를 경유하여 표시하려는 화상 데이타를 2 매 설치되어 있는 화상 데이타 기억부 (3a) 내의 편방 (표시용 메모리측) 에 기입한다. 그리고 모든 화상 데이타를 기입완료하면 CPU (4) 는 컨트롤러 (15) 내부의 리플래쉬 플래그를 (1) 2 로 한다.
한편, 현재 표시중인 화면을 변경하는 경우, CPU (4) 는 컨트롤러 (15) 를 경유하여 표시하려는 화상 데이타를 2 매 설치되어 있는 상기 화상 데이타 기억부 (3a) 내의 타방 (화면 개서용 메모리 측) 에 기입한다. 그리고 CPU (4) 는 모든 화상 데이타를 기입완료한 후, 실제의 화면 전환 타이밍으로 컨트롤러 (15) 내부의 리플래쉬 플래그를 (1) 2 로 한다.
도 5 는 본 실시형태에서의 캐쉬 메모리 (15a,) 화상 데이타 기록부 (3a) 의 기억내용예를 나타내는 설명도이다. 구체적 일례로서 도 2 (a) 에 나타내는 표시를 LCD 패널 (1) 상에 행하는 경우, 이에 대응하여 도 5 에 나타내는 각 데이타가 기입된다.
여기에서, 도 5 에서 메모리 주위에 늘어서는 숫자는 대응하는 픽셀의 좌표를 나타내고 있다. 예를 들면 도 5 에 나타내는 「089 ∼ 096」이라는 숫자는, LCD 패널 (1) 상의 좌표 (89, n) ∼ (96, n) 의 8 픽셀이 캐쉬 메모리 (15a) 의 1 비트 데이타에 대응하고 있다는 것을 나타내고 있다.
상술한 바와 같이, 캐쉬 메모리 (15a) 의 기억용량은 40 × 240 비트이고, LCD 패널 (1) 의 각 행 (320 픽셀) 에 대응하여 각각 40 비트가 할당되어 있다. 또 화상 데이타 기억부 (3a) 의 기록용량은 320 × 240 × 3 × 4 이며, LCD 패널 (1) 의 각 표시 도트 (320 × 240 × 3 도트) 에 대응하여 각각 4 비트가 할당되어 있다.
또 상술한 바와 같이, 본 실시형태에서는, LCD 패널 (1) 의 각 행 (320 픽셀) 을 8 픽셀씩 40 분할하고, 그럼으로써 생긴 9600 (= 40 × 240) 개의 분할영역의 각각에 대해 캐쉬 메모리 (15a) 의 각 비트 (9600 비트) 를 할당하고 있으므로, 이 대응관계는 캐쉬 메모리 (15a) 와 화상 데이타 기억부 (3a) 사이에도 성립하게 된다.
그리고 CPU (4) 에 의한 화상 데이타의 기입이 종료하고, 리플래쉬 플래그가 (1) 2 가 되면, 컨트롤러 (15) 는 프레임 신호의 입력에 동기하여 이하에 나타내는 계조 데이타 전송처리 및 캐쉬 메모리 (15a) 의 기입처리를 행한다.
먼저 컨트롤러 (15) 는, 2 매 설치되어 있는 화상 데이타 기억부 (3a) 중, CPU (4) 에 의해 화상 데이타가 갱신된 측의 화상 데이타 기억부 (이하, 「화상 데이타 기억부」라고 한다; 3a) 로부터 픽셀 (1, 1) 의 적색 도트에 대응하는 계조 데이타 (4 비트 데이타) 를 판독한다. 도 5 에 도시하는 예에서는 화상 데이타 기억부 (3a) 의 좌표 (001, 001) 에 기억되어 있는 데이타 (000; 16) 에서, 3 개 늘어서 있는 0 중 좌단의 0 이 픽셀 (1, 1) 의 적색 도트의 계조 데이타에 상당한다.
그리고 컨트롤러 (15) 는 그 계조 데이타 (및 그 어드레스) 에 기초하여 드라이버 (2) 의 내장 메모리 (2a) 에 대하여 전송처리를 행한다. 또 이 컨트롤러 (15) 에 의한 계조 데이타의 전송처리는 제 1 실시형태에서 설명한 컨트롤러 (5) 에 의한 전송처리와 동일한 것이므로, 그 설명을 생략한다.
다음에, 컨트롤러 (15) 는 동일한 순서로 픽셀 (1, 1) 의 녹색 도트에 대응하는 계조 데이타의 판독 처리 및 전송처리를 행한다.
또한 컨트롤러 (15) 는 동일한 순서로 픽셀 (1, 1) 의 청색 도트에 대응하는 계조 데이타의 판독 처리 및 전송처리를 행한다.
이하, 컨트롤러 (15) 는 동일한 순서로 제 1 행째의 나머지 픽셀, 즉 픽셀 (2, 1) ∼ (320, 1) 에 대해서도 그 픽셀을 구성하는 각 표시 도트 (R, G, B) 에 대응하는 계조 데이타의 판독 처리 및 전송처리를 행한다.
이 때, 컨트롤러 (15) 는 8 픽셀, 즉 픽셀 (1, 1) ∼ (8, 1), 픽셀 (9, 1) ∼ (16, 1), 픽셀 (17, 1) ∼ (24, 1), …… 을 각각 한 단위로 하여, 그 8 픽셀분에 대한 처리가 종료할 때에 그 8 픽셀을 구성하는 모든 도트 (3 × 8 = 24 도트) 중, 적어도 1 도트에 대응하는 계조 데이타가 (0) 16 또는 (F) 16 이외인 경우, 캐쉬 메모리 (15a) 의 대응하는 비트에 (1) 2 를 기입한다.
예를 들면 도 5 에 도시하는 예에서는 픽셀 (1, 1) ∼ (8, 1) 을 구성하는 모든 도트는 모두 화상 데이타 기억부 (3a) 에서 그 계조 데이타가 (0) 16 이므로, 컨트롤러 (15) 는 캐쉬 메모리 (15a) 에서 비트좌표 (1, 1) 의 데이타를 (0) 2 로 하고 있다.
이상에서, 제 1 행째의 픽셀군, 즉 픽셀 (1, 1) ∼ (320, 1) 의 각 픽셀에 대한 처리가 종료한다.
제 1 행째의 픽셀군에 대한 처리가 종료하면, 다음에 컨트롤러 (15) 는 동일한 순서로 제 2 행째의 픽셀군, 즉 픽셀 (1, 2) ∼ (320, 2) 의 각 픽셀에 대해서도 그 픽셀을 구성하는 각 표시 도트 (R, G, B) 에 대응하는 계조 데이타의 판독 처리 및 전송처리를 행함과 동시에, 8 픽셀마다 캐쉬 메모리 (15a) 로의 기입처리를 행한다.
이하, 컨트롤러 (15) 는 동일한 처리를 제 3 행째 ∼ 제 240 행째의 픽셀군에 대해 순서대로 행한다.
여기에서, 예를 들면 도 5 에 도시하는 예에서, 화상 데이타 기억부 (3a) 의 픽셀 (169, 50) 을 구성하는 3 도트 중, 적색에 대응하는 표시 도트는 그 계조 데이타가 (8) 16 이므로, 컨트롤러 (15) 는 캐쉬 메모리 (15a) 에서 픽셀좌표 (22, 50) 의 데이타 (1 비트) 를 (1) 2 로 하고 있다. 여기에서 169 = (22 -1) × 8 + 1 이므로, LCD 패널 (1) 상의 픽셀 (169, 50) 은 캐쉬 메모리 (15a) 의 비트좌표 (22, 50) 에 대응하고 있다.
이상의 순서로 드라이버 (2) 로의 계조 데이타의 전송처리 및, 캐쉬 메모리 (15a) 로의 기입처리가 종료하면, CPU (4) 에 의한 다음 화상 데이타의 기입 (갱신) 이 있을 때까지 컨트롤러 (15) 는 프레임 신호에 동기하여, 이하에 나타내는 내장 메모리 (2a) 의 기억내용 개서 처리를 반복한다.
최초의 프레임 신호가 입력되면, 컨트롤러 (15) 는 먼저 제 1 프레임에 대한 처리를 개시한다.
여기에서 컨트롤러 (15) 는, 먼저 캐쉬 메모리 (15a) 로부터 (1) 2 가 판독될 때까지, 비트 좌표 (1, 1), (2, 1), (3, 1) …… 의 순서로 각 비트의 데이타 (1 비트) 를 순서대로 계속 판독한다. 또 당연한 일이지만 비트 좌표 (40, n) 의 다음은 비트 좌표 (1, n + 1) 가 판독된다.
그리고 예를 들면, 캐쉬 메모리 (15a) 의 비트 좌표 (i, n) 의 데이타가 (1) 2 인 경우, 컨트롤러 (15) 는 화상 데이타 기억부 (3a) 로부터 픽셀 ((i - 1) × 8 + 1, n) 의 적색 도트에 대응하는 계조 데이타 (4 비트) 를 판독한다.
그리고 그 계조 데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (15) 는 전송처리를 행하지 않는다. 한 편, 그 계조 데이타가 (0) 16 또는 (F) 16 중 어느 것도 아닌 경우에는, 컨트롤러 (15) 는 그 계조 데이타 (및 그 어드레스) 에 기초하여 드라이버 (2) 의 내장 메모리 (2a) 에 대해 상기 전송처리를 행한다.
다음에 컨트롤러 (15) 는 화상 데이타 기억부 (3a) 로부터, 동 픽셀의 녹색 도트에 대응하는 계조 데이타 (4 비트) 를 판독한다.
그리고 그 계조 데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (15) 는 전송처리를 행하지 않는다. 한 편, 그 계조 데이타가 (0) 16 또는 (F) 16 중 어느 것도 아닌 경우에는, 컨트롤러 (15) 는 그 계조 데이타 (및 그 어드레스) 에 기초하여 드라이버 (2) 의 내장 메모리 (2a) 에 대해 상기 전송처리를 행한다.
마지막으로 컨트롤러 (15) 는 화상 데이타 기억부 (3a) 로부터 동 픽셀의 청색 도트에 대응하는 계조 데이타 (4 비트) 를 판독한다.
그리고 그 계조 데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (15) 는 전송처리를 행하지 않는다. 한 편, 그 계조 데이타가 (0) 16 또는 (F) 16 중 어느 것도 아닌 경우에는, 컨트롤러 (15) 는 그 계조 데이타 (및 그 어드레스) 에 기초하여 드라이버 (2) 의 내장 메모리 (2a) 에 대해 상기 전송처리를 행한다.
이하, 컨트롤러 (15) 는 동일한 순서로 픽셀 ((i - 1) × 8 + 2, n) ∼ ((i - 1) × 8 + 8, n) 을 구성하는 각 표시 도트 (R, G, B) 에 대하여, 상술한 계조 데이타의 판독처리와 필요에 따라서 그 계조 데이타의 전송처리를 한다.
그리고 픽셀 ((i - 1) × 8 + 8, n) 에 대한 처리가 종료하면, 컨트롤러 (15) 는 캐쉬 메모리 (15a) 로부터의 판독처리를, 다음 비트 (이 장소는 비트 좌표 (i + 1, n)) 로부터 다시 계속한다.
이상의 동작을 계속하여 캐쉬 메모리 (15a) 의 최종 비트, 즉 비트 좌표 (40, 240) 로부터의 판독 및, 그 데이타에 기초하는 처리가 종료하면 제 1 프레임에 대한 처리를 종료한다.
그리고 다음 프레임 신호가 입력되면, 컨트롤러 (15) 는 제 1 프레임과 동일한 수단으로 제 2 프레임에 대한 처리를 행한다. 이하, 컨트롤러 (15) 는 프레임 신호가 입력될 때에 처리대상인 프레임 번호를 인크리멘트하면서 순서대로, 각 프레임에 대해서 동일한 처리를 반복한다.
이상이 컨트롤러 (15) 에 의한 내장 메모리 (2a) 개서동작의 설명이다.
이상에서, 상기 구성에 의한 표시장치의 동작설명을 종료한다.
앞에 서술한 바와 같이, 본 실시형태에서는 계조도가 중간계조 (1/15 ∼ 14/15) 인 표시 도트에 관해서만 드라이버 (2) 에 대하여 데이타 전송을 행하면 된다.
또 본 실시형태에서는, LCD 패널 (1) 의 각 행 (320 픽셀) 을, 8 픽셀씩 40 분할하고, 그럼으로써 생긴 9600 (= 40 × 240) 개의 분할영역의 각각에 대해 캐쉬 메모리 (15a) 의 각 비트 (9600 비트) 를 할당함과 동시에, 중간계조의 (표시 도트를 갖는다) 픽셀을 갖는 분할영역 (즉, 8 픽셀의 집합) 에 대응하는 픽셀에는 (1) 2 가 기억되어 있다.
그러므로 컨트롤러 (15) 는, 화상 데이타 기억부 (3a) 의 모든 계조 데이타를 참조하지 않아도, 캐쉬 메모리 (15a) 의 기억내용을 참조함으로써 화상 데이타 기억부 (3a) 로부터 중간계조의 표시 도트에 대응하는 계조 데이타만을 찾아낼 수 있다.
이상의 이유에서 본 실시형태에 의하면, 화상데이타 기억부 (3a) 로부터 판독되는 계조 데이타량 및, 드라이버 (2) 에 수송되는 데이타량을 종래 장치보다도 더 적게 억제할 수 있다.
이상, 본 발명의 실시형태를 도면을 참조하여 상술하였지만, 구체적인 구성은 본 실시형태에 한정된 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위의 설계 변경 등이 있어도 본 발명에 포함된다.
예컨대, 상기 각 실시형태에서 각 메모리 (내장 메모리 (2a), VRAM (3), 캐쉬 메모리 (15a)) 와 컨트롤러 (5; 또는 15) 사이의 데이타의 판독 / 기입은 바이트 단위여도 비트 단위여도 상관없다.
또, 제 1 실시형태에서는 LCD 패널 (1) 의 각 행 (320 픽셀) 을 160 픽셀씩 좌우로 2 분할하고, 이것으로 생긴 480 (＝2×240) 개 분할영역의 각각에 대해 프레임 버퍼 (3b) 의 각 비트 (480 비트) 를 할당하고 있지만, LCD 패널 (1) 의 표시화면의 분할형태 및 이것에 대응하는 프레임 버퍼 (3b) 의 기억용량을 상기 일예에는 한정되지 않고, 예컨대 프레임 버퍼 (3b) 의 기억용량을 320×240＝76,800 비트로 하고, LCD 패널 (1) 의 각 픽셀 (320×240 픽셀) 에 대응하여 각각 1 비트를 할당하는 등, 여러 조합을 생각할 수 있다.
동일하게 제 2 실시형태에서 캐쉬 메모리 (15a) 와 LCD 패널 (1) 의 대응관계도 이 제 2 실시형태에 나타낸 일예에는 한정되지 않는다.
또한, 상기 각 실시형태에서는 15 장의 프레임으로 1 화면을 구성하고, 이 15 장의 프레임 중에 온 상태 / 오프 상태의 비율로 1 화면 중 이 표시 도트의 계조가 결정되는 것으로 하였지만, 1 화면을 구성하는 프레임의 수는 15 장에는 한정되지 않고 이것보다 적어도 많아도 상관없다.
이어서, 청구항에 기재된 각 수단과 상기 실시형태의 대응관계를 설명한다.
계조정보 기억수단 … 화상 데이타 기억부 (3a)
유무정보 기억수단 … 프레임 버퍼 (3b; 제 1 실시형태)
캐쉬 메모리 (15a; 제 2 실시형태)
유무정보 기입수단 … 컨트롤러 (5; 제 1 실시형태)
컨트롤러 (15; 제 2 실시형태)
검출수단 … 컨트롤러 (5; 제 1 실시형태)
컨트롤러 (15; 제 2 실시형태)
계조정보 판독수단 … 컨트롤러 (5; 제 1 실시형태)
컨트롤러 (15; 제 2 실시형태)
구동수단 … 드라이버 (2)
표시수단 … LCD 패널 (1)
계조정보 기입수단 … CPU (4)
실시예
이하에 종래 장치 (도 9 참조) 와 상기 실시형태 (도 1, 도 4 참조) 의 데이타 전송량의 비교에 관한 실시예를 나타낸다.
또, 본 실시예의 조건은 이하와 같다.
① LCD 패널 (1) 의 사이즈는 가로 320× 세로 240 픽셀로 한다.
② LCD 패널 (1) 의 각 픽셀은 R(적색), G (녹색), B (청색) 의 3 도트로 구성되는 것으로 한다.
③ LCD 패널 (1) 에서 각 표시 도트는 16 계조 (0/15 ∼ 15/15) 로 표시가능하다.
④ LCD 패널 (1) 의 표시화면의 1/4 을 계조도 8/15 (≒53) 의 중간계조로 하고 나머지를 계조도 0 % 또는 100 % 로 한다.
⑤ 종래 장치와 상기 실시형태 (제 1 실시형태, 제 2 실시형태) 에서 프레임 신호의 주파수는 동일 (150 Hz) 하게 한다.
이상의 조건에서 실시예의 결과는 이하와 같다.
(1) 종래 장치
a. 컨트롤러 (105) 로부터 드라이버 (102) 로의 전송량
종래 장치에서는 전체 표시 도트의 온 / 오프 상태를 나타내는 데이타 (1 비트) 를 모든 프레임에서 드라이버 (102) 에 수송해야 하기 때문에 1 화면 (프레임 15 장) 당 전송량은
320×240×3×15
＝3,456,000 비트
＝432,000 바이트
가 된다.
b. 화상 데이타 기억부 (3a) 로부터 컨트롤러 (105) 로의 전송량
종래 장치에서는, 전체 표시 도트의 계조 데이타 (4 비트) 를 모든 프레임에서 화상데이타 기억부 (3a) 로부터 판독해야 하므로, 1 화면 (프레임 15 장) 당 전송량은
320×240×3×4×15
＝13,824,000 비트
＝1,728,000 바이트
가 된다. 단, 이 경우 판독해야 하는 계조 데이타를 지정하기 위한 어드레스를 수송할 필요가 있으므로, 실제 전송량은 그 2 배, 즉
1,728,000×2
＝3,456,000 바이트
가 된다.
c. 합계
상기 a. 와 b. 를 가산하면 1 화면 (프레임 15 장) 당의 종래 장치에 의한 전송량은
432,000＋3,456,000
＝3,888,000 바이트
가 된다.
(2) 제 1 실시형태
a. 컨트롤러 (5) 로부터 드라이버 (2) 로의 전송량
제 1 실시형태에서는 중간 계조를 표시하는 표시 도트 (전체 도트의 1/4) 에 대해서만 이 표시 도트의 온 / 오프 상태를 나타내는 데이타 (1 비트) 를 2 프레임분만을 수송하면 되기 때문에, 1 화면 (프레임 15 장) 당 전송량은
320×240×3×(1/4)×2
＝115,200 비트
＝14,400 바이트
가 된다. 단, 제 1 실시형태에서는 상기 데이타와 함께 이 표시 도트를 지정하기 위한 좌표 데이타 (어드레스) 를 수송할 필요가 있기 때문에, 실제 전송량은 그 2 배, 즉
14,400×2
＝28,800 바이트
가 된다.
b. VRAM (3) 로부터 컨트롤러 (5) 로의 전송량
제 1 실시형태에서는 프레임 버퍼 (3b) 의 기억내용에 의거하여 화상 데이타 기억부 (3a) 를 액세스한다. 여기에서 프레임 버퍼 (3b) 로부터의 전송량은
2×240×15
＝7200 비트
＝900 바이트
가 된다. 한편, 화상데이타 기억부 (3a) 로부터의 전송량은
(320/2)×(240/2)×3×4×2
＝460,800 비트
＝57,600 바이트
가 된다. 단, 이 경우 판독해야 할 계조 데이타를 지정하기 위한 어드레스를 수송할 필요가 있기 때문에, 실제 전송량은 그 2 배, 즉
57,600×2
＝115,200 바이트
가 된다. 그래서 VRAM (3) 액세스시 합계의 전송량은
900＋115,200
＝116,100 바이트
가 된다.
c. 합계
상기 a. 와 b. 를 가산하면 1 화면 (프레임 15 장) 당 종래 장치에 의한 전송량은
28,800＋116,100
＝144,900 바이트
가 된다.
(3) 제 2 실시형태
a. 컨트롤러 (15) 로부터 드라이버 (2) 로의 전송량
제 2 실시형태의 컨트롤러 (15) 로부터 드라이버 (2) 로의 전송량은 제 1 실시형태와 동일한 값 (28,800 바이트) 이다.
b. 화상데이타 기억부 (3a) 로부터 컨트롤러 (15) 로의 전송량
제 2 실시형태에서는 캐쉬 메모리 (15a) 의 기억내용에 의거하여 화상데이타 기억부 (3a) 를 액세스한다. 여기에서 캐쉬 메모리 (15a) 는 컨트롤러 (15) 에 내장되어 있으므로, 수송시에 소비 전류라는 난점에서 보면 화상데이타 기억부 (3a) 로부터의 전송량만이 문제가 된다. 화상데이타 기억부 (3a) 로부터의 전송량은
(320/2)×(240/2)×3×4×2
＝460,800 비트
＝57,600 바이트
가 된다. 단, 이 경우 판독해야 할 계조 데이타를 지정하기 위한 어드레스를 수송할 필요가 있기 때문에, 실제 전송량은 그 2 배, 즉
57,600×2
＝115,200 바이트
가 된다.
c. 합계
상기 a. 와 b. 를 가산하면 1 화면 (프레임 15 장) 당의 제 2 실시형태에 의한 데이타 전송량은
28,800＋115,200
＝144,000 바이트
가 된다.
(4) 비교결과
이와 같이 제 1 실시형태에서는 종래 장치와 비교하여 1 화면 (프레임 15 장) 당 합계의 데이타 전송량이 약 1/27 (≒3,888,000÷144,900) 로 감소하고, 이것에 따라 소비전류도 감소한다.
또한, 제 2 실시형태에서는 종래 장치와 비교하여 1 화면 (프레임 15 장) 당 합계의 데이타 전송량이 약 1/27 (≒3,888,000÷144,000) 로 감소하고, 이것에 따라 소비전류도 감소한다.
또, 본 실시예에서는 상기 조건 ④ 로 중간 계조의 면적을 LCD 패널 (1) 의 표시화면의 1/4 로 했는데, 중간 계조의 면적이 적으면 적을수록 종래 장치와 상기 실시형태 (제 1 실시형태, 제 2 실시형태) 의 소비전류 차이는 더 커진다.
§3. 제 3 실시 형태
도 6 은, 본 발명의 제 3 실시 형태에 의한 표시 장치의 구성예를 나타내는 블록도이다. 이 도면에 있어서, 도 1 의 각부에 대응하는 부분에는 동일 부호를 붙여 그 설명을 생략한다.
이 도면에서 나타내는 표시 장치에 있어서는, 컨트롤러 (35), VRAM (33) 이 새로 형성되어 있다.
도 6 의 프레임 버퍼 (33b) 의 기억용량은 320 × 240 = 76,800 비트 = 9,600 바이트이고, LCD 패널 (1) 의 각 픽셀 (320 × 240) 에 대응하여, 각각 1 비트가 할당되어 있다. 이하, 여기에서는 프레임 버퍼 (33b) 에 있어서 LCD 패널 (1) 의 픽셀 (m, n) 에 대응하는 데이타 (1 비트) 를 「비트 좌표 (m, n) 의 데이타」라는 형식으로 좌표 지정한다.
컨트롤러 (35) 는, 내부에 리플레슈 플러그 (1 비트 ; 도시 생략) 를 갖고 있다. CPU (4) 는 화상데이타 기억부 (33a) 에 대한 화상데이타의 기입이 종료되면, 그것을 컨트롤러 (35) 에 알리기 위하여 상기 리플레슈 플러그를 (1) 2 로 한다.
또한 컨트롤러 (35) 는, 내부에 캐쉬 메모리 (35a) 를 갖고 있다. 이 캐쉬 메모리 (35a) 의 기억용량은 240 비트 = 30 바이트이고, LCD 패널 (1) 의 각행 (240 행) 에 대응하여 각각 1 비트가 할당되어 있다. 이하, 여기에서는 캐쉬 메모리 (35a) 에 있어서 LCD 패널 (1) 의 제 n 행째에 대응하는 데이타 (1 비트) 를 「비트 번호 n 의 데이타」라는 형식으로 좌표 지정한다.
도 8 은, 본 장치에 있어서의 캐쉬 메모리 (35a), 프레임 버퍼 (33b), 화상데이타 기억부 (33a) 의 기억내용예를 나타내는 설명도이다. 구체적인 일례로, 도 7a 에서 나타낸 표시를 LCD 패널 (1) 상에서 행하는 경우, 이것에 대응하여 도 8 에서 나타낸 각 데이타가 기입된다.
여기에서, 도 8 에서 나타낸 숫자 (001 ∼ 320 및, 001 ∼ 240) 는 LCD 패널 (1) 상에서의 각 픽셀의 좌표를 나타낸다.
전술한 바와 같이, 캐쉬 메모리 (35a) 의 기억용량은, 240 비트로, LCD 패널 (1) 의 각행 (240 행) 에 대응하여 각각 1 비트가 할당되어 있다. 또한 프레임 버퍼 (33b) 의 기억용량은, 320 × 240 비트이고, LCD 패널 (1) 의 각 픽셀 (320 × 240 픽셀) 에 대응하여 각각 1 비트가 할당되어 있다. 또한, 화상데이타 기억부 (33a) 의 기억용량은, 320 × 240 × 3 × 4 비트로, LCD 패널 (1) 의 각 표시 도트 (320 × 240 × 3 도트) 에 대응하여 각각 4 비트가 할당되어 있다.
그리고, CPU (4) 에 의한 화상데이타의 기입이 종료되고, 리플레슈 플러그가 (1) 2 로 되면, 컨트롤러 (35) 는 프레임 번호의 입력에 동기하여 이하에서 나타내는 계조 (階調) 데이타 전송 처리, 프레임 버퍼 (33b) 및 캐쉬 메모리 (35a) 를 기입 처리한다.
우선, 컨트롤러 (35) 는 2 장으로 설정되어 있는 화상데이타 기억부 (33a) 중에서, CPU (4) 에 의하여 화상데이타가 갱신된 측의 화상데이타 기억부 (이하, 「화상데이타 기억부」로 약칭함; 33a) 로부터 픽셀 (1, 1) 의 적색 도트에 대응하는 계조데이타 (4 비트 데이타) 를 기입한다. 도 8 에서 나타낸 예에서는, 화상데이타 기억부 (33a) 의 좌표 (001, 001) 에 기억되어 있는 데이타 (000; 16) 에 있어서, 3 개가 나열되어 있는 “0”내의 좌단의 “0”이, 픽셀 (1, 1) 의 적색 도트인 계조데이타에 상당한다.
그리고, 컨트롤러 (35) 는 상기 계조데이타 (및 그 어드레스) 에 의거하여, 드라이버 (2) 의 내장 메모리 (2a) 에 대하여 전송 처리를 한다.
여기에서, 픽셀 (1, 1) 을 구성하는 3 도트 중에서, 적어도 1 도트에 대응하는 계조데이타가 (0) 16 또는 (F) 16 이외일 경우, 컨트롤러 (35) 는 프레임 버퍼 (33b) 에 있어서, 비트 좌표 (1, 1) 의 비트에 (1) 2 를 기입한다. 도 8 에서 나타낸 예에서는 화상데이타 기억부 (33a) 의 픽셀 (1, 1) 을 구성하는 3 도트는 모두가 그 계조데이타가 (0) 16 이므로, 컨트롤러 (35) 는 프레임 버퍼 (33b) 에 있어서 비트 좌표 (1, 1) 의 비트를 (0) 2 로 하고 있다.
이하, 컨트롤러 (35) 는 동일한 순서로 픽셀 (2, 1) ∼ (320, 1) 의 각 픽셀에 대해서도, 상기 픽셀을 구성하는 각 표시 도트 (R, G, B) 에 대응하는 계조데이타의 판독처리, 전송 처리 및, 프레임 버퍼 (33b) 에의 기입처리를 행한다.
이 때, 프레임 버퍼 (33b) 에 있어서 제 1 행째의 픽셀 군에 대응하는 비트, 즉 비트 좌표 (1, 1) ∼ (320, 1) 의 비트 중에서, (1) 2 인 비트가 1 개 이상일 경우에, 컨트롤러 (35) 는 캐쉬 메모리 (35a) 에 있어서의 제 1 행째에 대응하는 비트, 즉 비트 번호 1 의 비트에 (1) 2 를 기입한다.
제 1 행째의 픽셀 군, 즉 픽셀 (1, 1) ∼ (320, 1) 의 각 픽셀에 대한 처리가 종료되면, 이어서 컨트롤러 (35) 은 동일한 순서로 제 2 행째의 픽셀 군, 즉 픽셀 (1, 2) ∼ (320, 2) 의 각 픽셀에 대해서도 상기 픽셀을 구성하는 각 표시 도트 (R, G, B) 에 대응하는 계조데이타의 판독처리, 전송 처리 및, 프레임 버퍼 (33b) 에의 기입처리를 행한다.
그리고, 컨트롤러 (35) 는 제 1 행째의 픽셀 군과 같이, 프레임 버퍼 (33b) 에 있어서 제 2 행째의 픽셀 군에 대응하는 비트, 즉 비트 좌표 (1, 2) ∼ (320, 2) 의 비트 중에서, (1) 2 인 비트가 1 개 이상일 경우에, 캐쉬 메모리 (35a) 에 있어서 비트 번호 2 의 비트에 (1) 2 를 기입한다.
이하, 컨트롤러 (35) 는 동일한 처리를 제 3 행째 ∼ 제 240 행째의 픽셀 군에 대하여 순차적으로 행한다.
여기에서, 예를 들어 도 8 에서 나타내는 예에 있어서, 화상데이타 기억부 (33a) 의 픽셀 (200, 50) 을 구성하는 3 도트 중에서 적색에 대응하는 표시 도트는 그 계조데이타가 (8) 16 = (1000) 2 이므로, 컨트롤러 (35) 는 프레임 버퍼 (33b) 에 있어서 비트 좌표 (200, 50) 의 비트를 (1) 2 로 하고 있다. 이것에 대응하여 컨트롤러 (35) 는 캐쉬 메모리 (35a) 에 있어서, 제 50 행째에 대응하는 비트, 즉 비트 번호 50 의 비트를 (1) 2 로 하고 있다.
이상의 순서에서, 드라이버 (2) 에의 계조데이타의 전송 처리, 프레임 버퍼 (33b) 및 캐쉬 메모리 (35a) 의 기입처리가 종료되면, CPU (4) 에 의한 다음 화상데이타의 기입 (갱신) 이 있기까지, 컨트롤러 (35) 는 프레임 신호에 동기하여, 이하에서 나타내는 내장 메모리 (2a) 의 기억내용을 대서 (代書) 처리 반복한다.
또한 전술한 바와 같이, 본 장치에서는 15 장의 프레임을 연속하여 순차적으로 반복 표시함으로써 1 장의 표시화면을 구성하고 있다. 또한 전술한 바와 같이, 프레임 번호는 1/150 초 간격으로 입력되는 펄스 신호이다.
즉, 컨트롤러 (35) 는 프레임 신호가 입력되면, 다음 프레임 신호가 입력되기까지 동안 (1/150 초간) 에, 1 장의 프레임 (임시로, 제 t 프레임으로 명명함) 에 대하여 화상데이타를 전송 처리한다. 그리고 다음 프레임 신호가 입력되면, 컨트롤러 (35) 는 제 (t + 1) 프레임에 대하여 화상데이타를 전송 처리한다. 이하, 프레임 신호가 입력될 때마다, 순차적으로 각 프레임이 처리된다. 물론, 제 15 프레임에 대한 처리 다음에는 제 1 프레임에 대한 처리로 돌아간다.
따라서, 최초에 프레임 신호가 입력되면, 컨트롤러 (35) 는, 먼저 제 1 프레임에 대한 처리를 개시한다.
여기에서, 컨트롤러 (35) 는, 먼저 캐쉬 메모리 (35a) 에서 비트 번호 1 의 데이타 (1비트) 를 판독한다. 그리고, 상기 데이타 (0) 2 인 경우, 컨트롤러 (35) 는 캐쉬 메모리 (35a) 에서, 비트 번호 2 의 데이타 (1 비트) 를 판독한다. 이하, 컨트롤러 (35) 는 (1) 2가 판독될 때까지, 캐쉬 메모리 (35a) 에서 데이타 (1 비트) 를 순차적으로 계속하여 기입한다.
그리고, 캐쉬 메모리 (35a) 의 비트 번호 n 의 데이타가 (1) 2 인 경우, 컨트롤러 (35) 는 프레임 버퍼 (33b) 에서 비트 좌표 (1, n) 의 데이타 (1 비트) 를 판독한다. 그리고, 상기 데이타가 (0) 2 인 경우, 컨트롤러 (35) 는 프레임 버퍼 (33b) 에서 비트 좌표 (2, n) 의 데이타 (1 비트) 를 판독한다. 이하, 컨트롤러 (35) 는 (1) 2 가 판독될 때까지 프레임 버퍼 (33b) 에서 제 n 행째의 픽셀에 대응하는 데이타 (1 비트) 를 순차적으로 계속하여 판독한다.
그리고, 프레임 버퍼 (33b) 의 비트 좌표 (m, n) 의 데이타가 (1) 2 인 경우, 컨트롤러 (35) 는 화상데이타 기억부 (33a) 에서 픽셀 (m, n) 의 적색 도트에 대응하는 계조데이타 (4 비트) 를 판독한다.
그리고, 상기 계조데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (35) 는 전송 처리를 하지 않는다. 한편, 계조데이타가 (0) 16 또는 (F) 16 의 어느 한쪽도 아닌 경우, 컨트롤러 (35) 는 상기 계조데이타 (및 그 어드레스) 에 의거하여 드라이버 (2) 의 내장 메모리 (2a) 를 전송 처리한다.
다음으로, 컨트롤러 (35) 는 화상데이타 기억부 (33a) 에서 픽셀 (m, n) 의 녹색 도트에 대응하는 계조데이타 (4 비트) 를 판독한다.
그리고, 계조데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (35) 는 전송 처리를 하지 않는다. 한편, 계조데이타가 (0) 16 또는 (F) 16 의 어느 한쪽도 아닌 경우, 컨트롤러 (35) 는 상기 계조데이타 (및 그 어드레스) 에 의거하여 드라이버 (2) 의 내장 메모리 (2a) 를 전송 처리한다.
마지막으로 컨트롤러 (35) 는 화상데이타 기억부 (33a) 에서 픽셀 (m, n) 의 청색 도트에 대응하는 계조데이타 (4 비트) 를 판독한다.
그리고, 계조데이타가 (0) 16 또는 (F) 16 인 경우, 컨트롤러 (35) 는 전송 처리를 하지 않는다. 한편, 계조데이타가 (0) 16 또는 (F) 16 의 어느 한쪽도 아닌 경우, 컨트롤러 (35) 는 상기 계조데이타 (및 그 어드레스) 에 의거하여 드라이버 (2) 의 내장 메모리 (2a) 에 대하여, 후술하게 될 전송 처리를 행한다.
이하, 컨트롤러 (35) 는 프레임 버퍼 (33b) 에서 제 n 행째의 픽셀에 대응하는 데이타 (1 비트) 를 비트 좌표 (320, n) 의 데이타까지, 순차적으로 계속하여 판독하고, 상기 데이타가 (1) 2인 경우, 상기 픽셀의 각 도트 (R, G, B) 에 대하여, 상기 계조데이타의 판독 처리와, 필요에 따라서 상기 계조데이타를 전송 처리한다.
그리고, 프레임 버퍼 (33b) 에 있어서 제 n 행째의 최후의 픽셀에 대응하는 비트, 즉 비트 좌표 (320, n) 의 비트에 대한 처리가 종료되면, 컨트롤러 (35) 는 캐쉬 메모리 (35a) 에서의 판독 처리로 되돌아간다.
그리고, 캐쉬 메모리 (35a) 에 있어서, 최후의 비트 번호 (240) 의 데이타에 대한 처리가 종료되면, 제 1 프레임에 대한 처리를 종료한다.
그리고, 다음 프레임 신호가 입력되면, 컨트롤러 (35) 는 제 1 프레임과 동일한 순서로, 제 2 프레임을 처리한다. 이하, 컨트롤러 (35) 는 프레임 번호가 입력될 때마다 처리 대상인 프레임 번호를 증가시키면서 순차적으로 각 프레임에 대하여 동일한 처리를 반복한다.
이상이 컨트롤러 (35) 에 의한 내장 메모리 (2a) 의 대서 동작에 대한 설명이다.
제 3 실시 형태에서는 계조도가 중간 계조 (1/15 ∼ 14/15) 인 표시 도트에 관해서만, 드라이버 (2) 에 대하여 데이타 전송을 실시하면 된다.
그리고, 이 때, 실시형태에 의하면, 프레임버퍼 (33b) 에 있어서, 중간계조의 (표시도트를 가짐) 픽셀에 대응하는 비트좌표 (m, n) 의 도트에는, (1) 2 가 기억되어 있으며, 또, 캐시메모리 (35a) 에서, 중간계조의 (표시도트를 가짐) 픽셀을 갖는 행에 대응하는 비트번호 (n) 의 비트에는, (1) 2 가 기억되어 있으므로, 콘트롤 (35) 은, 화상데이타 기억부 (33a) 의 모든 계조데이타를 참조하지 않아도, 캐시메모리 (35a) 및 프레임버퍼 (33b) 의 기억내용을 참조함으로써, 화상데이타 기억부 (33a) 에서, 중간계조의 표시도트에 대응하는 계조데이타만을 찾아낼 수 있다.
이상의 이유로부터, 본 장치에 의하면, 화상데이타 기억부 (33a) 에서 독출하는 계조데이타량 및, 드라이버 (2) 에 전송하는 데이타량을, 종래장치보다도 상당히 적게 억제할 수 있다.
이상, 본 발명의 제 3 실시형태를 도면을 참조하여 기술해 왔는데, 구체적인 구성은 이 실시형태에 한정되는 것은 아니고, 본 발명의 요지를 일탈하지 않는 범위의 설계의 변경 등이 있어도 본 발명에 포함된다.
예를 들면, 본 실시형태에서, 각 메모리 (내장메모리 (2a), VRAM (3a), 캐시메모리 (35a)) 와 컨트롤러 (35) 와의 사이의 데이타의 독출/기입은 바이트단위이어도 단위이어도 상관없다.
또, 본 실시형태에서는, 프레임버퍼 (33b) 의 기억용량을, 320 × 240 = 76,800 비트로서, LCD 패널 (1) 의 각 픽셀 (320 × 240 픽셀) 에 대응하여, 각각 1 비트를 할당되어 있는데, LCD 패널 (1) 의 표시화면의 분할형태 및, 이에 대응하는 프레임버퍼 (33b) 의 기억용량은, 상기 일 예에는 한정되지 않고, 예를 들면, 프레임 버퍼 (33b) 의 기억용량을, 2 × 240 = 480 비트로 함과 동시에, LCD 패널 (1) 의 각 행 (320 픽셀)을, 160 픽셀씩 좌우로 2 분할하고, 이로써 발생한 480 (=2 ×240) 개의 분할영역의 각각에 대하여, 프레임버퍼 (33b) 의 각 비트 (480 비트) 를 할당하는 등, 여러 가지 조합을 생각할 수 있다.
마찬가지로, 캐시메모리 (33a) 와 LCD 패널 (1) 과의 대응관계도, 본 실시형태에 나타낸 일 예에는 한정되지 않는다.
또, 상기 각 실시형태에서는, 15 장의 프레임으로 1 화면을 구성하고, 상기 15 장의 프레임 중에서의 온 상태/오프 상태의 비율에 따라, 1 화면중의 상기 표시도트의 계조가 결정된다고 했는데, 1 화면을 구성하는 프레임의 수는, 15 장에는 한정되지 않고, 그보다 적어도 많아도 상관없다.
다음에, 청구항 기재의 수단과 제 3 실시형태와의 대응관계를 설명한다.
계조정보 기억수단 : 화상데이타기억부 (33a)
제 1 유무정보 기억수단 : 프레임 버퍼 (33b)
제 2 유무정보 기억수단 : 캐시메모리 (35a)
제 1 유무정보 기입수단 : 컨트롤러 (35)
제 2 유무정보 기입수단 : 컨트롤러 (35)
제 1 검출수단 : 컨트롤러 (35)
제 2 검출수단 : 컨트롤러 (35)
계조정보 독출수단 : 컨트롤러 (35)
구동수단 : 드라이버 (2)
표시수단 : LCD 패널 (1)
계조정보 기입수단 : CPU (4)
(실시예)
이하에, 종래장치 (도 9 참조) 와 제 3 실시형태 (도 6 참조) 의 데이타 전송량의 비교에 관한 실시예를 나타낸다.
또한, 본 실시예의 조건은 아래와 같다.
① LCD 패널 (1) 의 크기는, 가로 320 × 세로 240 픽셀로 한다.
② LCD 패널 (1) 의 각 픽셀은, 적(R), 녹(G), 청(B) 의 3 도트로 구성되는 것으로 한다.
③ LCD 패널 (1) 에서, 각 표시도트는, 16 계조 (0/15 ∼ 15/15) 로 표시가능으로 한다.
④ LCD 패널 (1) 의 표시화면의 1/4를 계조도 8/15 (≒53) 의 중간계조로 하고, 나머지를 계조도 0 % 또는 100 % 로 한다.
⑤ 종래장치와 제 3 실시형태에 있어서, 프레임 신호의 주파수는 동일 (150 Hz) 한 것으로 한다.
이상의 조건에서의 실시예의 결과는 아래와 같다.
(1) 종래장치
a. 컨트롤러 (105) 에서 드라이버 (102) 로의 전송량
종래장치에서는, 전 (全) 표시도트의 온/오프 상태를 나타낸 데이타 (1 비트) 를, 모든 프레임에서, 드라이버 (102) 로 전송하지 않으면 안되므로, 1 화면 (프레임 15 장) 당의 전송량은, 320 × 240 × 3 × 15 = 3,456,000 비트 = 432,000 바이트 가 된다.
b. 화상데이타 기억부 (3a) 에서 컨트롤러 9105) 로의 전송량
종래장치에서는, 전표시 도트의 계조데이타 (4 비트) 를, 모든 프레임에서, 화상데이타 기억부 (3a) 에서 독출하지 않으면 안되므로, 1 화면 (프레임 15 장) 당의 전송량은, 320 × 240 × 3 × 4 × 15 = 13,824,000 비트 = 1,728,000 바이트가 된다. 단, 이 경우, 독출해야 되는 계조데이타를 지정하기 위한 어드레스를 전솔할 필요가 있으므로, 실제의 전송량은, 이 2 배, 즉, 1,728,000 × 2 = 3,456,000 바이트가 된다.
c.합계
상기 a. 와 b.를 가산하면, 1 화면 (프레임 15 장) 당의 종래장치에 의한 전송량은, 432,000 ＋ 3,456,000 = 3,888,000 바이트가 된다.
(2) 제 3 실시형태
a. 컨트롤러 (35) 에서 드라이버 (9) 로의 전송량
제 3 실시형태에서는, 중간계조를 표시하는 표시도트 (전 도트의 1/4) 에 대해서만, 상기 표시도트의 온/오프 상태를 나타낸 데이타 (1 비트) 를 2 프레임분만 전송하면 되므로, 1 화면 (프레임 15 장) 당의 전송량은, 320 × 240 × 3 × (1/4) × 2 = 115,200 비트 = 14,400 바이트가 된다. 단, 제 3 실시형태에서는, 상기 데이타와 함께, 상기 표시도트를 지정하기 위한 좌표데이타 (어드레스) 를 전송할 필요가 있으므로, 실제의 전송량은, 이 2 배, 즉, 14,400 × 2 = 28,800 바이트가 된다.
b. VRAM (33) 에서 컨트롤러 (35) 로의 전송량
제 3 실시형태에서는, 캐시메모리 (35a) 의 기억내용에 근거하여, 프레임버퍼 (33b) 를 액세스하여, 상기 프레임버퍼 (33b) 의 기억내용에 근거하여, 화상데이타 기억부 (33a) 를 액세스한다. 여기에서, 캐시메모리 (35a) 는 컨트롤러 935) 에 내장되어 있으므로, 전송시에서의 소비전류라는 관점에서 보면, 프레임버퍼 (33b) 및 화상데이타 기억부 (33a) 에서의 전송량만이 문제가 된다. 여기에서, 프레임버퍼 (33b) 에서의 전송량은, 320 × (240/2) = 38,400 비트 = 4,800 바이트가 된다. 한편, 화상데이타 기억부 (33a) 에서의 전송량은, (320/2) × (240/2) ×3 × 4 × 2 = 460,800 비트 = 57,600 바이트가 된다. 단, 이 경우, 독출해야 하는 계조데이타를 지정하기 위한 어드레스를 전송할 필요가 있으므로, 실제의 전송량은, 이 2 배, 즉, 57,600 × 2 = 115,200 바이트가 된다. 따라서, VRAM (33) 액세스시의 합계의 전송량은, 4,800 ＋ 115,200 = 120,000 바이트가 된다.
c. 합계
상기 a. 와 b.를 가산하면, 1 화면 (프레임 15 장) 당의 상기 실시형태에 의한 데이타 전송량은, 28,800 ＋ 120,000 = 140,800 바이트가 된다.
(3) 비교결과
이와 같이, 제 3 실시형태에서는, 종래장치와 비교하여, 1 화면 (프레임 15 장) 당의 합계의 데이타 전송량이 1/26 (≒3,888,000 ÷ 148,800) 으로 감소하고, 이에 따라, 소비전류도 감소된다.
또, 제 3 실시형태에서는, 상기 조건 ④ 로서, 중간계조의 면적을 LCD 패널 (1) 의 표시화면의 1/4 로 했는데, 중간계조의 면적이 적으면 적을수록, 종래장치와 본 실시형태와의 소비전류차는 더욱 커진다.
이상 설명한 바와 같이, 본 발명에 의하면, 계조정보 기억수단과 표시수단 사이의 데이타 전송량이 적어지므로, 상기 데이타전송량에 관련되는 소비전류를 낮게 억제할 수 있다는 효과가 있다.

Claims (17)

  1. 복수의 표시도트로 구성되는 표시수단의 각 표시도트에 대응하여, 이 표시도트의 표시계조를 나타내는 계조정보를 기억하는 계조정보 기억수단과,
    상기 계조정보 기억수단의 기억영역을 복수의 영역으로 분할한 영역인 분할영역에 대하여, 각 분할영역 내에 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 경우에 소정치를 나타내는 유무정보를 각 분할영역에 대응하여 기억하는 유무정보 기억수단과,
    상기 계조정보 기억수단에 기억된 계조정보에 의거하여, 상기 유무정보 기억수단에 상기 유무정보를 기입하는 유무정보 기입수단과,
    상기 유무정보 기억수단에 기억된 유무정보에 의거하여, 상기 계조정보 기억수단을 구성하는 분할영역 중에서, 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 분할영역만을 검출하는 검출수단과,
    상기 검출수단이 검출한 분할영역에서 중간계조인 계조정보만을 읽어들여 출력하는 계조정보 판독수단과,
    상기 계조정보 판독수단이 출력한 계조정보를 기억함과 동시에 이 기억한 계조정보에 의거하여 이 계조정보에 대응하는 표시도트를 이 계조정보가 나타내는 표시계조로 구동표시하는 구동수단을 구비하는 것을 특징으로 하는 표시제어장치.
  2. 제 1 항에 있어서, 상기 계조정보 기억수단과 상기 유무정보 기억수단은, 동일한 집적회로 내에 설치되어 있는 것을 특징으로 하는 표시제어장치.
  3. 제 1 항에 있어서, 상기 유무정보 기입수단과 상기 검출수단과 상기 계조정보 판독수단 중 적어도 1 개 이상과, 상기 유무정보 기억수단은 동일한 집적회로 내에 설치되어 있는 것을 특징으로 하는 표시제어장치.
  4. 제 1 항에 있어서, 상기 표시수단은 소정수의 표시도트로 구성되는 픽셀을 단위로 하여 이 픽셀의 행열로 구성되고,
    상기 분할영역은, 상기 계조정보 기억수단의 기억영역을, 상기 행열의 각 행에 대응하여 분할한 영역인 것을 특징으로 하는 표시제어장치.
  5. 제 1 항에 있어서, 상기 표시수단은 소정수의 표시도트로 구성되는 픽셀을 단위로 하여, 이 픽셀의 행열로 구성되고,
    상기 분할영역은, 상기 계조정보 기억수단의 기억영역을, 상기 행열의 각 행을 구성하는 복수의 픽셀에 대응하여 분할한 영역인 것을 특징으로 하는 표시제어장치.
  6. 제 1 항에 있어서, 제 1 소정번호부터 제 2 소정번호까지를 반복하여 계수하는 계수수단을 구비하고,
    상기 구동수단은,
    상기 표시수단의 각 표시도트에 대응하여, 이 표시도트를 온 상태와 오프 상태 중 어느 것으로 할지를 나타내는 지시정보를 기억하는 지시정보 기억수단과,
    상기 지시정보 기억수단에 기억된 지시정보에 의거하여 대응하는 각 표시도트를 온 상태 또는 오프 상태로 하는 점멸수단을 구비하고,
    상기 계조정보 판독수단은,
    상기 판독수단이 검출한 분할영역에서 중간계조인 계조정보만을 읽어들이는 계조정보 판독수단과,
    상기 계조정보 판독수단이 읽어들인 계조정보에 대해서만, 이 계조정보와 상기 계수수단이 나타내는 현재의 번호에 의거하여, 상기 지시정보 기억수단에 지시정보를 기입하는 지시정보 기입수단을 구비하는 것을 특징으로 하는 표시제어장치.
  7. 제 6 항에 있어서, 상기 지시정보 기억수단과 상기 점멸수단은, 동일한 집적회로 내에 설치되어 있는 것을 특징으로 하는 표시제어장치.
  8. 제 1 항에 기재된 표시제어장치와,
    복수의 표시도트로 구성되는 표시수단과,
    상기 계조정보 기억수단에 임의의 계조정보를 기입하는 계조정보 기입수단을 구비하는 것을 특징으로 하는 표시장치.
  9. 제 8 항에 있어서, 상기 표시수단은, 액정표시패널인 것을 특징으로 하는 표시장치.
  10. 복수의 표시도트로 구성되는 표시수단의 각 표시도트에 대응하여 이 표시도트의 표시계조를 나타내는 계조정보를 기억하는 계조정보 기억수단과,
    상기 계조정보 기억수단의 기억영역을 복수의 영역으로 분할한 영역인 제 1 분할영역에 대하여, 각 제 1 분할영역 내에 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 경우에 제 1 소정치를 나타내는 유무정보를 각 제 1 분할영역에 대응하여 기억하는 제 1 유무정보 기억수단과,
    상기 제 1 유무정보 기억수단의 기억영역을 복수의 영역으로 분할한 영역인 제 2 분할영역에 대하여, 각 제 2 분할영역 내에 기억된 제 1 유무정보 중 적어도 1 개 이상이 상기 제 1 소정치인 경우에 제 2 소정치를 나타내는 제 2 유무정보를 각 제 2 분할영역에 대응하여 기억하는 제 2 유무정보 기억수단과,
    상기 계조정보 기억수단에 기억된 계조정보에 의거하여, 상기 제 1 유무정보 기억수단에, 상기 제 1 유무정보를 기입하는 제 1 유무정보 기입수단과,
    상기 제 1 유무정보 기억수단에 기억된 제 1 유무정보에 의거하여 상기 제 2 유무정보 기억수단에, 상기 제 2 유무정보를 기입하는 제 2 유무정보 기입수단과,
    상기 제 2 유무정보 기억수단에 기억된 제 2 유무정보에 의거하여 상기 제 1 유무정보 기억수단을 구성하는 제 2 분할영역 중에서, 기억된 제 1 유무정보 중 적어도 1 개 이상이 상기 제 1 소정치인 제 2 분할영역만을 검출하는 제 1 검출수단과,
    상기 제 1 검출수단이 검출한 제 2 분할영역에 기억된 제 1 유무정보에 의거하여, 상기 계조정보 기억수단을 구성하는 제 1 분할영역 중에서, 기억된 계조정보 중 적어도 1 개 이상이 중간계조인 제 1 분할영역만을 검출하는 제 2 검출수단과,
    상기 제 2 검출수단이 검출한 제 1 분할영역에서, 중간계조인 계조정보만을 읽어들여 출력하는 계조정보 판독수단과,
    상기 계조정보 판독수단이 출력한 계조정보를 기억함과 동시에, 이 기억한 계조정보에 의거하여, 이 계조정보에 대응하는 표시도트를 이 계조정보가 나타내는 표시계조로 구동표시하는 구동수단을 구비하는 것을 특징으로 하는 표시제어장치.
  11. 제 10 항에 있어서, 상기 계조정보 기억수단과 상기 제 1 유무정보 기억수단은, 동일한 집적회로 내에 설치되어 있는 것을 특징으로 하는 표시제어장치.
  12. 제 10 항에 있어서, 상기 제 1 유무정보 기입수단과 상기 제 2 유무정보 기입수단과 상기 제 1 검출수단과 상기 제 2 검출수단과 상기 계조정보 판독수단 중 적어도 1 개 이상과, 상기 제 2 유무정보 기억수단은, 동일한 집적회로 내에 설치되어 있는 것을 특징으로 하는 표시제어장치.
  13. 제 10 항에 있어서, 상기 표시수단은 소정수의 표시도트로 구성되는 픽셀을 단위로 하여 이 픽셀의 행열로 구성되고,
    상기 제 1 분할영역은, 상기 계조정보 기억수단의 기억영역을 상기 행열의 각 픽셀에 대응하는 영역으로 분할한 영역이고,
    상기 제 2 분할영역은, 상기 제 1 유무정보 기억수단의 기억영역을 상기 행열의 각 행에 대응하는 영역으로 분할한 영역인 것을 특징으로 하는 표시제어장치.
  14. 제 10 항에 있어서, 제 1 소정번호부터 제 2 소정번호까지를 반복하여 계수하는 계수수단을 구비하고,
    상기 구동수단은,
    상기 표시수단의 각 표시도트에 대응하여, 이 표시도트를 온 상태와 오프 상태 중 어느 것으로 할지를 나타내는 지시정보를 기억하는 지시정보 기억수단과,
    상기 지시정보 기억수단에 기억된 지시정보에 의거하여, 대응하는 각 표시도트를 온 상태 또는 오프 상태로 하는 점멸수단을 구비하고,
    상기 계조정보 판독수단은,
    상기 제 2 검출수단이 검출한 제 1 분할영역에서, 중간계조인 계조정보만을 읽어들이는 계조정보 판독수단과,
    상기 계조정보 판독수단이 읽어들인 계조정보에 대해서만, 이 계조정보와 상기 계수수단이 나타내는 현재의 번호에 의거하여 상기 지시정보수단에 지시정보를 기입하는 지시정보 기입수단을 구비하는 것을 특징으로 하는 표시제어장치.
  15. 제 14 항에 있어서, 상기 지시정보 기억수단과 상기 점멸수단은 동일한 집적회로 내에 설치되어 있는 것을 특징으로 하는 표시제어장치.
  16. 제 10 항에 기재된 표시제어장치와,
    복수의 표시도트로 구성되는 표시수단과,
    상기 계조정보 기억수단에 임의의 계조정보를 기입하는 계조정보 기입수단을 구비하는 것을 특징으로 하는 표시장치.
  17. 제 16 항에 있어서, 상기 표시수단은, 액정표시패널인 것을 특징으로 하는 표시장치.
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