JPH08263015A

JPH08263015A - メモリインターフェイス回路

Info

Publication number: JPH08263015A
Application number: JP6998895A
Authority: JP
Inventors: Hiroyuki Furukawa; 浩之古川; Kunihiko Yamamoto; 邦彦山本
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-03-28
Filing date: 1995-03-28
Publication date: 1996-10-11
Anticipated expiration: 2017-02-04
Also published as: KR100234612B1; KR960035628A; JP3253481B2; TW344069B; US5929832A

Abstract

(57)【要約】（修正有）【目的】シングルスキャンに対応する入力データ信号
を、デュアルスキャンに変換することにより、従来のイ
ンターフェイスとの互換を保ちつつ液晶の駆動マージン
を確保し、しかも、表示データを格納するために必要な
メモリ容量を、ＡＡ法や分散型ＭＬＳ法で必要となるメ
モリ容量の半分にして、非分散型ＭＬＳ法でのメモリ容
量低減のメリットを生かす。【構成】メモリインターフェイス回路１００におい
て、液晶パネル９の１表示画面分の入力データ信号を格
納可能なメモリ容量を有するメモリ１と、該１表示画面
分に対応する入力データ信号がシングルスキャンにより
該メモリ１に書き込まれ、デュアルスキャンにより該１
表示画面の上画面部分９ａ及び下画面部分９ｂに対応し
て読み出されるよう制御する制御回路２とを備え、該下
画面部分９ｂの読出しタイミングが、上画面部分９ａの
読出しタイミングに対して、書き込み信号の１フレーム
期間のおよそ１／２の期間だけ遅れる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はメモリインターフェイス
回路に関し、特にＣＲＴやＴＦＴ液晶パネルなどデータ
入力としてシングルスキャンに対応したデータ信号を要
求する表示装置に対する出力インターフェイスを持つ機
器からのデータ信号を、主に高速応答性を持つ単純マト
リクス型ＳＴＮ液晶表示装置に適したデータ信号に変換
する回路におけるアクセスに関するものである。

【０００２】本発明は、パソコン、ワープロをはじめと
する各種ＯＡ機器やマルチメディア端末、ＡＶ（オーデ
ィオビジュアル）機器など、従来の一般的なデータ信号
が入力として要求される表示装置に対して適用可能であ
る。

【０００３】

【従来の技術】マトリクス型液晶表示装置は、その駆動
方式について単純マトリクス型とアクティブマトリクス
型とに大別することができる。このうちアクティブマト
リクス型の表示装置は、ＴＦＴ（ＴｈｉｎＦｉｌｍ
Ｔｒａｎｓｉｓｔｏｒ）素子やＭＩＭ（ＭｅｔａｌＩ
ｎｓｕｌａｔｏｒＭｅｔａｌ）素子をスイッチ素子と
して用いた方式に代表される。この方式の表示装置で
は、マトリクス状に配置された走査電極とデータ電極の
各交点に、トランジスタやダイオードからなるスイッチ
ング素子を設け、各画素ごとに独立して電荷を印加して
液晶をＴＮ（ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モード
で動作させることにより高いコントラストと応答速度の
両立を図っている。

【０００４】しかしながら、アクティブ型の表示装置で
は、その構造が複雑であるため、高歩留まりで高精細か
つ大画面のパネルを実現することは非常に困難であり、
そのため製造コストも高くなる。

【０００５】これに対し、液晶をＳＴＮ（Ｓｕｐｅｒ
ＴｗｉｓｔｅｄＮｅｍａｔｉｃ）モードで動作させる
方式に代表される単純マトリクス型の表示装置は、その
構造が単純であるため、アクティブ型表示装置に比べて
低コストで大画面化の要求に応えることができる。

【０００６】一般に単純マトリクス型ＳＴＮ液晶表示装
置では、一つの走査電極に１フレーム期間に一度だけ大
きな選択パルスを印加する線順次駆動（以下、Ｄｕｔｙ
駆動ともいう。）によって表示を行っている。

【０００７】従来のＳＴＮ液晶表示装置では、液晶の応
答速度が比較的低速であったので、動作が極めて単純な
線順次駆動を行っても、液晶への印加電圧の波形そのも
のに液晶が応答するフレーム応答現象は発生せず、印加
した実効電圧のＯＮ／ＯＦＦ比通りに液晶が応答するこ
ととなり、これにより実用となるコントラストを得てい
た。

【０００８】しかし、近年のマルチメディア化は、液晶
パネルにも自然な動画表示が行える高速応答性を求める
ようになってきた。そこで、動画の表示が可能な高速応
答でかつ高解像度の単純マトリクス型ＳＴＮ液晶表示パ
ネルに、従来の線順次駆動をそのまま適用すると、フレ
ーム応答現象によって光学的にコントラストが低下して
しまう。

【０００９】ここでこのフレーム応答現象について簡単
に説明する。従来の線順次駆動方式の液晶表示装置で
は、１フレーム期間内に走査線を１本毎に順次選択し、
これにタイミングを合わせて表示パターンに応じた信号
をデータ信号電極に一斉に印加する動作を、水平同期期
間ごとに繰り返すことにより、液晶による画像表示を行
っていた。

【００１０】液晶は、一般的に、画素に印加される駆動
波形の実効値に応答すると考えられる。ここで、選択画
素および非選択画素に印加される実効電圧を、それぞれ
Ｖｏｎ（ｒｍｓ）およびＶｏｆｆ（ｒｍｓ）とすると、
駆動マージン（Ｖｏｎ（ｒｍｓ）／Ｖｏｆｆ（ｒｍ
ｓ））は、電圧平均化法によりその最大値が、（Ｖon(rms) ／Ｖoff(rms)) ＝√〔（√Ｎ＋１）／（√Ｎ−１）〕…（１）となる。ここで、Ｎは走査線数、１／Ｎはデューティ数
であり、また通常、Ｖｏｆｆ（ｒｍｓ）は液晶の閾値電
圧Ｖｔｈに設定されている。

【００１１】ところで、液晶の粘度の低減や液晶層の薄
層化などで高速な応答特性をもつ液晶パネルを実現する
と、このような本来の実効値応答から逸脱し、駆動波形
自体に応答するようになる。この現象がいわゆるフレー
ム応答現象である。

【００１２】したがって、非選択画素においてＶｏｆｆ
＝Ｖｔｈに設定してもオフ透過率の上昇を生じる。ま
た、選択画素においてはＶｏｎ（ｒｍｓ）の最適実効電
圧が印加されているにも関わらず、実際の透過率は減少
してしまう。よって高速ＳＴＮ液晶パネルにおいて従来
の線順次駆動を適用した場合、表示コントラストの著し
い低下が発生する。

【００１３】このため、高速かつ高解像度のＳＴＮ液晶
パネルにおいてその光学的コントラストを維持するため
には、フレーム応答現象を抑制するように液晶を駆動す
る必要がある。

【００１４】これに対する一つの対応策として、複数走
査線同時選択駆動法と言われる駆動法が従来から提案さ
れている。なお、この駆動方法は、上述したＤｕｔｙ駆
動に対してアクティブ駆動とも呼ばれている。

【００１５】このアクティブ駆動法では、フレーム応答
現象を抑制するため１フレーム期間中に複数の走査線を
同時に選択することで、１フレーム期間内に１本の走査
電極に対し複数回の小さな走査選択パルスを与え、液晶
の累積応答効果を利用し高速化と高コントラスト化の両
立を図っている。

【００１６】このとき単純マトリクス液晶パネルは、Ｔ
ＦＴ液晶パネルのように各画素に対して独立に電荷を与
えることができないため、単純に複数の走査線を同時に
選択駆動すると同一電極上の他の画素情報の影響を受け
て正常な表示が行えない。

【００１７】そこで、入力画像データに直交行列を用い
て一旦直交変換演算処理を施し、変換された入力画像デ
ータをデータ電極側から印加し、また、走査電極側から
は変換に用いた直交行列の列ベクトルの要素を走査電圧
パルスとして印加し、パネル側で、変換された入力画像
データの逆変換が行われるようにすることにより、入力
画像を再生するようにしている。これにより複数の走査
電極に選択パルスを同時に与えても、各画素に対して線
順次駆動による場合と同一の実効電圧を与えることがで
き正常な表示が得られる。

【００１８】なお、図２は一般的なアクティブ駆動法を
用いた液晶表示装置のシステムを示すブロック図であ
り、図において、２００は、高速応答の液晶パネル（Ｓ
ＴＮ−ＬＣＤ）２０１と、該液晶パネル２０１のデータ
電極を駆動するセグメントドライバ２０２と、該液晶パ
ネル２０１の走査電極を駆動するコモンドライバ２０３
とを有する液晶表示装置である。またこの液晶表示装置
２００には、直交関数を格納している直交関数ＲＯＭ２
０４と、該ＲＯＭ２０４からの直交関数に基づいて入力
画像信号に直交変換演算処理を施す直交変換回路２０５
とが設けられている。

【００１９】上述した駆動原理により液晶パネルを駆動
するアクティブ駆動法は、走査電極の選択の方法によっ
て大きく二種類に分類できる。すなわち、その１つは、
直交関数にＷＡＬＳＨ関数等を用い、該関数に基づいて
導出される正もしくは負の電圧を全走査電極に一斉に印
加するアクティブアドレッシング法（Ｔ．Ｊ．Ｓｃｈｅ
ｆｆｅｒ，ｅｔａｌ．，ＳＩＤ’９２，Ｄｉｇｅｓ
ｔ，ｐ．２２８，特開平５−１００６４２号公報他）で
ある。またもう１つは、１フレーム期間を複数の期間に
均等分割し各期間毎に異なる複数の走査線を同時に選択
するシーケンシーアドレッシング法（Ｔ．Ｎ．Ｒｕｃｈ
ｍｏｎｇａｔｈａｎｅｔａｌ．，ＪａｐａｎＤｉ
ｓｐｌａｙ９２，Ｄｉｇｅｓｔ，ｐ．６５，特開平５
−４６１２７号公報他）に代表される複数ライン選択駆
動法（ＭＬＳ法：ＭｕｌｔｉｐｌｅＬｉｎｅＳｅｌｅ
ｃｔｉｏｎ）である。

【００２０】ＭＬＳ駆動法は、同時に選択する走査線の
数がＡＡ法（ＡｃｔｉｖｅＡｄｄｒｅｓｓｉｎｇＭ
ｅｔｈｏｄ）に比べて少なくてすむため、直交変換演算
処理に要する演算回路規模が必然的に小さくなるという
メリットがある。またＭＬＳ駆動法の場合、その駆動原
理上、正あるいは負の電圧からなる選択電位以外に零の
電位の非選択状態が必要であるため、走査電極側に３値
ドライバが必要になる。

【００２１】データ電極側のドライバは選択本数の少な
いＭＬＳ駆動法の場合には、選択本数＋１個の出力電圧
レベルを持つマルチレベルドライバが、選択本数が多い
ＭＬＳ駆動法やＡＡ法では、データ電極側の負荷が大き
くなるため、アナログ出力ドライバが必要になる。

【００２２】ところで、ＭＬＳ駆動法はその直交関数行
列の選び方によりさらに分散型ＭＬＳ法と非分散型ＭＬ
Ｓ法とに分けられる。

【００２３】図３はＡＡ法、分散型ＭＬＳ法、非分散型
ＭＬＳ法において用いる直交関数の例を示しており、図
３（ａ）はＡＡ法に用いる直交関数の例、図３（ｂ）は
分散型ＭＬＳ法に用いる直交関数の例、図３（ｃ）は非
分散型ＭＬＳに用いる直交関数の例を示している。

【００２４】一般的に分散型ＭＬＳ法は、非分散型ＭＬ
Ｓ法に比べて走査選択パルスがより均等に分布している
ため、該非分散型ＭＳＬ法の場合より少ない選択本数で
同等のコントラストを得ることができると言われてい
る。

【００２５】ＶＧＡクラスの解像度を持つ高速ＳＴＮ液
晶パネルでは、通常、分散型ＭＬＳ法の場合、同時に選
択される走査線の本数（走査選択本数）を７〜１５本
に、非分散型ＭＬＳ法の場合、走査選択本数を６０〜１
２０本程度に設定することが多い。

【００２６】ここで、画像データの直交変換演算を行う
ためには、選択本数分の要素からなる表示画像の列方向
データベクトルの要素と、直交関数行列の列ベクトルの
要素との積和演算を行う必要がある。

【００２７】すなわち、テレビやパソコン用ディスプレ
イの映像信号をはじめとする従来の一般的な映像信号で
は、１表示画面の行方向にデータがスキャンされていた
ものが、アクティブ駆動法では、その列方向にデータを
スキャンすることが要求される。従って、データ信号の
並び替えを行うためにフレームメモリなどのデータ格納
手段が必要になる。

【００２８】このフレームメモリの容量は直交関数行列
の構成（１フレーム期間内の演算の順序）に左右され、
ＡＡ法や分散型ＭＬＳ法では、１フレーム期間内で均等
に走査選択パルスが発生されるため、その演算の順序の
関係上１フレーム分の画像データを格納するメモリ容量
が必要となる。さらに、表示画像の直交変換は１フレー
ム期間を通じて演算処理が完成するため、１フレーム内
でメモリに格納されているデータの内容に変化があると
パネル側での正常な逆変換が行えなくなる。このため、
フレーム間のデータの連続性を保つため、メモリからデ
ータを読み出している間には次のフレームのデータ信号
を別のメモリに書き込んでおかねばならない。このよう
に実際には２フレーム分のメモリを用意して、書き込み
と読み出しを交互に行うダブルバッファ処理が必要であ
る。

【００２９】これに対して、非分散型のＭＬＳ法ではそ
の直交関数行列から明らかなように、全走査電極の数を
選択本数で割った数の各表示ブロックに対して、直交変
換演算がブロック毎に順次行われていく。そのため、非
分散型ＭＬＳ法においては画像データは１ブロック分だ
け格納されていればよく、フレームメモリの容量では非
分散型ＭＬＳ法が分散型ＭＬＳ法に対して有利であると
いえる。ただし、非分散型ＭＬＳ法においても１ブロッ
ク分の画像データに対してダブルバッファ処理が必要に
なる。

【００３０】ところで、液晶の駆動マージンは、上記
（１）式から分かるように走査線の数が増えれば急激に
低下し、例えば走査線Ｎ＝２４０の場合には約７％、Ｎ
＝４８０の場合には約５％程度しか確保できなくなる。
この駆動マージンの低下は走査側とデータ側の信号電圧
のクロストーク等によって表示品位の低下として表れ
る。

【００３１】そのため、全走査線の数が数百を越えるよ
うな液晶パネルの場合には、その走査電極を上下に２分
してそれぞれを独立したパネルとして駆動することで、
見かけ上の表示サイズを維持しながら実際の駆動マージ
ンを稼いでいる。このように、１画面を上下に２分割し
た各画面を、１フレーム期間に各画面独立に走査する表
示パネルの駆動をデュアルスキャン駆動と呼ぶ。これに
対して、従来のＣＲＴ等のように１画面全体を１フレー
ム期間に上から順に走査する表示パネルの駆動をシング
ルスキャン駆動と呼ぶ。

【００３２】ＭＬＳ駆動法をはじめとする高速、高解像
度のＳＴＮ液晶パネルのアクティブ駆動法においても、
駆動マージン自体は従来の線順次駆動と全く同様である
から、全走査線数に大きく依存することになり、ほとん
どの場合、デュアルスキャンにより液晶パネルを駆動し
ている。このため、何らかの手段によってシングルスキ
ャンに対応したデータ信号（以下、シングルスキャンデ
ータ信号ともいう。）を、デュアルスキャンに対応した
データ信号（以下、デュアルスキャンデータ信号ともい
う。）に変換しなければならない。

【００３３】この変換を汎用のメモリで行うためには、
例えば上画面用と下画面用にそれぞれ表示画素数に対応
したメモリを２フレーム分用意し、書き込みと読み出し
のメモリアクセスをそれぞれのメモリに対して交互に行
う。このダブルバッファ処理により、シングルスキャン
により書き込まれたデータ信号をデュアルスキャンによ
り読み出すことができる。またコスト面での制約がなけ
れば、ランダム書き込みとシリアル読み出しが同時に可
能なデュアルポートメモリを使い、該メモリのデータ信
号の読み出しが行われたアドレスにデータ信号を書き込
みようにすることにより、上記データ信号の変換は１フ
レーム分だけの記憶容量により可能となり、メモリ容量
を節約することができる。

【００３４】ところで、このシングルスキャン・デュア
ルスキャン変換用のメモリと、アクティブ駆動の直交変
換演算処理用のメモリとを共用するとすると、アクティ
ブ駆動の直交変換では、メモリに対して書き込みは従来
通り行方向に行われるが、読み出しは、直交変換演算処
理を行うために、列方向に選択本数分のデータをドット
クロック単位，つまり１フレーム期間を画素数で割った
時間間隔で一度に行わなければならない。

【００３５】従って、メモリの内容を一定の方向にシリ
アルにしか読み出せないデュアルポートメモリでは、こ
れを、シングルスキャン・デュアルスキャン変換用のメ
モリと、アクティブ駆動の直交変換演算処理用のメモリ
とに単純な方法により共用することはできない。

【００３６】汎用のメモリの場合にはこのような制限は
ないが、分散型ＭＬＳ法において全表示データの２倍分
のメモリ容量が必要となるのはもちろん、本来メモリ容
量の点で有利であるはずの非分散型ＭＬＳ法においても
シングルスキャン・デュアルスキャン変換用に全表示デ
ータの２倍分のメモリ容量が必要となってしまい、非分
散型ＭＬＳ法の優位性を生かすことができない。

【００３７】図４に汎用メモリを使用して、シングルス
キャン・デュアルスキャン変換用のメモリと、アクティ
ブ駆動法の直交変換演算処理用のメモリとを共用した場
合のメモリアクセスの様子を示す。

【００３８】すなわち、入力信号Ａフレームの表示デー
タを、行方向のスキャンにより第１メモリＡの上画面に
対応するメモリ領域Ａ１と、第１メモリＡの下画面に対
応するメモリ領域Ａ２にそれぞれ時分割で書き込む。続
く入力信号Ｂフレームの期間には、上記各メモリ領域Ａ
１，Ａ２に書き込まれたデータを、列方向のスキャンに
より読み出すとともに、該入力信号Ｂフレームの表示デ
ータを、行方向のスキャンにより第２メモリＢの上画面
に対応するメモリ領域Ｂ１と、第２メモリＢの下画面に
対応するメモリ領域Ｂ２にそれぞれ時分割で書き込む。
さらに、続く入力信号Ｃフレームの期間には、上記各メ
モリ領域Ｂ１，Ｂ２に書き込まれたデータを、列方向の
スキャンにより読み出すとともに、該入力信号Ｃフレー
ムの表示データを、行方向のスキャンにより第１メモリ
Ａの上画面に対応するメモリ領域Ａ１と、第１メモリＡ
の下画面に対応するメモリ領域Ａ２にそれぞれ時分割で
書き込む。さらに続く入力信号Ｄフレームには、上記入
力Ｂフレームと同様な表示データの書き込み及び読みだ
しを行う。このような表示データの処理を順次対応する
フレームに対して行うことにより、表示画面上に画像を
表示できる。

【００３９】

【発明が解決しようとする課題】上述したように従来の
方法では、ＣＲＴ等の要求するシングルスキャンデータ
信号を、デュアルスキャンデータ信号に変換し、さらに
これをアクティブ駆動法によって高速かつ高解像度のＳ
ＴＮ液晶パネル表示を行う場合、ＡＡ法や分散型ＭＬＳ
法などの駆動法ではもちろんのこと、本来メモリ容量が
これら駆動法のものの数分の１程度ですむ非分散型ＭＬ
Ｓ法においても、２フレーム分のメモリ容量が必要とな
ってしまうという問題点があった。

【００４０】本発明は、上記のような問題点を解決する
ためになされたもので、シングルスキャンに対応する入
力データ信号を、デュアルスキャンに対応する入力デー
タ信号に変換することにより、従来のインターフェイス
との互換を保ちつつ液晶の駆動マージンを確保でき、し
かも、表示データを格納するためのメモリに必要なメモ
リ容量を、ＡＡ法や分散型ＭＬＳ法で必要となるメモリ
容量の半分にして、非分散型ＭＬＳ法でのメモリ容量低
減のメリットを生かすことのできるメモリインターフェ
イス回路を得ることが本発明の目的である。

【００４１】

【課題を解決するための手段】本発明に係るメモリイン
ターフェイス回路は、複数の走査電極と複数のデータ電
極とが互いに直交するよう配置され、両電極の交差部に
対応して画素がマトリクス状に配列された単純マトリク
ス型の表示装置への入力データ信号のアクセス順序を変
換する回路である。このメモリインターフェイス回路
は、該表示装置の１表示画面分の入力データ信号を格納
可能なメモリ容量を有する記憶装置と、該１表示画面分
の該各画素に対応する入力データ信号がシングルスキャ
ンにより該記憶装置に書き込まれ、該記憶装置に書き込
まれた入力データ信号がデュアルスキャンにより該１表
示画面の上画面部分及び下画面部分に対応して読み出さ
れるよう該記憶装置を制御する制御回路とを備えてい
る。そして、該制御回路は、該下画面部分に対応する入
力データ信号の読出しタイミングが、該上画面部分に対
応する入力データ信号の読出しタイミングに対して、該
上画面部分の書き込みに対する下画面部分の書き込みの
時間遅れに相当する期間だけ、すなわち書き込み信号の
１フレーム期間のおよそ１／２の期間だけ、遅れるよう
該記憶装置を制御する構成となっている。そのことによ
り上記目的が達成される。

【００４２】この発明は上記メモリインターフェイス回
路において、前記表示装置を、その表示画面を複数に等
分割した各表示ブロック毎に、前記入力データ信号の直
交変換及び走査電極の同時選択を行って画像表示を行う
よう構成し、前記記憶装置を、前記表示装置の表示画面
に１フレーム期間の間に表示される入力データ信号のデ
ータ量と一致したメモリ容量を有し、そのメモリ領域が
複数のメモリブロックからなり、該各メモリブロックが
該表示装置の各表示ブロックに対応した構成としたもの
である。

【００４３】この発明は上記メモリインターフェイス回
路において、前記制御回路を、該１表示画面分の該各画
素に対応する入力データ信号がシングルスキャンにより
前記記憶装置の各メモリブロックに連続して書き込ま
れ、該記憶装置から前記上画面部分及び下画面部分の表
示ブロックに対応した入力データ信号がデュアルスキャ
ンにより連続して読み出されるよう、前記記憶装置に制
御信号およびアドレス信号を与える構成としたものであ
る。

【００４４】

【作用】この発明においては、表示装置の１表示画面分
の入力データ信号を格納可能なメモリ容量を有する記憶
装置を備え、該１表示画面分の該各画素に対応する入力
データ信号がシングルスキャンにより該記憶装置に書き
込まれ、該記憶装置に書き込まれた入力データ信号がデ
ュアルスキャンにより該１表示画面の上画面部分及び下
画面部分に対応して読み出されるようにしたから、シン
グルスキャンによる入力データ信号に対応したインター
フェイスとの互換を保ちつつ液晶の駆動マージンを確保
できる。

【００４５】また、該記憶装置を制御する制御回路を、
該表示装置の下画面部分に対応する入力データ信号の読
出しタイミングが、その上画面部分に対応する入力デー
タ信号の読出しタイミングに対して、該上画面部分の書
き込みに対する下画面部分の書き込みの時間遅れに相当
する期間だけ、すなわち書き込み信号の１フレーム期間
のおよそ１／２の期間だけ、遅れるよう該記憶装置を制
御する構成としたので、上画面部分及び下画面部分の一
方に対応する入力データ信号の読み出しが行われている
間に、先に入力データ信号の読み出しが行われた上画面
部分及び下画面部分の他方に対応するメモリ領域に次の
フレームの入力データ信号を書き込むことができる。

【００４６】このため、上記上画面部分及び下画面部分
をそれぞれ複数の表示ブロックに分割して、分割された
各表示ブロック毎に入力データ信号の直交変換及び複数
の走査電極の同時選択を行う非分散型ＭＬＳ法では、デ
ータを格納するためのメモリに必要なメモリ容量を１フ
レーム分、つまりＡＡ法や分散型ＭＬＳ法で必要となる
２フレーム分のメモリ容量の半分にして、非分散型ＭＬ
Ｓ法でのメモリ容量低減のメリットを生かすことができ
る。

【００４７】

【実施例】以下、本発明の基本原理について説明する。

【００４８】本発明のメモリインターフェイス回路は、
表示装置の入力部に設けられ、シングルスキャンに対応
した入力データ信号を、デュアルスキャンに対応した入
力データ信号に変換するものであり、表示装置の全表示
領域の１フレーム期間のデータ信号を過不足なく格納す
ることができるメモリ容量を有する記憶装置を備えてい
る。この記憶装置では、そのメモリ領域が複数のメモリ
ブロックに分割されており、各メモリブロックは、表示
装置の全走査電極数を非分散型ＭＬＳ法における同時選
択される走査電極数で割った個数の直交演算ブロックに
対応している。

【００４９】ここで、マトリクス型表示装置全体の全走
査線の数をＮ本とし、非分散型ＭＬＳ法での同時選択走
査線の数をｎ本とする。このとき、上記メモリブロック
の数はＮ／ｎ個となる。このＮ／ｎ個のメモリブロック
に対して、入力データ信号の書き込みは以下のように行
う。

【００５０】すなわち、シングルスキャン対応の入力デ
ータ信号に対するフレーム信号が入力された直後に、１
番目のメモリブロックにデータ信号の書き込みを行う。
ｎ／Ｎフレーム，つまりｎ水平同期期間かかって、デー
タ信号の書き込みが終了すると、続いて、２番目のメモ
リブロックに入力データ信号の書き込みを行う。以下同
様にしてｎ水平同期期間毎に書き込みメモリブロックを
順次切り替えて入力データ信号の書き込みを行い、１フ
レーム期間でＮ／ｎ個のメモリブロックに対する書き込
みが終了すると、再びフレーム同期信号の入力とともに
１番目のメモリブロックに書き込みを行う。

【００５１】上記のように書き込まれたシングルスキャ
ン対応の入力データ信号をデュアルスキャン対応の入力
データ信号に変換するための、記憶装置からのデータ信
号の読み出しについては次のように行う。

【００５２】マトリクス型表示装置の全走査電極を上下
に２分割しデュアルスキャン駆動を行う場合の２つの表
示領域のうち、一つの表示領域を上画面、もう一つの表
示領域を下画面と呼ぶことにする。このとき上画面、下
画面に対してそれぞれＮ／（２ｎ）個のメモリブロック
が割り当てられることになる。

【００５３】まず、上画面に対する読み出しは、１番目
のブロックへの書き込みが終了した後に１番目のメモリ
ブロックからの読み出しを開始する。１番目のメモリブ
ロックからの読み出しが終了すれば、とぎれることなく
順次２番目以降のメモリブロックから入力データ信号を
読み出す。Ｎ／（２ｎ）番目のメモリブロックからの読
み出し終了すれば再び１番目のメモリブロックからの読
み出しに戻る。このとき最初の１番目のメモリブロック
からの読み出し開始時期を調整することで、一つのメモ
リブロックに対して書き込みと読み出しの衝突を避け
る。

【００５４】ここで、読み出しのクロックを書き込みの
クロックの１／２に設定すると、入力データ信号と出力
データ信号（マトリクス型表示装置の上画面に対する表
示データ信号）のフレーム周波数は同一になる。また、
読み出しのクロックと書き込みのクロックを同一にすれ
ば、入力データに対して出力データ信号は倍速変換され
ることになる。また、各メモリブロックからの読み出し
を選択本数分列方向に読み出すことで、容易に非分散型
ＭＬＳ法の直交演算フォーマットに対応することができ
る。

【００５５】下画面についても上記上画面と同様の処理
を行い、読み出し処理を上下画面で並行に行うことで、
入力されたシングルスキャン対応のデータ信号はデュア
ルスキャン対応のデータ信号に変換される。ただし、あ
るフレームの入力データ信号の読み出し開始に対して
は、シングルスキャンデータ信号の性格上、上画面の各
メモリブロックに対して下画面の各メモリブロックに書
き込みが行われるのがおよそ１／２フレーム遅れること
になるため、上画面の各メモリブロックに対して下画面
の各メモリブロックからの読み出しもそれぞれ１／２フ
レームづつ遅れることになるが、実用上の支障はないと
考えられる。

【００５６】本発明のメモリインターフェイス回路で
は、制御回路が、各メモリブロックについて上記入力デ
ータ信号のアクセス動作が行われるように、各メモリブ
ロックにメモリ制御信号を与える構成となっている。

【００５７】（実施例１）図１は本発明の第１の実施例
によるメモリインターフェイス回路を説明するための図
であり、該メモリインターフェイス回路を有する液晶表
示装置の構成を示している。ここでは、全走査線数４８
０本、全データ電極数６４０本のＶＧＡ解像度を持つ高
速応答ＳＴＮ液晶パネルに、走査線１２０本を同時選択
する非分散ＭＬＳ駆動法を適用してモノクロ表示を行う
場合の構成を示している。また、シングルスキャン入力
データ信号のフレーム周波数を６０Ｈｚとし、ＶＧＡ解
像度を持つ液晶パネルを上下２画面に分割した各画面に
デュアルスキャンにより画像表示を行う際のフレーム周
波数を６０Ｈｚに設定している。

【００５８】図において、１００ａは本実施例の液晶表
示装置で、全走査線数４８０本、全データ電極数６４０
本のＶＧＡ解像度を持つ高速応答ＳＴＮ液晶パネル９を
有しており、該液晶パネル９は、上側の２４０本の走査
線に対応する上画面部分９ａと、下側の２４０本の走査
線に対応する下画面部分９ｂとに分割されている。この
液晶パネル９に対しては、上画面部分及び下画面部分の
データ線を駆動する、上画面セグメントドライバ５及び
下画面セグメントドライバ６が設けられ、上画面部分及
び下画面部分の走査線を駆動する上画面コモンドライバ
７及び下画面コモンドライバ８が設けられている。ま
た、上記液晶表示装置１００ａには、入力データ信号に
対して直交変換処理を施す直交関数回路３、及び該直交
関数処理に用いるＷＡＬＳＨ関数を格納する関数ＲＯＭ
４が設けられている。

【００５９】そして、この液晶表示装置１００ａには、
シングルスキャン入力データをデュアルスキャン入力デ
ータに変換するメモリインターフェイス回路１００が搭
載されており、該回路１００は、シングルスキャンによ
り入力されるデータ信号を格納するためのメモリ１と、
該メモリ１へのシングルスキャンによるデータ信号の書
き込み及びメモリ１からのデュアルスキャンによる読み
出しのためのメモリアクセスを制御するメモリ制御回路
２とから構成されている。

【００６０】上記メモリ１は、図５（ａ），（ｂ）に示
すように、４個のメモリブロック１１〜１４から構成さ
れている。各メモリブロックはそれぞれ走査線の第１〜
１２０番目、第１２１〜２４０番目、第２４１〜３６０
番目、第３６１〜４８０番目の表示領域に対応してい
る。

【００６１】さらに、各メモリブロック、例えばメモリ
ブロック１１は図６に示すように、１ｂｉｔ×６４０の
１２０本のラインメモリＭ１〜Ｍ１２０により構成され
ており、それぞれ１ｂｉｔのデータ入力端子ＩＮ、１ｂ
ｉｔのデータ出力端子ＯＵＴ、ライトイネーブル端子／
ＷＥ、チップセレクト端子／ＣＳ、１０ｂｉｔのアドレ
ス端子Ａ０〜９、出力イネーブル端子／ＯＥを有してい
る。

【００６２】本実施例のメモリインターフェイス回路に
おける、各メモリブロックに対するアクセスの様子を図
７に示す。入力されたシングルスキャンデータ信号は、
１フレーム期間を４分割した各分割期間に、該メモリ１
の対応したメモリブロック１１〜１４に書き込まれる。

【００６３】これに対してメモリ１からの読み出しは、
メモリブロック１１と１２からなる上画面用のメモリ領
域に対して、メモリブロック１１からの読み出しとメモ
リブロック１２からの読み出しが１フレーム期間の半分
の期間毎に交互に行われ、読み出されたデータは、外部
の直交演算回路３を通して上画面セグメントドライバ５
から液晶パネル９の上画面部分９ａにデータパルスとし
て印加される。また、メモリブロック１３と１４からな
る下画面用のメモリ領域に対しても、上記上画面用のメ
モリ領域と同様にデータの読み出しが交互に行われ、読
み出されたデータが外部の直交演算回路３を通して下画
面セグメントドライバ６から液晶パネル９の下画面部分
９ｂにデータパルスとして印加される。

【００６４】ここで、走査線１２０本を同時選択する非
分散ＭＬＳ駆動法に対応するために、書き込みは、表示
画面の行方向にドットクロック単位でメモリブロックの
１２０本のラインメモリの各々に対して水平同期期間ご
とに順次行う。読み出しは各メモリブロックの１２０本
のラインメモリに共通のアドレス信号を与えて一度に選
択本数分（１２０個）のデータを読み出す。

【００６５】本アクセスを実現するメモリ制御回路２
は、図８に示すように、メモリ１の第１〜第４のメモリ
ブロック１１〜１４の動作状態を書き込み状態と読み出
し状態との間で設定する制御信号を生成するライト・リ
ード制御部２１と、各メモリブロックに与えるライト／
リードアドレスを生成するためのアドレス生成部２２と
からなる。

【００６６】上記ライト・リード制御部２１は、メモリ
ブロックの動作状態を読み出し状態と書き込み状態との
間で切り替える制御信号を発生するライトリード判定部
２１１と、メモリブロックのライトイネーブル信号を生
成するライトイネーブル制御部２１２と、メモリブロッ
クのチップセレクト信号を生成するチップセレクト制御
部２１３と、メモリブロックのデータ出力を制御する出
力制御部２１４とから構成されている。

【００６７】また、上記アドレス生成部２２は、データ
の書き込み用アドレスを生成するライトアドレス生成部
２２１と、同じくデータの読み出し用アドレスを生成す
るリードアドレス生成部２２２と、前記ライトアドレス
生成部２２１とリードアドレス生成部２２２で生成され
た各アドレス信号をメモリブロックの書き込み状態，読
み出し状態に応じて選択して出力するアドレス選択部２
２３とから構成されている。

【００６８】ここで、書き込み用のアドレスと読み出し
用のアドレスの２系統のアドレス信号でメモリの制御を
行うのには以下の理由がある。

【００６９】一般にアクティブ駆動法では、１フレーム
期間中の水平同期信号の数と液晶パネルの走査電極の数
が異なっている。本実施例の場合、液晶パネルのサイズ
は６４０×４８０であるから、デュアルスキャン駆動法
の適用により実際のパネルサイズは６４０×２４０とな
る。

【００７０】この上下分割されたパネルに非分散型ＭＬ
Ｓ駆動法を適用することを考える。本実施例では選択走
査線数（同時に選択される走査線の数）は１２０本に設
定した。このとき直交変換行列にＷＡＬＳＨ関数を採用
すると直交関数行列の大きさは１２０行×１２８列（こ
こで、列の数は２のべき乗数）となるから、液晶を駆動
する１フレーム期間中の水平同期信号（走査選択パル
ス）の発生数は１２８×２（ここで２はブロック数：２
４０÷１２０＝２である。）＝２５６となる。

【００７１】入力されるデータ信号は６４０×４８０の
表示画面に対応するシングルスキャンデータ信号である
から、１フレーム内の水平同期信号の数は４８０に帰線
期間を加えて５２５程度であるが、本実施例では説明の
簡便性のため帰線期間はないものとすると、線順次駆動
では単純にデュアルスキャンを行う場合には、１フレー
ム期間内での水平同期信号の発生数は２４０になる。

【００７２】すなわち、メモリ１へのデータ信号の入力
は１フレーム期間を４８０で割った水平同期期間毎に行
われるのに対して、メモリからのデータ信号の出力は、
１フレーム期間を４８０の半分の２４０ではなくて２５
６で割った水平同期期間に行われる。

【００７３】以上の説明のように、１フレーム期間中の
水平同期期間の数がメモリへの書き込みを行う場合と、
メモリからの読み出しを行う場合とで異なることになる
ため、アドレス信号（すなわちクロック信号）も書き込
みと読み出しの２系統が必要となる。

【００７４】次に、各部の具体的な動作を、図７のメモ
リアクセスタイミング図に従って説明する。

【００７５】書き込み用のフレーム信号（すなわち入力
データ信号のフレーム信号）が入力された後、メモリブ
ロック１１を書き込み状態に設定し、入力されたデータ
信号をメモリブロック１１に書き込む。この時、ライト
・リード制御部２１とアドレス生成部２２からなるメモ
リ制御回路２は以下の動作を行う。

【００７６】ライト・リード判定部２１１は書き込み用
の水平同期信号Ｈ１と書き込み用のフレーム信号ＦＬＭ
を利用して、メモリブロック１１〜１４がそれぞれ書き
込み期間にあるか読み出し期間にあるかを判定する。ラ
イト・リード判定部２１１は、信号ＦＬＭをロード信
号、信号Ｈ１をクロック信号にしたカウンタ回路で構成
することができる。すなわち、信号ＦＬＭが入力されて
から信号Ｈ１が１２０個発生するまではメモリブロック
１１が書き込み期間であり、他のメモリブロックは読み
出し期間である。また、信号Ｈ１の１２１個目から２４
０個目までの期間は、メモリブロック１２が書き込み期
間であるという具合に判定を行う。ライト・リード判定
部２１１からのメモリブロック１１が書き込み期間にあ
るという情報は、ライトイネーブル制御部２１２、チッ
プセレクト制御部２１３、アドレス生成部２２のアドレ
ス選択部２２３に供給される。

【００７７】すると、ライトイネーブル制御部２１２
は、ライト・リード判定部２１１からの情報をもとにメ
モリブロック１１には書き込み用クロックＣＫ１を供給
し、メモリブロック１２〜１４にはＨｉレベルの信号を
与え、読み出し状態に設定する。この時メモリには後述
のチップセレクト信号がＬｏである場合にライトイネー
ブル信号の立ち下がりでデータ信号が書き込まれること
となる。

【００７８】また、チップセレクト制御部２１３は、ラ
イト・リード判定部２２１からの情報をもとに、読み出
し状態にあるメモリブロック１２〜１４にはＬｏレベル
の信号を与え、メモリを動作可能状態に設定する。

【００７９】書き込み状態にあるメモリブロック１１に
は１２０本のラインメモリのうち、信号ＦＬＭと信号Ｈ
１に従って書き込みを行う１本だけにＬｏレベルのチッ
プセレクト信号／ＣＳを与え、残りの１１９本のライン
メモリにはＨｉレベルのチップセレクト信号／ＣＳを与
えることで、不必要な書き込みは行わないようにする。

【００８０】出力制御部２１４は、読み出し状態にある
メモリブロックのうち２つを、データ信号出力可能状態
に設定しそれぞれ同時に１２０本のラインメモリからデ
ータを出力させる。４個のメモリブロックのうち、書き
込み状態のメモリブロック１つと出力状態の２つのメモ
リブロックを除くもう一つのメモリブロックには出力制
御部２１４からデータ出力禁止状態の設定を行い、出力
をハイインピーダンス状態にし、他の読み出し状態にあ
るメモリブロックの出力に影響を与えないようにする。
いま図７では、メモリブロック１１が書き込み状態にあ
る期間は、メモリブロック１２、１３がデータ読み出し
・出力状態にあり、メモリブロック１４が出力禁止状態
にあることになる。

【００８１】このときアドレス生成部２２は、ライトア
ドレス生成部２２１にて書き込み用クロック信号ＣＫ１
と書き込み用水平同期信号Ｈ１に基づいて書き込み用ア
ドレス信号を生成し、リードアドレス生成部２２２にて
読み出し用クロックＣＫ２と読み出し用水平同期信号Ｈ
２に基づいて読み出し用アドレス信号をそれぞれ生成
し、ライト・リード制御部２１のライト・リード判定部
２１１から与えられた情報により制御されるアドレス選
択部２２３によって、各メモリブロックに適切なアドレ
ス信号を与える。この場合（図７参照）には、メモリブ
ロック１１にライトアドレス信号を、メモリブロック１
２〜１４にはリードアドレス信号を与える。

【００８２】上述の動作により、フレーム信号ＦＬＭが
入ってから書き込み用水平同期信号Ｈ１が１２０個発生
するまで期間は、メモリブロック１１の１２０本のライ
ンメモリに１個の信号Ｈ１毎に順次データ信号が書き込
まれていく。この間メモリブロック１２と１３からはあ
らかじめ書き込まれているデータ信号が列方向に１２０
個ずつ同時に読み出されて、外部の直交演算回路３を通
して上画面用および下画面用のセグメントドライバ５及
び６から各画面の液晶パネルにデータパルスとして印加
される。ただし、ここでは、書き込みデータ信号の１フ
レーム期間は、書き込み用水平同期信号Ｈ１の４８０個
分に相当し、かつ読み出し用水平同期信号Ｈ２の２５６
個分に相当している。

【００８３】ここまでは、上記メモリブロック１１にお
ける書き込み期間の各部の動作について説明したが、以
降信号ＦＬＭが入力した後、書き込み用水平同期信号Ｈ
１の１２１個目から２４０個目までの期間はメモリブロ
ック１２を上記と同様に書き込み状態に設定し、書き込
み用水平同期信号Ｈ１の２４１個目から３６０個目まで
の期間は、メモリブロック１３を書き込み状態に設定
し、さらに、書き込み用水平同期信号Ｈ１の３６１個目
から４８０個目までの期間は、メモリブロック１４を書
き込み状態に設定し、図７に示すメモリアクセスを実現
する。

【００８４】以上の動作によって、従来必要とされてい
たメモリ容量の半分である、全表示データ信号を１フレ
ーム分格納するだけの容量のメモリを用いて、外部から
入力されたＶＧＡシングルスキャンデータ信号を、液晶
パネルを上下２画面に分割して駆動するためのデュアル
スキャンデータ信号に変換すると同時に、該変換された
データ信号を走査線１２０本を同時選択する非分散ＭＬ
Ｓ駆動法に適応した信号として直交変換回路３に供給す
ることができる。そしてこの直交変換回路３での演算結
果が上下２つの各画面用のセグメントドライバ５及び６
から液晶パネル９の上画面部分９ａ及び下画面部分９ｂ
にデータパルスとして印加される。

【００８５】このとき、従来通りデータの直交変換に用
いた直交関数の列ベクトルの要素に対応する電圧が走査
電圧パルスとして上下２つの各画面用のコモンドライバ
７及び８から液晶パネル９の上画面部分９ａ及び９ｂに
印加され、高速応答を持つＶＧＡ解像度のＳＴＮ液晶パ
ネル９にて高コントラストの表示が行われる。

【００８６】本実施例では、入力表示データとしてモノ
クロ表示用の信号を用いたが、メモリ容量をこの３倍分
用意すれば、つまりカラー信号のＲ信号，Ｇ信号，Ｂ信
号に対応するメモリ容量を用意すれば、カラー表示用の
入力表示データを処理することができ、容易に表示画像
をカラー化することができる。

【００８７】さらに本実施例では、走査線の同時選択本
数が１２０本である非分散ＭＬＳ駆動法により液晶パネ
ルを駆動する場合を示したが、非分散ＭＬＳ駆動法を基
本駆動法とし、１ブロック内において複数の走査線を同
時選択駆動するいわゆるブロック内分散駆動法において
も、表示データの読み出しが同時に行われるラインメモ
リを、メモリブロック内の所定の複数本に設定すること
で容易に対応可能である。

【００８８】（実施例２）図９は本発明の第２の実施例
によるメモリインターフェイス回路を説明するための図
である。ここでは、全走査線数４８０本、全データ電極
数６４０本のＶＧＡ解像度を持つ高速応答ＳＴＮ液晶パ
ネルを、走査線１２０本を同時選択する非分散ＭＬＳ駆
動法により駆動する場合を示している。また、入力デー
タ信号のフレーム周波数は６０Ｈｚ、液晶パネルでのフ
レーム周波数は１２０Ｈｚに設定している。

【００８９】本実施例の場合、データ信号の書き込みに
おける１フレーム期間，つまり書き込み水平同期信号Ｈ
１の４８０個分に相当する期間が、読み出し用水平同期
信号Ｈ２の５１２個分に相当する期間，つまり読み出し
における２フレーム期間（読み出し１フレーム期間２５
６Ｈ２×２）と等しくなる。

【００９０】つまり、本実施例では、メモリからの読み
出し速度が上記第１の実施例の倍速になっていおり、つ
まり６０Ｈｚから１２０Ｈｚになっており、このため、
書き込みの各フレーム期間内に、各メモリブロックから
のデータ信号の読み出しを２回行っている。その他の構
成は第１の実施例と全く同様である。

【００９１】

【発明の効果】以上のように本発明のメモリインターフ
ェイス回路によれば、シングルスキャンに対応した入力
データ信号をデュアルスキャンに対応した入力データ信
号に変換することにより、従来のインターフェイスとの
互換を保った上で、デュアルスキャン駆動により高解像
度のＳＴＮ液晶の駆動マージンを確保することができ
る。さらに、高速かつ高解像度のＳＴＮ液晶表示装置に
て高コントラストな画像表示を行わせることができる。

【００９２】これにより、上記入力データ信号の変換に
必要となる記憶装置のメモリ容量を、ＡＡ法や分散型Ｍ
ＬＳ法における２フレーム分のメモリ容量の半分にし、
非分散型ＭＬＳ駆動法におけるメモリ容量低減のメリッ
トを生かすことが可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるメモリインターフ
ェイス回路を説明するためのブロック図であり、該メモ
リインターフェイス回路を含む液晶表示装置の全体構成
を示している。

【図２】一般的なアクティブ駆動法を用いた液晶表示装
置のシステムを示すブロック図である。

【図３】アクティブ駆動法に用いる直交関数を示す図で
あり、図３（ａ）はＡＡ駆動法に用いる直交関数の一
例、図３（ｂ）は分散型ＭＬＳ駆動法に用いる直交関数
の一例、図３（ｃ）は、非分散型ＭＬＳ駆動法に用いる
直交関数の一例を示している。

【図４】従来の汎用メモリを、シングルスキャン・デュ
アルスキャン変換用のメモリと、アクティブ駆動法にお
ける直交変換演算処理用のメモリとに共用した場合のメ
モリアクセスの様子を示す図である。

【図５】上記第１の実施例のメモリインターフェイス回
路を構成するメモリを説明するための図であり、図５
（ａ）は該メモリ内のメモリブロックの構成、図５
（ｂ）は各メモリブロックと、それぞれのメモリブロッ
クに格納される画像データの画面上での表示位置との関
係を示す図である。

【図６】上記第１の実施例におけるメモリの各メモリブ
ロックの具体的な構成を示すブロック図である。

【図７】第１の実施例における各メモリブロックでのア
クセスの様子を示すタイミングチャート図である。

【図８】第１の実施例のメモリインターフェイス回路を
構成するメモリ制御部の詳細な構成を示すブロック図で
ある。

【図９】本発明の第２の実施例によるメモリインターフ
ェイス回路を説明するための図であり、該メモリインタ
ーフェイス回路を構成するメモリの各メモリブロックで
のアクセスの様子を示すタイミングチャート図である。

【符号の説明】１メモリ２メモリ制御回路３直交変換回路４関数ＲＯＭ５上画面用セグメントドライバ６下画面用セグメントドライバ７上画面用コモンドライバ８下画面用コモンドライバ９ＶＧＡ解像度ＳＴＮ液晶パネル１１〜１４メモリブロック２１ライトリード制御部１００メモリインターフェイス回路１００ａ液晶表示装置２１１ライトリード判定部２１２ライトイネーブル制御部２１３チップセレクト制御部２１４出力制御部２２１ライトアドレス生成部２２２リードアドレス生成部２２３アドレス選択部Ｍ１〜Ｍ１２０ラインメモリＣＫ１書き込み用クロックＨ１書き込み用水平同期信号ＦＬＭフレーム信号ＣＫ２読み出し用クロックＨ２読み出し用水平同期信号

Claims

【特許請求の範囲】

【請求項１】複数の走査電極と複数のデータ電極とが
互いに直交するよう配置され、両電極の交差部に対応し
て画素がマトリクス状に配列された単純マトリクス型の
表示装置への入力データ信号のアクセス順序を変換する
インターフェイス回路であって、該表示装置の１表示画面分の入力データ信号を格納可能
なメモリ容量を有する記憶装置と、該１表示画面分の該各画素に対応する入力データ信号が
シングルスキャンにより該記憶装置に書き込まれ、該記
憶装置に書き込まれた入力データ信号がデュアルスキャ
ンにより該１表示画面の上画面部分及び下画面部分に対
応して読み出されるよう該記憶装置を制御する制御回路
とを備え、該制御回路は、該下画面部分に対応する入力データ信号
の読出しタイミングが、該上画面部分に対応する入力デ
ータ信号の読出しタイミングに対して、該上画面部分の
書き込みに対する該下画面部分の書き込みの時間遅れに
相当する期間だけ遅れるよう該記憶装置を制御する構成
となっているメモリインターフェイス回路。
【請求項２】前記表示装置は、その表示画面を複数に
等分割した各表示ブロック毎に、前記入力データ信号の
直交変換及び走査電極の同時選択を行って画像表示を行
うよう構成したものであり、前記記憶装置は、前記表示装置の表示画面に１フレーム
期間の間に表示される入力データ信号のデータ量と一致
したメモリ容量を有し、そのメモリ領域が複数のメモリ
ブロックからなり、該各メモリブロックが該表示装置の
各表示ブロックに対応した構成となっている請求項１記
載のメモリインターフェイス回路。
【請求項３】前記制御回路は、前記１表示画面分の該各画素に対応する入力データ信号
がシングルスキャンにより前記記憶装置の各メモリブロ
ックに連続して書き込まれ、該記憶装置から前記上画面
部分及び下画面部分の表示ブロックに対応した入力デー
タ信号がデュアルスキャンにより連続して読み出される
よう、前記記憶装置に制御信号およびアドレス信号を与
えるものである請求項２記載のメモリインターフェイス
回路。