KR100256499B1

KR100256499B1 - 피디피 텔레비전의 동적램 인터페이스 장치

Info

Publication number: KR100256499B1
Application number: KR1019970052404A
Authority: KR
Inventors: 박준석
Original assignee: 전주범; 대우전자주식회사
Priority date: 1997-10-13
Filing date: 1997-10-13
Publication date: 2000-05-15
Also published as: KR19990031621A

Abstract

본 발명은 PDP-TV에서 화면에 디스플레이 되는 영상정보들을 저장하는 반도체 기억장치에 관한 것으로, 특히 동적램(DRAM)을 사용하여 PDP 텔레비전의 라인데이터를 저장하고 읽어내는 PDP 텔레비전의 DRAM 인터페이스 장치에 관한 것이다. PDP 텔레비전의 영상정보에 대한 라인 데이터를 라인버퍼부에 일시적으로 저장하며, 상기 라인버퍼부에 저장된 데이터는 라인버퍼 제어부의 제어신호에 의해서 8비트의 영상정보를 PISO(Parallel Input Serial Output)부로 출력시켜 데이터를 재배열하여 16비트의 데이터가 출력되도록 한다. 따라서 DRAM어드레스 발생부로부터 공급되는 어드레스에 해당하는 데이터를 메모리부에 구비된 2개의 DRMA을 이용하여 교번으로 기록과 독취과정을 거쳐서 영상정보에 대한 데이터를 인터페이스함으로서, 제어를 편하게 하기 위한 PDP 텔레비전의 DRAM 인터페이스 장치를 제시하고 있다.

Description

피디피 텔레비전의 동적램 인터페이스 장치

본 발명은 PDP 텔레비전에서 화면에 디스플레이 되는 영상정보들을 저장하는 반도체 기억장치에 관한 것으로, 특히 DRAM의 앞단에 라인 버퍼를 구비하여 853×480모드 및 640×480모드에 해당하는 유효데이터를 일시 저장한 후, 라인 버퍼 콘트롤러의 제어신호에 라인 버퍼에 저장된 데이터를 병렬로 출력하여 PISO부(Parallel Input Serial Output)로부터 직렬로 재배열해서 DRAM 어드레스 제너레이터로부터 신호가 인가되면 ADRM 및 BDRM을 이용하여 교번으로 로드 및 쉬프트 동작을 행하는 PDP 텔레비전의 DRAM 인터페이스 장치(DRAM Interfacing apparatus for PDP Television)에 관한 것이다.

일반 TV방식인 CRT의 경우는 전자총이 한 화소씩 순차적으로 주사하는 방식을 채용하며, 계조는 아날로그 방식에 의해 구동되는 간단한 구동회로로 이루어져 있으며, 구동 속도가 수십 나노초(ns)로서 매우 빠른 편이나 HDTV와 같이 화소수가 수백만개로 늘어날 경우 수백만 화소의 구동을 한 화소씩 주사하는 방식으로 구현하기는 매우 어렵다. 그러나 평판 디스플레이기인 PDP의 경우에는 한 화소씩 주사하는 방식이 아니라 기체 방전의 강한 비선형성(strong nonlinearity)특성을 이용한 행구동(matrix driving)방식을 이용한다. 비선형성이란 기체 방전의 하나의 특징으로서, 기체 방전 현상이 기체의 이온화 과정을 통한 전리에 의한 것이므로 이러한 이온화 반응이 충분히 일어날 수 있는 방전 전압 이상의 전압이 인가될 때만 방전이 일어나며, 그 이하의 전압에 대해서는 방전이 일어나지 않는 기체 방전의 하나의 특성이다. PDP는 일반적으로 일정한 전압을 갖는 연속적인 펄스에 의해 구동되며, 계조 표시는 아날로그 방식이 아니라 디지털 방식에 의해 구현된다. 그러나 기체 방전이 보통 수백 볼트의 비교적 높은 전압이 필요하므로 영상 신호를 증폭하여 구동하게 된다. PDP가 대형화에 적합한 이유가 공정상의 이유뿐만 아니라 기체 방전이 갖는 대형화에 유용한 특성을 구동방식에 응용할 수 있기 때문이다.

상기와 같은 특징을 갖는 PDP 텔레비전에 있어서, 도 1은 영상정보에 대한 데이터를 SDRAM을 이용하여 인터페이스하는 종래 PDP 텔레비전의 SDRAM 인터페이스 장치에 대한 블록도이다.

도 1에 도시된 SDRAM 인터페이스 장치는 튜너회로부와 접속되며 화면의 영상정보들에 대한 일정한 해상도를 출력시키는 비디오디코더부(10), 상기 비디오디코더부(10)와 접속되며 비디오디코더부(10)로부터 인가되는 영상신호 즉, 비월모드신호를 순차모드신호로 전환하는 모드전환부(20), 상기의 모드전환부(20)와 접속되며 모드전환부(20)로부터 인가되는 영상정보들을 기록하고, 판독하는 라인메모리부(32), 상기 라인메모리부(32)와 접속되며 라인메모리부(32)로부터 병렬로 인가되는 데이터를 직렬로 재배열하는 PISO (Parallel Input Serial Output)부(40), 상기 PISO부(40)와 접속되며, PISO부(40)로부터 인가되는 직렬신호를 프레임 단위로 기록 및 판독과정을 수행하는 프레임메모리A(34a)와 프레임메모리B(34b)로 구성된 프레임메모리부(34), 상기 모드전환부(20) 및 라인메모리부(32)와 접속되며 프레임메모리부(34)의 기록신호와 판독신호에 따라 해당 어드레스를 제공하는 어드레스부(50); 그리고

상기 프레임메모리부(34)와 접속되며, 프레임메모리부(34)의 프레임메모리A(34a)와 프레임메모리B(34b) 중에서 판독모드에서 출력되는 영상 데이터를 선택해서 PDP부에 제공하는 데이터선택부(60) 및 데이터선택부(60)와 접속되는 PDP(70)로 이루어진다.

도 2는 CMOS형 SDRAM의 구성에 대해서 개략적으로 나타낸 블록도이다.

일실시예로 종래의 SDRAM은 1,048,576워드×8비트의 2뱅크로 이루어진 메모리어레이를 가진다. 한편, 뱅크선택(78)은 프로그램키 A₁₁이 /RAS와 /CAS신호에 의해서 래치되며, A₁₁이 로우이면 뱅크A가 선택되고, A₁₁이 하이이면 뱅크B가 선택된다.

또한, 메모리셀어레이(70)는 행 및 열 방향으로 매트릭스상에 배열된 메모리셀(도시안됨)과, 각 행마다 한 가닥식 설치되는 워드선(도시안됨)과, 각 열마다 한 쌍씩 설치되는 비트선쌍(도시안됨)을 포함한다. 상기 메모리셀의 각각은, 대응하는 행의 워드선 및 대응하는 열의 비트선 쌍에 접속된다. 또한 워드선의 선택은 행 디코더(77)에 의해 행하여지며, 비트선 쌍의 선택은 열 디코더(72)에 의해 행하여진다. 상기 행 디코더(77)에 있어서 워드선 선택 및 열 디코더에 있어서 비트선쌍 선택은 각각 어드레스레지스터(79)에서 열 버퍼부(76)와 행 버퍼부(80)에 신호가 인가된 후 행 디코더와 열 디코더에서 출력되는 어드레스신호에 의해 응답하여 행하여진다.

한편, 타이밍 레지스터(75)로 입력되는 /RAS(행 어드레스 스트로브신호)와 /CAS(열 어드레스 스트로브신호)는 다시 행 어드레스레지스터와 열 어드레스레지스터에 클럭을 인가한다. 초기에는 /RAS와 /CAS는 하이(High)상태이다가, 행 어드레스레지스터에 대한 세트업 시간이 경과한 후, /RAS입력은 로우(LOW)상태가 된다. 행 버퍼부(80)에 행 어드레스를 인가하면 해당하는 어드레스가 행 디코더 입력으로 나타낸다. 즉 /RAS에서 로우는 디코더를 인에이블시켜서 행 어드레스를 디코더하고, 하나의 행 어레이를 선택한다. 또한 행 어드레스가 끝나고 열 어드레스가 시작되는 시점에서 해당하는 열 어드레스가 어드레스입력에 인가되며, /CAS입력은 열 어드레스 레지스터에 열 어드레스를 인가하기 위하여 로우 상태로 된다. 또한 /CAS는 열 디코더를 인에이블하여서 열 어드레스를 디코드하고, 해당하는 열 어레이를 선택할 수 있다.

또한, 행 버퍼(80)부의 리프레시 카운터(80)는 하나의 셀에서 읽기동작이 일어날 때마다 동일한 행에 있는 모든 셀을 리프레시 되도록 하며, 센스앰프(71)는 데이터를 읽어낼시에 메모리 셀 어레이내의 비트선쌍의 각각에 나타나는 데이터(읽어내기 데이터)를 증폭한다.

입·출력 제어기(82)는 메모리 셀 어레이(80)내의 비트선쌍을 데이터 입력레지스터(81) 및 출력버퍼(83)에 접속하기 위해서, 비트선쌍의 각각에 대응하여 설치되는 트랜스게이트(도시안됨)를 포함하며, 행과 열의 버퍼부에서 출력되는 어드레스신호의 각각에 있어서의 최상위 비트의 신호 및 /WE 신호에 근거해서 데이터 입력 레지스터(81)와 출력버퍼(83)를 제어한다.

상기 SDRAM의 블록도와 도 1에 도시된 종래의 SDRAM 인터페이스 장치에 대하여설명하면 다음과 같다.

방송국에서 송출된 영상신호와 음성신호들은 튜너회로부에서 수신된 후 일정의 과정을 거쳐서 비디오디코더부(10)에 인가된다. 비디오디코더부(10)에 인가된 신호들은 일정한 해상도를 갖는 신호들로 모드전환부(20)에 출력한다.

상기 비디오디코더부(10)에서 인가된 신호는 비월모드신호이므로 순차모드신호로 전환한다. 그 이유는, PDP-TV의 계조방식은 한 화소씩 구동하는 음극선관과는 달리 대상으로 하는 상(像)에서 만들어 내는 적·녹·청(RGB)의 3원색 광성분이 일정시간 라인별로 끊어서 순차 전기신호로 변환되어 송신·수신하는 라인 순차방식이기 때문이다. 또한, 순차신호로 전환된 신호들은 RGB 각 8비트씩 라인메모리부(32)로 인가되며, 동시에 어드레스부(50)에도 인가된다.

모드전환부(20)에서 인가된 R 8비트에서 상위 4비트는 라인메모리부(32)의 RA에 저장되고 하위 4비트는 RB에 저장되며, G 8비트에서는 상위 4비트는 GA에 하위 4 비트는 GB에 저장되고, 또한 B 8비트에서 상위 4비트는 BA에 하위 4비트는 BB에 각각 저장된다. 상기 라인메모리부(32)에 저장된 데이터들은 판독과 기록신호에 따라서 PISO부(40)로 인가된다.

상기 라인메모리부(32)에서 병렬(MSB∼LSB)로 제공되는 영상 데이터가 프레임메모리(34)의 한 어드레스에 동일한 가중치(Weight)를 갖는 비트들로 저장되도록 재배열한다. 즉, 제 1쉬프트 레지스트부가 8개 샘플의 영상 데이터를 로드하는 동안, 제 2쉬프트 레지스트부에서는 이전에 로드되었던 8개 샘플의 영상 데이터가 최상위 비트(8비트)부터 최하위 비트(8비트)까지 순차적으로 쉬프트 하면서 출력된다. 그러므로, 상기 라인메모리부(32)에서 제공하는 영상 데이터를 연속적으로 재배열하기 위해, 제 1, 제 2쉬프트 레지스트부 2개를 마련하고, 이들이 교번으로 로드와 쉬프트 동작을 반복하도록 한다. 또한 한 장의 영상 데이터를 저장할 수 있는 프레임 메모리(34)부도 2개를 마련하여 이들이 프레임 단위로 쓰고, 읽는 동작을 교번으로 수행함으로써, 연속적으로 영상 데이터를 저장, 디스플레이할 수 있도록 한다.

상기에서 설명한 PDP 텔레비전의 SDRAM을 이용한 인터페이스 장치에 있어서 고속의 액세스가 가능하다는 장점이 있지만 상기에서 설명한 것 처럼 컨트롤이 복잡하며, 여러 가지 모드가 많이 필요하다는 문제점이 있다.

따라서 상기 문제점을 해결하기 위하여 본 발명이 창안된 것으로서, 본 발명의 목적은 영상정보를 저장하기 위해서 DRAM의 메모리소자를 이용하며, 상기 DRAM의 입·출력 데이터를 일정 시간에 맞춰서 액세스하기 위하여 DRAM의 앞단에 라인버퍼부를 구비하여 DRAM으로 데이터를 로드하여 출력하는 즉, 제어를 편하게 하기 위한 PDP 텔레비전의 DRAM 인터페이스 장치를 제시하고 있다.

도 1은 종래 PDP 텔레비전의 SDRAM 인터페이스 장치에 관한 블록도

도 2는 CMOS SDRAM의 구성을 개략적으로 나타낸 블록도

도 3은 본 발명에 따른 PDP 텔레비전의 DRAM 인터페이스 장치에 관한 블록도

도 4는 수직 동기구간동안 유효데이터에 대한 독취 및 기입 구간을 나타낸 파형도

도 5는 수직·수평 동기신호내에서 수직 위치 펄스에 의한 데이터를 독취하는 파형도

〈도면의 주요 부분에 대한 부호의 설명〉

10 : 비디오디코더부 20 : 모드전환부

50 : 어드레스부 100 : 라인버퍼부

40, 110 : PISO부 30, 120 : 메모리부

60, 130 : 데이터선택부 70, 140 : PDP

150 : DRAM어드레스 발생부 160 : 로드클럭 및 쉬프트펄스 발생장치 170 : 라인버퍼 제어부 180 : 수직위치 설정장치

이하에서는 앞에서 설명한 본 발명의 목적을 달성하기 위한 실시예에 대해서 그발명의 구성 및 작용을 첨부한 도면을 참고로 하면서 상세히 설명하기로 한다.

도 3은 본 발명에 따른 PDP 텔레비전의 DRAM 인터페이스 장치에 대한 블록도이다. 상기 도 3은 방송국으로부터 송출된 NTSC 복합영상신호를 입력받아 아날로그 R/G/B와 수평 및 수직 동기신호를 분리하고, 밝기 신호의 평균값에 해당하는 APL(Average Picture Level)이 ADC(Analot to Digital Convertor)부로부터 디지털화되어 출력되는 R/G/B 컬러신호를 일시 저장하는 라인버퍼부(100); 상기 라인버퍼부(100)와 접속되며, 라인버퍼부(100)로부터 인가되는 R/G/B신호가 병렬로 인가되므로 직렬로 데이터를 재배열하는 PISO(Parallel Input Serial Output)부(110); 상기 PISO부(110)와 접속되며, PISO부(110)로부터 출력되는 R/G/B 데이터를 저장하는 ADRAM(120a) 및 BDRAM(120b)으로 이루어지는 메모리부(120); 상기 메모리부(120)와 접속되며, DRAM어드레스 발생기(150)로부터 인가되는 어드레스에 해당하는 데이터를 메모리부(120)로부터 읽어들여 출력하는 데이터선택부(130); 상기 데이터선택부(130)로부터 출력되는 R/G/B 데이터를 디스플레이하는 PDP(140);

상기 라인버퍼부(100)와 접속되며, 라인버퍼부(100)를 제어하는 라인버퍼 제어부(170); 상기 PISO부(110)와 접속되며, PISO부(110)의 데이터를 로드하여 메모리부(120)로 쉬프트 시키기 위해서 필요한 로드클럭 및 쉬프트 펄스를 생성하는 로드클럭 및 쉬프트펄스 발생장치(160); 상기 라인버퍼 제어부(170) 및 메모리부(120)와 접속되며, 라인버퍼 제어부(170)로 리드클럭(Read clk)을 인가하고, 메모리부(120)로 필요로하는 어드레스를 제공하는 DRAM어드레스 발생기(150); 유효데이터(data valid) 및 수직 동기신호(V Sync)를 입력으로 해서 라인버퍼 제어부(170)로 수직위치펄스를 인가하는 수직위치 설정장치(180)로 구성되어 있다.

도 3을 상세히 설명하면, 상기와 같이 구성된 PDP 텔레비전은 NTSC 복합신호를 입력받아 아날로그 R/G/B와 수평 및 수직 동기신호를 분리하고, 휘도신호(Y)의 평균값에 해당하는 APL(Average Picture Level)을 구해 디지털신호로 변환된다. 상기 디지털 값으로 변환된 R/G/B 데이터를 일시적으로 라인버퍼부(100)에 저장한다. 상기 라인버퍼부(100)에 저장된 R/G/B 데이터는 라인버퍼 제어부(170)의 출력단으로부터 인가되는 라이트 클럭(Write clk), 라이트 리셋(Write reset), 리드 클럭(Read clk) 및 리드 리셋(Read reset)신호의 제어에 의해서 R/G/B 데이터가 PISO부(110)로 인가된다. 한편, PDP텔레비전에 있어서, PDP의 계조 처리를 위해서는 1필드(Field)의 영상테이털 복수개의 서브필드로 재구성한 다음, 최상위 비트(MSB; Most Significant Bit)부터 최하위 비트(LSB; Least Significant Bit)까지 재배열해야 할 필요가 있으므로 PISO부(110)에서는 데이터를 재배열한다. 즉 8비트로 인가되는 R/G/B 데이터를 16비트의 R/G/B 데이터가 출력되도록 한다. 또한, 상기 PISO부(110)는 로드클럭 및 쉬프트펄스 발생장치(160)로부터 인가되는 로드클럭에 의해서 R/G/B 데이터를 읽어들여 쉬프트 펄스에 의해서 데이터가 출력된다.

상기 PISO부(110)로부터 출력되는 데이터는 메모리부(120)의 ADRAM(120a) 및 BDRAM(120b)으로 교번으로 출력된다. 예를 들어 ADRAM(120a)의 데이터가 데이터 선택부(130)로 쉬프트되고 있을 경우 BDRAM(120b)은 PISO부(110)로부터 데이터를 로드하고, BDRAM(120b)의 데이터가 데이터 선택부(130)로 쉬트프되고 있을 경우 BDRAM(120b)은 PISO부(110)로부터 데이터를 로드한다. 따라서, 메모리부(120)의 ADRAM(120a) 및 BDRAM(120b)은 로드와 쉬프트의 동작을 교번으로 수행한다. 데이터 선택부(130)는 DRAM어드레스 발생부(150)로부터 인가되는 신호에 의해서 메모리부(120)의 데이터를 선택하여 PDP(180)의 어드레스 구동 IC(도시안됨)에서 요구하는 데이터 형태로 맞추어 제공하는 역할을 한다.

DRAM어드레스 발생부(150)는 비월주사 방식으로 입력되는 영상 데이터를 순차주사 방식으로 변환하여 디스플레이하므로 기입 어드레싱과 독취 어드레싱의 순서가 다르게 된다. 즉, 상기에서 설명한 것과 같이 메모리에 저장된 1필드의 영상 데이터는 1라인 분량의 Odd 라인 데이터 독취후 Even 라인 데이터 독취를 반복 수행하게 된다. 또한, PDP 계조처리상 1필드를 몇 개의 서브필드로 나누고, 각 서브필드에 해당하는 영상 데이터를 차례로 독취하여 데이터를 출력해야 하므로, 기입순서와는 구조적으로 아주 다른 독취 순서를 갖게 된다. 그러므로 DRAM어드레스 발생부(150)는 ADRAM(120a) 및 BDRAM(120b)의 각 동작모드(기입, 독취모드)에 따라 해당 어드레스를 제공해주는 역할을 한다.

수직위치 설정장치(180)는 유효데이터(data valid) 및 수직 동기신호(V Sync)를 입력으로 해서 수직위치펄스를 라인버퍼 제어부(170)로 제공한다. 상기 라인버퍼 제어부(170)는 기입 클럭(write clk), 수평 동기신호(H Sync), 수직위치펄스, 수직 동기신호(V Sync) 및 DRAM어드레스 발생부(150)로부터 인가되는 독취 클럭(read clk)에 의해서 라인버퍼부(100)로 기입 리셋(write reset), 기입 클럭(write clk), 독취 클럭(read clk) 및 독취 리셋(read reset) 신호를 인가하여 라인버퍼부(100)를 제어한다. 즉, 라인버퍼부(100)는 인가되는 R/G/B 영상데이터를 모두 저장한 후 라인버퍼 제어부(170)의 제어신호에 따라 출력타이밍을 맞춰서 데이터가 일정하게 출력될 수 있도록 한다.

도 4와 5는 유효데이터(data valid)의 수평동기 1H 구간동안 독취와 기입을 나타낸 파형도이다.

도 4는 수직 동기신호내에 데이터를 독취해서 유효데이터가 있는 구간만을 기입한다. 도 5는 60㎐의 수파수를 갖는 수직 동기신호(V Sync), 31.4㎑의 주파수를 갖는 수평 동기신호를 나타내며, 상기 수직 동기신호 내에는 525H의 수평동기가 존재하며, 상기 525H 구간내에 존재하는 영상정보가 있는 구간은 수직위치펄스(V position pulse)에 의해서 480H의 첫 번째 클럭에서 데이터를 기록하고 480H의 2번째 클럭부터 독취 시간(read time)내에 데이터를 독취한다.

이상 설명에서 알 수 있는 바와같이 PDP-TV의 프레임 데이터를 저장하고 읽어내는데 있어서, 2개의 DRAM 및 DRAM 앞단에 구비된 라인버퍼부를 이용하여 데이터를 인터페이스하는 즉, 라인버퍼부는 라인버퍼제어부로 인가되는 제어신호에 의해서 타이밍을 맞춰서 신호를 출력함으로서 2개의 DRAM은 어드레서발생부로부터 제공되는 어드레스에 해당하는 데이터를 기록 및 독취함으로서 제어를 편하게 하는 효과가 있다.

Claims

라인버퍼부(100) 및 2개의 DRAM을 이용해서 영상정보를 기입 및 독취하는 PDP 텔레비전 시스템에 있어서,

방송국으로부터 송출된 NTSC 복합영상신호를 입력받아 아날로그 R/G/B와 수평 및 수직 동기신호를 분리하고, 밝기 신호의 평균값에 해당하는 APL(Average Picture Level)이 ADC(Analog to Digital Convertor)부로부터 디지털화되어 출력되는 R/G/B 컬러신호를 일시적으로 저장하는 라인버퍼부(100);

상기 라인버퍼부(100)로부터 인가되는 R/G/B신호가 병렬로 인가되므로 직렬로 데이터를 재배열하는 PISO(Parallel Input Serial Output)부(110);

상기 PISO부(110)로부터 출력되는 R/G/B 데이터를 저장하는 메모리부(120);

상기 어드레스 발생기로부터 인가되는 어드레스에 의하여 해당하는 데이터를 메모리부(120)로부터 읽어들여 출력하는 데이터선택부(130);

상기 데이터선택부(130)로부터 출력되는 R/G/B 데이터를 디스플레이하는 PDP(140);

상기 라인버퍼부(100)를 제어하는 라인버퍼 제어부(170);

상기 PISO부(110)의 데이터를 로드하여 메모리부(120)로 쉬프트 시키기 위해서 필요한 로드클럭 및 쉬프트 펄스를 생성하는 로드클럭 및 쉬프트펄스 발생장치(160);

상기 라인버퍼 제어부(170)로 리드클럭(Read clk)을 인가하며, 메모리부(120)에서 필요로하는 어드레스를 제공하는 DRAM어드레스 발생기(150);

유효데이터(data valid) 및 수직 동기신호(V Sync)를 입력으로 해서 상기의 라인버퍼 제어부(170)로 수직위치펄스를 인가하는 수직위치 설정장치(180)로 구성되는 것을 특징으로 하는 PDP 텔레비전의 DRAM 인터페이스 장치.
제 1항에 있어서, 상기 메모리부(120)는 ADRAM(120a) 및 BDRAM(120b)으로 이루어지며, PISO부(110)로부터 인가되는 데이터를 ADRAM(120a) 및 BDRAM(120b)으로부터 교번으로 기입 및 독취과정을 수행하는 것을 특징으로 하는 PDP 텔레비전의 DRAM 인터페이스 장치.
제 1항에 있어서, 상기 DRAM어드레스 발생기(150)는 비월주사 방식으로 입력되는 영상 데이터를 순차주사 방식으로 변환하여 디스플레이하므로 기입 어드레싱과 독취 어드레싱의 순서가 다르므로 메모리부(120)에 저장된 1필드의 영상 데이터를 1라인 분량의 Odd 라인 데이터 독취후 Even 라인 데이터 독취를 반복 수행할 수 있도록 ADRAM(120a) 및 BDRAM(120b)의 각 동작모드(기입, 독취모드)에 따라 해당 어드레스를 제공하는 것을 특징으로 하는 PDP 텔레비전의 DRAM 인터페이스 장치.
제 1항에 있어서, 라인버퍼 제어부(170)는 라인버퍼부(100)로 기록 리셋(wrete reset), 기록 클럭(read clk), 독취 클럭(read clk) 및 독취 리셋(read reset)신호를 인가하여 라인버퍼부(100)를 제어하는 것을 특징으로 하는 PDP 텔레비전의 DRAM 인터페이스 장치.