JPH11288266A - 画像メモリ制御装置およびグラフィック演算装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速なクリア動作を実現できる画像メモリ制
御装置を提供する。 【解決手段】 ディスプレイのマトリクス状に配置され
た複数の画素の画素データを、ディスプレイの２次元画
面上に規定された所定形状の第１の領域を単位として、
画像メモリを構成する複数のバンク１１０〜１１３に記
憶し、ディスプレイの画面上の第２の領域に含まれる画
素の２次元座標を、前記第２の領域における同一の前記
第１の領域内の画素のうち単数の領域を構成する画素に
ついて連続して生成するように、順次に生成するクリア
コントローラ２００と、前記２次元座標から、前記メモ
リモジュール内のアドレスを生成するアドレスコンバー
タ２０１と、前記生成されたアドレスを用いて、バンク
１１０〜１１３に前記単一の色を示す画素データを記憶
するメモリコントローラ２０２とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、クリア動作を高速
に実現できる画像メモリ制御装置およびその方法と、グ
ラフィック演算装置およびその方法に関する。

【０００２】

【従来の技術】種々のＣＡＤ(Computer Aided Design)
システムや、アミューズメント装置などにおいて、コン
ピュータグラフィックスがしばしば用いられている。特
に、近年の画像処理技術の進展に伴い、３次元コンピュ
ータグラフィックスを用いたシステムが急速に普及して
いる。このような３次元コンピュータグラフィックスで
は、各画素（ピクセル）に対応する色を決定するとき
に、各画素の色の値を計算し、この計算した色の値を、
当該画素に対応するディスプレイバッファ（フレームバ
ッファ）のアドレスに書き込むレンダリング(Renderin
g) 処理を行う。レンダリング処理の手法の一つに、ポ
リゴン（Polygon)レンダリングがある。この手法では、
立体モデルを三角形の単位図形（ポリゴン）の組み合わ
せとして表現しておき、このポリゴンを単位として描画
を行なうことで、表示画面の色を決定する。

【０００３】ポリゴンレンダリングでは、物理座標系に
おける三角形の各頂点についての、座標（ｘ，ｙ，ｚ）
と、色データ（Ｒ，Ｇ，Ｂ，α）と、張り合わせのイメ
ージパターンを示すテクスチャデータの同次座標（ｓ，
ｔ）および同次項ｑの値とを入力とし、これらの値を三
角形の内部で補間する処理が行われる。ここで、同次項
ｑは、簡単にいうと、拡大縮小率のようなもので、実際
のテクスチャバッファのＵＶ座標系における座標、すな
わち、テクスチャ座標データ（ｕ，ｖ）は、同次座標
（ｓ，ｔ）を同次項ｑで除算した「ｓ／ｑ」および「ｔ
／ｑ」に、それぞれテクスチャサイズＵＳＩＺＥおよび
ＶＳＩＺＥを乗じたものとなる。このようなポリゴンレ
ンダリングを用いた３次元コンピュータグラフィックシ
ステムでは、描画を行う際に、テクスチャデータをテク
スチャメモリから読み出し、この読み出したテクスチャ
データをモデルの表面に貼り付けるテクスチャマッピン
グ処理を行う。このテクスチャマッピング処理された画
像データは、所定の処理を施された後に、ディスプレイ
メモリ（フレームメモリ）に書き込まれる。なお、上述
したテクスチャメモリおよびディスプレイメモリは、複
数のバンクからなる。

【０００４】ところで、上述した３次元コンピュータグ
ラフィックシステムでは、例えば、描画の最初の段階で
画面全体を同じ色でクリアしたり、一色の四角形を描画
するために四角形の内部を塗りつぶしたりする、いわゆ
るクリア動作を行なう。このようなクリア動作は、ディ
スプレイの画面上に連続して配置される画素（ピクセ
ル）の順序で、すなわち、画面上の連続した２次元座標
を用いて、前記テクスチャメモリおよびディスプレイメ
モリに所定の画素データ（色データ）を書き込んでい
た。

【０００５】

【発明が解決しようとする課題】しかしながら、上述し
た従来の３次元コンピュータグラフィックシステムのよ
うに、テクスチャメモリおよびディスプレイメモリのバ
ンク構成を考慮せずに、画面上の連続した２次元座標を
用いてテクスチャメモリおよびディスプレイバッファに
記憶された画素データを書き換えると、複数のバンクへ
のアクセスを多数回切り換える必要が生じる。その結
果、高速なクリア動作を実現できないという問題があ
る。

【０００６】本発明は上述した従来技術の問題点に鑑み
てなされ、高速なクリア動作を実現できる画像メモリ制
御装置およびその方法と、グラフィック演算装置および
その方法とを提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明画
像メモリ制御装置は 表示手段のマトリクス状に配置さ
れた複数の画素の画素データを、前記表示手段の２次元
画面上に規定された所定形状の第１の領域を単位とし
て、画像メモリを構成する複数のメモリモジュールに記
憶し、前記２次元画面の第２の領域を単一の色で塗りつ
ぶすために、前記複数のメモリモジュールに記憶されて
いる画素データを所定の順序で書き換える画像メモリ制
御装置であって、前記第２の領域に含まれる画素の２次
元座標を、前記第２の領域における同一の前記第１の領
域内の画素のうち単数の領域を構成する画素について連
続して生成するように、順次に生成する２次元座標生成
手段と、前記２次元座標から、前記メモリモジュール内
のアドレスを生成するアドレス生成手段と、前記生成さ
れたアドレスを用いて、前記メモリモジュールに前記単
一の色を示す画素データを記憶する制御手段とを有す
る。

【０００８】本発明の画像メモリ制御装置では、前記２
次元画面の第２の領域を単一の色で塗りつぶす際に、先
ず、２次元座標生成手段において、前記第２の領域に含
まれる画素の２次元座標が、前記第２の領域における同
一の前記第１の領域内の画素のうち単数の領域を構成す
る画素について連続して生成されるように、順次に生成
される。次に、アドレス生成手段において、前記２次元
座標生成手段で生成された前記２次元座標から、前記メ
モリモジュール内のアドレスが生成される。次に、制御
手段において、前記アドレス生成手段で生成されたアド
レスを用いて、前記メモリモジュールに前記単一の色を
示す画素データが記憶される。このとき、同一の前記第
１の領域内の画素の画素データを記憶している間は、画
像メモリにおいて、メモリモジュールを切り換える必要
はない。

【０００９】また、本発明の画像メモリ制御装置は、好
ましくは、前記アドレス生成手段は、前記２次元座標か
ら、当該２次元座標の画素の画素データが記憶されてい
るメモリモジュールを特定するメモリモジュール特定信
号と、当該特定するメモリモジュール内のアドレスとを
生成し、前記制御手段は、前記メモリモジュール特定信
号によって特定されるメモリジュールの前記生成された
アドレスに、前記単一の色を示す画素データを記憶す
る。

【００１０】また、本発明の画像メモリ制御装置は、好
ましくは、前記第１の領域および前記第２の領域は、矩
形領域であり、前記２次元座標生成手段は、前記２次元
画面における第２の領域の一の頂点の２次元座標と、当
該第２の領域の高さデータおよび幅データとに基づい
て、前記第２の領域に含まれる画素の２次元座標を、前
記第１の領域を単位として、順次に生成する。

【００１１】また、本発明の画像メモリ制御装置は、好
ましくは、複数の前記画像メモリを有し、前記２次元画
面上の複数の画素を組として、同一の組の複数の画素の
画素データを相互に異なる前記画像メモリに記憶し、前
記アドレス生成手段は、前記組を構成する複数の画素に
同一の前記アドレスを生成し、前記制御手段は、前記生
成されたアドレスを用いて、前記組を構成する複数の画
素の画素データを同時に書き換える。

【００１２】また、本発明のグラフィック演算装置は、
立体モデルを複数の単位図形を組み合わせて表現し、前
記単位図形に付加するパターンを示す複数の画素データ
からなるテクスチャデータを画像メモリから読み出し、
当該読み出したテクスチャデータを前記単位図形と対応
付けて複数の画素データからなる描画データを生成し、
当該描画データを前記画像メモリに記憶するグラフィッ
ク演算装置であって、複数のメモリモジュールを備え、
前記表示手段の２次元画面上に規定された所定形状の第
１の領域を単位として前記複数の画素データを前記複数
のメモリモジュールに記憶する記憶する画像メモリと、
前記２次元画面の第２の領域を単一の色で塗りつぶすた
めに、前記第２の領域に含まれる画素の２次元座標を、
前記第２の領域における同一の前記第１の領域内の画素
のうち単数の領域を構成する画素について連続して生成
するように、順次に生成する２次元座標生成手段と、前
記２次元座標から、前記メモリモジュール内のアドレス
を生成するアドレス生成手段と、前記生成されたアドレ
スを用いて、前記メモリモジュールに前記単一の色を示
す画素データを記憶する制御手段とを有する。

【００１３】また、本発明のグラフィック演算装置は、
立体モデルを複数の単位図形を組み合わせて表現し、前
記単位図形に付加するパターンを示す複数の画素データ
からなるテクスチャデータを画像メモリから読み出し、
当該読み出したテクスチャデータを前記単位図形と対応
付けて複数の画素データからなる描画データを生成し、
当該描画データを前記画像メモリに記憶するグラフィッ
ク演算装置であって、複数のメモリモジュールを備え、
前記表示手段の２次元画面上に規定された所定形状の第
１の領域を単位として前記複数の画素データを前記複数
のメモリモジュールに記憶する画像メモリと、前記単位
図形の頂点について、３次元座標（ｘ，ｙ，ｚ）、Ｒ
（赤），Ｇ（緑），Ｂ（青）データ、同次座標（ｓ，
ｔ）および同次項ｑを含むポリゴンレンダリングデータ
を生成するポリゴンレンダリングデータ生成手段と、前
記単位図形の頂点のポリゴンレンダリングデータを補間
して、前記単位図形内に位置する画素の補間データを生
成する補間データ生成手段と、前記補間データに含まれ
る同次座標（ｓ，ｔ）を同次項ｑで除算した除算結果に
応じたテクスチャアドレスを用いて、前記画像メモリか
らテクスチャデータを読み出し、前記単位図形と対応付
ける描画データを生成するテクスチャ処理手段と、前記
２次元画面の第２の領域を単一の色で塗りつぶすため
に、前記第２の領域に含まれる画素の２次元座標を、前
記第２の領域における同一の前記第１の領域内の画素の
うち単数の領域を構成する画素について連続して生成す
るように、順次に生成する２次元座標生成手段と、前記
２次元座標から、前記画像メモリのメモリモジュール内
のアドレスを生成するアドレス生成手段と、前記生成さ
れたアドレスを用いて、前記画像メモリのメモリモジュ
ールに前記単一の色を示す画素データを記憶する制御手
段とを有する。

【００１４】また、本発明の画像メモリ制御方法は、表
示手段のマトリクス状に配置された複数の画素の画素デ
ータを、前記表示手段の２次元画面上に規定された所定
形状の第１の領域を単位として、画像メモリを構成する
複数のメモリモジュールに記憶し、前記２次元画面の第
２の領域を単一の色で塗りつぶすために、前記複数のメ
モリモジュールに記憶されている画素データを所定の順
序で書き換える画像メモリ制御方法であって、前記第２
の領域に含まれる画素の２次元座標を、前記第２の領域
における同一の前記第１の領域内の画素のうち単数の領
域を構成する画素について連続して生成するように、順
次に生成し、前記２次元座標から、前記メモリモジュー
ル内のアドレスを生成し、前記生成されたアドレスを用
いて、前記メモリモジュールに前記単一の色を示す画素
データを記憶する。

【００１５】さらに、本発明のグラフィック演算方法
は、立体モデルを複数の単位図形を組み合わせて表現
し、前記単位図形に付加するパターンを示す複数の画素
データからなるテクスチャデータを画像メモリから読み
出し、当該読み出したテクスチャデータを前記単位図形
と対応付けて複数の画素データからなる描画データを生
成し、当該描画データを前記画像メモリに記憶するグラ
フィック演算方法であって、表示手段の２次元画面上に
規定された所定形状の第１の領域を単位として前記複数
の画素データを前記画像メモリの複数のメモリモジュー
ルに記憶し、前記２次元画面の第２の領域を単一の色で
塗りつぶすために、前記第２の領域に含まれる画素の２
次元座標を、前記第２の領域における同一の前記第１の
領域内の画素のうち単数の領域を構成する画素について
連続して生成するように、順次に生成し、前記２次元座
標から、前記メモリモジュール内のアドレスを生成し、
前記生成されたアドレスを用いて、前記メモリモジュー
ルに前記単一の色を示す画素データを記憶する。

【００１６】

【発明の実施の形態】以下、本実施形態においては、家
庭用ゲーム機などに適用される、任意の３次元物体モデ
ルに対する所望の３次元画像をＣＲＴ(Cathode Ray Tub
e)などのディスプレイ上に高速に表示する３次元コンピ
ュータグラフィックシステムに、本発明を適用した場合
について説明する。

【００１７】第１実施形態 図１は、本実施形態の３次元コンピュータグラフィック
システム１のシステム構成図である。３次元コンピュー
タグラフィックシステム１は、立体モデルを単位図形で
ある三角形（ポリゴン）の組み合わせとして表現し、こ
のポリゴンを描画することで表示画面の各画素の色を決
定し、ディスプレイに表示するポリゴンレンダリング処
理を行うシステムである。また、３次元コンピュータグ
ラフィックシステム１では、平面上の位置を表現する
（ｘ，ｙ）座標の他に、奥行きを表すｚ座標を用いて３
次元物体を表し、この（ｘ，ｙ，ｚ）の３つの座標で３
次元空間の任意の一点を特定する。

【００１８】図１に示すように、３次元コンピュータグ
ラフィックシステム１は、メインメモリ２、Ｉ／Ｏイン
タフェース回路３、メインプロセッサ４およびレンダリ
ング回路５が、メインバス６を介して接続されている。
以下、各構成要素の機能について説明する。メインプロ
セッサ４は、例えば、ゲームの進行状況などに応じて、
メインメモリ２から必要なグラフィックデータを読み出
し、このグラフィックデータに対してクリッピング(Cli
pping)処理、ライティング(Lighting)処理およびジオメ
トリ(Geometry)処理などを行い、ポリゴンレンダリング
データを生成する。メインプロセッサ４は、ポリゴンレ
ンダリングデータＳ４を、メインバス６を介してレンダ
リング回路５に出力する。Ｉ／Ｏインタフェース回路３
は、必要に応じて、外部からポリゴンレンダリングデー
タを入力し、これをメインバス６を介してレンダリング
回路５に出力する。

【００１９】ここで、ポリゴンレンダリングデータは、
ポリゴンの各３頂点の（ｘ，ｙ，ｚ，Ｒ，Ｇ，Ｂ，α，
ｓ，ｔ，ｑ，Ｆ）のデータを含んでいる。ここで、
（ｘ，ｙ，ｚ）データは、ポリゴンの頂点の３次元座標
を示し、（Ｒ，Ｇ，Ｂ）データは、それそれ当該３次元
座標における赤、緑、青の輝度値を示している。データ
αは、これから描画する画素と、ディスプレイバッファ
２１に既に記憶されている画素とのＲ，Ｇ，Ｂデータの
ブレンド（混合）係数を示している。（ｓ，ｔ，ｑ）デ
ータのうち、（ｓ，ｔ）は、対応するテクスチャの同次
座標を示しており、ｑは同次項を示している。ここで、
「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクスチャサ
イズＵＳＩＺＥおよびＶＳＩＺＥを乗じてテクスチャ座
標データ（ｕ，ｖ）が得られる。テクスチャバッファ２
０に記憶されたテクスチャデータへのアクセスは、テク
スチャ座標データ（ｕ，ｖ）を用いて行われる。Ｆデー
タは、フォグのα値を示している。すなわち、ポリゴン
レンダリングデータは、三角形の各頂点の物理座標値
と、それぞれの頂点の色とテクスチャおよびフォグの値
のデータを示している。

【００２０】以下、レンダリング回路５について詳細に
説明する。図１に示すように、レンダリング回路５は、
ＤＤＡ(Digital Differential Anarizer) セットアップ
回路１０、トライアングルＤＤＡ回路１１、テクスチャ
エンジン回路１２、メモリＩ／Ｆ回路１３、ＣＲＴコン
トローラ回路１４、ＲＡＭＤＡＣ回路１５、ＤＲＡＭ１
６およびＳＲＡＭ１７を有する。ＤＲＡＭ１６ ＤＲＡＭ１６は、テクスチャデータを記憶するテクスチ
ャバッファ２０、ＣＲＴに出力してディスプレイに表示
する表示データを記憶するディスプレイバッファ２１、
ｚデータを記憶するｚバッファ２２およびカラールック
アップデータを記憶するテクスチャＣＬＵＴバッファ２
３として機能する。図２に示すように、ＤＲＡＭ１６
は、物理的には、メモリモジュール１００および１０１
を有している。メモリモジュール１００は、バンク１１
０および１１１と、アドレスバッファ１２０および１２
１とを有する。メモリモジュール１０１は、バンク１１
２および１１３と、アドレスバッファ１２２および１２
３とを有する。

【００２１】図３は、ＣＲＴのディスプレイを構成する
マトリクス状に配置された複数のピクセルによる２次元
画面上の２次元座標と、当該２次元座標の画素（ピクセ
ル）の画素データが記憶されているＤＲＡＭ１６内のバ
ンクとの対応を示す図である。図３に示すように、画面
を、ｘ方向の幅が「ｂｗ」、ｙ方向の幅が「ｂｈ」の第
１の領域としての単位矩形領域に分割し、単位矩形領域
を単位として、当該単位矩形領域内の画素の画素データ
を図２に示すメモリモジュール１００，１０１のバンク
１１０，１１１，１１２，１１３に記憶する。具体的に
は、図３に示す単位矩形領域１５０，１５２，１５９，
１６１内の画素の画素データがバンク１１０に記憶さ
れ、単位矩形領域１５１，１５３，１６０，１６２内の
画素の画素データがバンク１１１に記憶され、単位矩形
領域１５４，１５７，１６３，１６５内の画素の画素デ
ータがバンク１１２に記憶され、単位矩形領域１５６，
１５８，１６４，１６６内の画素の画素データがバンク
１１３に記憶されている。

【００２２】ＤＤＡセットアップ回路１０ ＤＤＡセットアップ回路１０は、後段のトライアングル
ＤＤＡ回路１１において物理座標系上の三角形の各頂点
の値を線形補間して、三角形の内部の各画素の色と深さ
情報を求めるに先立ち、ポリゴンレンダリングデータＳ
４が示す（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）デー
タについて、三角形の辺と水平方向の差分などを求める
セットアップ演算を行う。このセットアップ演算は、具
体的には、開始点の値と終点の値と、開始点と終点との
距離を用いて、単位長さ移動した場合における、求めよ
うとしている値の変分を算出する。ＤＤＡセットアップ
回路１０は、算出した変分データＳ１０をトライアング
ルＤＤＡ回路１１に出力する。

【００２３】トライアングルＤＤＡ回路１１ トライアングルＤＤＡ回路１１は、ＤＤＡセットアップ
回路１０から入力した変分データＳ１０を用いて、三角
形内部の各画素における線形補間された（ｚ，Ｒ，Ｇ，
Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データを算出する。トライア
ングルＤＤＡ回路１１は、各画素の（ｘ，ｙ）データ
と、当該（ｘ，ｙ）座標における（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データとを、ＤＤＡデータ（補間
データ）Ｓ１１としてテクスチャエンジン回路１２に出
力する。本実施形態では、トライアングルＤＤＡ回路１
１は、並行して処理を行う矩形内に位置する８（＝２×
４）画素分のＤＤＡデータＳ１１をテクスチャエンジン
回路１２に出力する。

【００２４】テクスチャエンジン回路１２ テクスチャエンジン回路１２は、「ｓ／ｑ」および「ｔ
／ｑ」の算出処理、テクスチャ座標データ（ｕ，ｖ）の
算出処理、テクスチャバッファ２０からの（Ｒ，Ｇ，
Ｂ，α）データの読み出し処理、および、混合処理（α
ブレンディング処理）を順にパイプライン方式で行う。
なお、テクスチャエンジン回路１２は、所定の矩形内に
位置する８画素についての処理を同時に並行して行う。

【００２５】テクスチャエンジン回路１２は、ＤＤＡデ
ータＳ１１が示す（ｓ，ｔ，ｑ）データについて、ｓデ
ータをｑデータで除算する演算と、ｔデータをｑデータ
で除算する演算とを行う。

【００２６】また、テクスチャエンジン回路１２は、除
算結果である「ｓ／ｑ」および「ｔ／ｑ」に、それぞれ
テクスチャサイズＵＳＩＺＥおよびＶＳＩＺＥを乗じ
て、テクスチャ座標データ（ｕ，ｖ）を生成する。ま
た、テクスチャエンジン回路１２は、メモリＩ／Ｆ回路
１３を介して、ＳＲＡＭ１７あるいはＤＲＡＭ１６に、
前記生成したテクスチャ座標データ（ｕ，ｖ）を含む読
み出し要求を出力し、メモリＩ／Ｆ回路１３を介して、
ＳＲＡＭ１７あるいはテクスチャバッファ２０に記憶さ
れているテクスチャデータを読み出すことで、（ｓ，
ｔ）データに対応したテクスチャアドレスに記憶された
（Ｒ，Ｇ，Ｂ，α）データＳ１７を得る。ここで、ＳＲ
ＡＭ１７には、テクスチャバッファ２０に記憶されてい
るテクスチャデータのコピーが記憶されている。テクス
チャエンジン回路１２は、読み出した（Ｒ，Ｇ，Ｂ，
α）データＳ１７の（Ｒ，Ｇ，Ｂ）データと、前段のト
ライアングルＤＤＡ回路１１からのＤＤＡデータＳ１１
に含まれる（Ｒ，Ｇ，Ｂ）データとを、（Ｒ，Ｇ，Ｂ，
α）データＳ１７に含まれるαデータ（テクスチャα）
が示す割合で混合し、画素データＳ１２を生成する。テ
クスチャエンジン回路１２は、この画素データＳ１２
を、メモリＩ／Ｆ回路１３に出力する。なお、テクスチ
ャバッファ２０には、ＭＩＰＭＡＰ（複数解像度テクス
チャ）などの複数の縮小率に対応したテクスチャデータ
が記憶されている。ここで、何れの縮小率のテクスチャ
データを用いるかは、所定のアルゴリズムを用いて、前
記三角形単位で決定される。

【００２７】テクスチャエンジン回路１２は、フルカラ
ー方式の場合には、テクスチャバッファ２０から読み出
した（Ｒ，Ｇ，Ｂ，α）データを直接用いる。一方、テ
クスチャエンジン回路１２は、インデックスカラー方式
の場合には、予め作成したカラールックアップテーブル
（ＣＬＵＴ）をテクスチャＣＬＵＴバッファ２３から読
み出して、内蔵するＳＲＡＭに転送および記憶し、この
カラールックアップテーブルを用いて、テクスチャバッ
ファ２０から読み出したカラーインデックスに対応する
（Ｒ，Ｇ，Ｂ）データを得る。

【００２８】メモリＩ／Ｆ回路１３ また、メモリＩ／Ｆ回路１３は、テクスチャエンジン回
路１２から入力した画素データＳ１２に対応するｚデー
タと、ｚバッファ２２に記憶されているｚデータとの比
較を行い、入力した画素データＳ１２によって描画され
る画像が、前回、ディスプレイバッファ２１に書き込ま
れた画像より、手前（視点側）に位置するか否かを判断
し、手前に位置する場合には、画像データＳ１２に対応
するｚデータでｚバッファ２２に記憶されたｚデータを
更新する。また、メモリＩ／Ｆ回路１３は、必要に応じ
て、画像データＳ１２に含まれる（Ｒ，Ｇ，Ｂ）データ
と、既にディスプレイバッファ２１に記憶されている
（Ｒ，Ｇ，Ｂ）データとを、画素データＳ１２に対応す
るαデータが示す混合値で混合する、いわゆるαブレン
ディング処理を行い、混合後の（Ｒ，Ｇ，Ｂ）データを
ディスプレイバッファ２１に書き込む（打ち込む）。

【００２９】また、メモリＩ／Ｆ回路１３は、図２に示
すクリアコントローラ２００、アドレスコンバータ２０
１およびメモリコントローラ２０２を有する。クリアコ
ントローラ２００は、クリア動作の開始を指示するクリ
ア動作開始信号ｋｉｃｋを入力すると、画面上のクリア
を行なう領域の一の頂点の座標（ｓｘ，ｓｙ）と、当該
クリアを行なう領域の幅データｗｉｄｔｈおよび高さデ
ータｈｅｉｇｈｔとを取り込み、これらに基づいて、ク
リアを行なう領域に含まれる画素の画面上の２次元座標
（ｘ，ｙ）を所定の順序で生成する。そして、クリアコ
ントローラ２００は、当該生成したｘデータ、ｙデータ
およびライトイネーブル信号ｗｅをアドレスコンバータ
２０１に出力する。

【００３０】また、クリアコントローラ２００は、クリ
ア動作開始信号ｋｉｃｋがアクティブになると、下記式
（１）および（２）に基づいて、画面上のクリアを行な
う領域の前記一の頂点と対向する位置の頂点の座標（ｅ
ｘ，ｅｙ）を求める。

【００３１】

【数１】 ｅｘ ＝ ｓｘ＋ｗｉｄｔｈ …（１）

【００３２】

【数２】 ｅｙ ＝ ｓｙ ＋ｈｅｉｇｈｔ …（２）

【００３３】アドレスコンバータ２０１は、ライトイネ
ーブル信号ｗｅを入力すると、クリアコントローラ２０
０からのｘデータおよびｙデータを取り込み、２次元座
標（ｘ，ｙ）の画素の画素データが記憶されている、メ
モリモジュール１００，１０１を示すチップセレクト信
号ｃｓと、バンクを示すバンクセレクト信号ｂｓと、ロ
ーアドレスを示すローアドレス信号ｒｏｗと、カラムア
ドレスを示すカラムアドレス信号ｃｏｌとを生成し、こ
れらをライトイネーブル信号ｗｅと共にメモリコントロ
ーラ２０２に出力する。

【００３４】メモリコントローラ２０２は、アドレスコ
ンバータ２０１から入力したチップセレクト信号ｃｓ、
バンクセレクト信号ｂｓ、ローアドレス信号ｒｏｗ、カ
ラムアドレス信号ｃｏｌを、ライトデータｗｄと共に、
バス２２０を介してＤＲＡＭ１６に出力する。

【００３５】メモリモジュール１００および１０１は、
バス２２０を流れるチップセレクト信号ｃｓを監視し、
対応するバンクセレクト信号ｂｓ、ローアドレス信号ｒ
ｏｗ、カラムアドレス信号ｃｏｌをおよびライトデータ
ｗｄを取り込む。このようにして、メモリモジュール１
００および１０１に取り込まれたローアドレス信号ｒｏ
ｗおよびカラムアドレス信号ｃｏｌは、バンクセレクト
信号ｂｓが示すバンクに対応するアドレスバッファ１２
０〜１２３に記憶される。そして、ライトデータｗｄ
が、ローアドレス信号ｒｏｗおよびカラムアドレス信号
ｃｏｌで示されるバンク１１０〜１１３内のアドレスに
記憶される。

【００３６】以下、図３に示す画面上の第２の領域とし
ての矩形領域２５０を、例えば、黒色で塗りつぶす（ク
リアする）場合について説明する。なお、以下に示すク
リア動作は、図１に示すＤＲＡＭ１６のテクスチャバッ
ファ２０、ディスプレイバッファ２１およびＺバッファ
２２の全て、あるいはいずれか一つに対して行なわれ
る。図４は、図３に示す画面上の矩形領域２５０を塗り
つぶす場合の処理を説明するためのフローチャートであ
る。 ステップＳ１：クリアコントローラ２００において、ク
リア動作開始信号ｋｉｃｋがアクティブになると、前記
式（１）および（２）に基づいて（ｅｘ，ｅｙ）が求め
られる。

【００３７】ステップＳ２：クリアコントローラ２００
において、図３に示す領域２６１に含まれる画素の２次
元座標（ｘ，ｙ）が順次に生成され、当該生成された２
次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと共
に、アドレスコンバータ２０１に順次に出力される。次
に、アドレスコンバータ２０１において、２次元座標
（ｘ，ｙ）の画素の画素データが記憶されている、メモ
リモジュール１００，１０１を示すチップセレクト信号
ｃｓと、バンクを示すバンクセレクト信号ｂｓと、ロー
アドレスを示すローアドレス信号ｒｏｗと、カラムアド
レスを示すカラムアドレス信号ｃｏｌとが生成され、こ
れらがライトイネーブル信号ｗｅと共にメモリコントロ
ーラ２０２に出力される。

【００３８】次に、メモリコントローラ２０２におい
て、アドレスコンバータ２０１から入力したチップセレ
クト信号ｃｓ、バンクセレクト信号ｂｓ、ローアドレス
信号ｒｏｗ、カラムアドレス信号ｃｏｌが、黒色を示す
ライトデータｗｄと共に、バス２２０を介してＤＲＡＭ
１６に出力される。このとき、チップセレクト信号ｃｓ
はメモリモジュール１００を示しており、バンクセレク
ト信号ｂｓはバンク１１０を示している。バス２２０を
流れるチップセレクト信号ｃｓは、メモリモジュール１
００および１０１によって監視され、バンクセレクト信
号ｂｓ、ローアドレス信号ｒｏｗ、カラムアドレス信号
ｃｏｌをおよびライトデータｗｄが、メモリモジュール
１００に取り込まれる。このようにして、メモリモジュ
ール１００に取り込まれたローアドレス信号ｒｏｗおよ
びカラムアドレス信号ｃｏｌは、バンクセレクト信号ｂ
ｓが示すバンク１１０に対応するアドレスバッファ１２
０に記憶される。そして、黒色を示すライトデータｗｄ
が、アドレスバッファ１２０に記憶されたローアドレス
信号ｒｏｗおよびカラムアドレス信号ｃｏｌが示すバン
ク１１０内のアドレスに記憶される。上述した処理は、
図３に示す領域２６１に含まれる全ての画素の２次元座
標（ｘ，ｙ）について行なわれ、バンク１１０に記憶さ
れた当該画素の画素データが黒色を示すように書き換え
られる。このとき、領域２６１の画素の画素データを書
き換えている間は、ＤＲＡＭ１６のバンク切り換えを行
なう必要がない。

【００３９】ステップＳ３：クリアコントローラ２００
において、図３に示す領域２６２に含まれる画素の２次
元座標（ｘ，ｙ）が順次に生成され、当該生成された２
次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと共
に、アドレスコンバータ２０１に順次に出力される。こ
れにより、図３に示す領域２６２に含まれる全ての画素
の２次元座標（ｘ，ｙ）について行なわれ、バンク１１
１に記憶された当該画素の画素データが黒色を示すよう
に書き換えられる。このとき、領域２６２の画素の画素
データを書き換えている間は、ＤＲＡＭ１６のバンク切
り換えを行なう必要がない。

【００４０】ステップＳ４：クリアコントローラ２００
において、図３に示す領域２６３に含まれる画素の２次
元座標（ｘ，ｙ）が順次に生成され、当該生成された２
次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと共
に、アドレスコンバータ２０１に順次に出力される。こ
れにより、図３に示す領域２６３に含まれる全ての画素
の２次元座標（ｘ，ｙ）について行なわれ、バンク１１
０に記憶された当該画素の画素データが黒色を示すよう
に書き換えられる。このとき、領域２６３の画素の画素
データを書き換えている間は、ＤＲＡＭ１６のバンク切
り換えを行なう必要がない。

【００４１】ステップＳ５：クリアコントローラ２００
において、図３に示す領域２６４に含まれる画素の２次
元座標（ｘ，ｙ）が順次に生成され、当該生成された２
次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと共
に、アドレスコンバータ２０１に順次に出力される。こ
れにより、図３に示す領域２６４に含まれる全ての画素
の２次元座標（ｘ，ｙ）について行なわれ、バンク１１
２に記憶された当該画素の画素データが黒色を示すよう
に書き換えられる。このとき、領域２６４の画素の画素
データを書き換えている間は、ＤＲＡＭ１６のバンク切
り換えを行なう必要がない。

【００４２】ステップＳ６：クリアコントローラ２００
において、図３に示す単位矩形領域１５６に含まれる画
素の２次元座標（ｘ，ｙ）が順次に生成され、当該生成
された２次元座標（ｘ，ｙ）が、ライトイネーブル信号
ｗｅと共に、アドレスコンバータ２０１に順次に出力さ
れる。これにより、図３に示す単位矩形領域１５６に含
まれる全ての画素の２次元座標（ｘ，ｙ）について行な
われ、バンク１１３に記憶された当該画素の画素データ
が黒色を示すように書き換えられる。このとき、領域１
５６の画素の画素データを書き換えている間は、ＤＲＡ
Ｍ１６のバンク切り換えを行なう必要がない。

【００４３】ステップＳ７：クリアコントローラ２００
において、図３に示す領域２６５に含まれる画素の２次
元座標（ｘ，ｙ）が順次に生成され、当該生成された２
次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと共
に、アドレスコンバータ２０１に順次に出力される。こ
れにより、図３に示す領域２６５に含まれる全ての画素
の２次元座標（ｘ，ｙ）について行なわれ、バンク１１
２に記憶された当該画素の画素データが黒色を示すよう
に書き換えられる。このとき、領域２６５の画素の画素
データを書き換えている間は、ＤＲＡＭ１６のバンク切
り換えを行なう必要がない。

【００４４】ステップＳ８：クリアコントローラ２００
において、図３に示す領域２６６に含まれる画素の２次
元座標（ｘ，ｙ）が順次に生成され、当該生成された２
次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと共
に、アドレスコンバータ２０１に順次に出力される。こ
れにより、図３に示す領域２６６に含まれる全ての画素
の２次元座標（ｘ，ｙ）について行なわれ、バンク１１
０に記憶された当該画素の画素データが黒色を示すよう
に書き換えられる。このとき、領域２６６の画素の画素
データを書き換えている間は、ＤＲＡＭ１６のバンク切
り換えを行なう必要がない。

【００４５】ステップＳ９：クリアコントローラ２００
において、図３に示す領域２６７に含まれる画素の２次
元座標（ｘ，ｙ）が順次に生成され、当該生成された２
次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと共
に、アドレスコンバータ２０１に順次に出力される。こ
れにより、図３に示す領域２６７に含まれる全ての画素
の２次元座標（ｘ，ｙ）について行なわれ、バンク１１
１に記憶された当該画素の画素データが黒色を示すよう
に書き換えられる。このとき、領域２６７の画素の画素
データを書き換えている間は、ＤＲＡＭ１６のバンク切
り換えを行なう必要がない。

【００４６】ステップＳ１０：クリアコントローラ２０
０において、図３に示す領域２６８に含まれる画素の２
次元座標（ｘ，ｙ）が順次に生成され、当該生成された
２次元座標（ｘ，ｙ）が、ライトイネーブル信号ｗｅと
共に、アドレスコンバータ２０１に順次に出力される。
これにより、図３に示す領域２６８に含まれる全ての画
素の２次元座標（ｘ，ｙ）について行なわれ、バンク１
１０に記憶された当該画素の画素データが黒色を示すよ
うに書き換えられる。このとき、領域２６８の画素の画
素データを書き換えている間は、ＤＲＡＭ１６のバンク
切り換えを行なう必要がない。その結果、矩形領域２５
０に含まれる全ての画素の画素データが黒色を示すもの
に書き換えられる。この場合におけるバンク切り換え
は、合計８回行なわれる。

【００４７】ＣＲＴコントローラ回路１４ ＣＲＴコントローラ回路１４は、与えられた水平および
垂直同期信号に同期して、図示しないＣＲＴに表示する
アドレスを発生し、ディスプレイバッファ２１から表示
データを読み出す要求をメモリＩ／Ｆ回路１３に出力す
る。この要求に応じて、メモリＩ／Ｆ回路１３は、ディ
スプレイバッファ２１から一定の固まりで表示データを
読み出す。ＣＲＴコントローラ回路１４は、ディスプレ
イバッファ２１から読み出した表示データを記憶するＦ
ＩＦＯ(First In First Out)回路を内蔵し、一定の時間
間隔で、ＲＡＭＤＡＣ回路１５に、ＲＧＢのインデック
ス値を出力する。

【００４８】ＲＡＭＤＡＣ回路１５ ＲＡＭＤＡＣ回路１５は、各インデックス値に対応する
Ｒ，Ｇ，Ｂデータを記憶しており、ＣＲＴコントローラ
回路１４から入力したＲＧＢのインデックス値に対応す
るデジタル形式のＲ，Ｇ，Ｂデータを、Ｄ／Ａコンバー
タに転送し、アナログ形式のＲ，Ｇ，Ｂデータを生成す
る。ＲＡＭＤＡＣ回路１５は、この生成されたＲ，Ｇ，
ＢデータをＣＲＴに出力する。

【００４９】以下、３次元コンピュータグラフィックシ
ステム１における通常の動作について説明する。ポリゴ
ンレンダリングデータＳ４が、メインバス６を介してメ
インプロセッサ４からＤＤＡセットアップ回路１０に出
力され、ＤＤＡセットアップ回路１０において、三角形
の辺と水平方向の差分などを示す変分データＳ１０が生
成される。この変分データＳ１０は、トライアングルＤ
ＤＡ回路１１に出力され、トライアングルＤＤＡ回路１
１において、三角形内部の各画素における線形補間され
た（ｚ，Ｒ，Ｇ，Ｂ，α，ｓ，ｔ，ｑ，Ｆ）データが算
出される。そして、この算出された（ｚ，Ｒ，Ｇ，Ｂ，
α，ｓ，ｔ，ｑ，Ｆ）データと、三角形の各頂点の
（ｘ，ｙ）データとが、ＤＤＡデータＳ１１として、ト
ライアングルＤＤＡ回路１１からテクスチャエンジン回
路１２に出力される。

【００５０】次に、テクスチャエンジン回路１２におい
て、ＤＤＡデータＳ１１が示す（ｓ，ｔ，ｑ）データに
ついて、ｓデータをｑデータで除算する演算と、ｔデー
タをｑデータで除算する演算とが行われる。そして、除
算結果「ｓ／ｑ」および「ｔ／ｑ」に、それぞれテクス
チャサイズＵＳＩＺＥおよびＶＳＩＺＥが乗算され、テ
クスチャ座標データ（ｕ，ｖ）が生成される。次に、メ
モリＩ／Ｆ回路１３を介して、テクスチャエンジン回路
１２からＳＲＡＭ１７に、前記生成されたテクスチャ座
標データ（ｕ，ｖ）を含む読み出し要求が出力され、メ
モリＩ／Ｆ回路１３を介して、ＳＲＡＭ１７に記憶され
た（Ｒ，Ｇ，Ｂ，α）データＳ１７が読み出される。次
に、テクスチャエンジン回路１２において、読み出した
（Ｒ，Ｇ，Ｂ，α）データＳ１７の（Ｒ，Ｇ，Ｂ）デー
タと、前段のトライアングルＤＤＡ回路１１からのＤＤ
ＡデータＳ１１に含まれる（Ｒ，Ｇ，Ｂ）データとが、
（Ｒ，Ｇ，Ｂ，α）データＳ１７に含まれるαデータ
（テクスチャα）が示す割合で混合され、画素データＳ
１２が生成される。この画素データＳ１２は、テクスチ
ャエンジン回路１２からメモリＩ／Ｆ回路１３に出力さ
れる。

【００５１】そして、メモリＩ／Ｆ回路１３において、
テクスチャエンジン回路１２から入力した画素データＳ
１２に対応するｚデータと、ｚバッファ２２に記憶され
ているｚデータとの比較が行なわれ、入力した画素デー
タＳ１２によって描画される画像が、前回、ディスプレ
イバッファ２１に書き込まれた画像より、手前（視点
側）に位置するか否かが判断され、手前に位置する場合
には、画像データＳ１２に対応するｚデータでｚバッフ
ァ２２に記憶されたｚデータが更新される。

【００５２】次に、メモリＩ／Ｆ回路１３において、必
要に応じて、画像データＳ１２に含まれる（Ｒ，Ｇ，
Ｂ）データと、既にディスプレイバッファ２１に記憶さ
れている（Ｒ，Ｇ，Ｂ）データとが、画素データＳ１２
に対応するαデータが示す混合値で混合され、混合後の
（Ｒ，Ｇ，Ｂ）データがディスプレイバッファ２１に書
き込まれる。

【００５３】以上説明したように、３次元コンピュータ
グラフィックシステム１によれば、図３に示す矩形領域
２５０を塗りつぶす（クリアする）場合に、図２に示す
クリアコントローラ２００において、ＤＲＡＭ１６のメ
モリモジュール１００，１０１のバンク１１０〜１１３
の構成を考慮して、図４に示すように、同一のバンクに
記憶された画素データに連続してアクセスが行なわれる
ように、２次元座標（ｘ，ｙ）を生成する。その結果、
クリア動作に伴うバンク切り換え回数を大幅に低減で
き、高速なクリア動作を実現できる。

【００５４】第２実施形態 図５は、本実施形態の３次元コンピュータグラフィック
システムにおける、ＤＲＡＭおよび図１に示すメモリＩ
Ｆ回路１３の内部構成図である。本実施形態の３次元コ
ンピュータグラフィックシステムは、図１に示すＤＲＡ
Ｍ１６に加えて、ＤＲＡＭ３１６を備えている。ＤＲＡ
Ｍ３１６は、ＤＲＡＭ１６と同じ構成をしている。ま
た、メモリＩＦ回路１３には、図５に示すように、クリ
アコントローラ２００、アドレスコンバータ２５０およ
びメモリコントローラ２０２を備えられている。

【００５５】クリアコントローラ２００およびメモリコ
ントローラ２０２は、前述した第１実施形態で述べたも
のと同じであが、アドレスコンバータ２５０の構成が図
１に示すアドレスコンバータ２０１とは異なる。アドレ
スコンバータ２５０は、クリアコントローラ２００から
入力した例えば、ｎを整数とした場合に、ｘ方向におい
て、２ｎ−１番目の画素の（ｘ，ｙ）座標と、２ｎ番目
の画素の（ｘ，ｙ）座標とに、同一のチップセレクト信
号ｃｓと、バンクを示すバンクセレクト信号ｂｓと、ロ
ーアドレスを示すローアドレス信号ｒｏｗと、カラムア
ドレスを示すカラムアドレス信号ｃｏｌとを生成し、こ
れらをライトイネーブル信号ｗｅと共にメモリコントロ
ーラ２０２に出力する。ここで、ＤＲＡＭ３１６には、
例えば、ｘ方向において奇数番目に位置する画素の画素
データが記憶され、ＤＲＡＭ１６には、ｘ方向において
偶数番目に位置する画素の画素データが記憶される。

【００５６】本実施形態の３次元コンピュータグラフィ
ックシステムでは、クリア動作において、クリアコント
ローラ２５０において生成された２次元座標（ｘ，ｙ）
に応じて、メモリコントローラ２０２から、チップセレ
クト信号ｃｓ、バンクセレクト信号ｂｓ、ローアドレス
信号ｒｏｗ、カラムアドレス信号ｃｏｌが、ライトデー
タｗｄと共に、バス２２０を介してＤＲＡＭ１６および
３１６に出力される。これにより、ＤＲＡＭ１６および
３１６において、同一のバンクセレクト信号ｂｓ、ロー
アドレス信号ｒｏｗおよびカラムアドレス信号ｃｏｌに
基づいて、隣接する画素の画素データが、黒色を示す画
素データに書き換えられる。本実施形態の３次元コンピ
ュータグラフィックシステムによれば、クリア動作にお
いて、隣接する２画素の画素データが同時に書き換えら
れるため、クリア動作の速度を前述した第１実施形態の
場合の２倍にすることができる。

【００５７】本発明は上述した実施形態には限定されな
い。例えば、図５に示す３次元コンピュータグラフィッ
クシステムにおいて、アドレスコンパータとして前述し
た図１に示すアドレスコンバータ２０１を用い、クリア
コントローラが、例えば、ｎを整数とした場合に、ｘ方
向において、２ｎ−１番目の画素と、２ｎ番目の画素と
に、同一の２次元座標（ｘ，ｙ）を割り当てるようにし
てもよい。

【００５８】また、上述した図１に示す３次元コンピュ
ータグラフィックシステム１では、ＳＲＡＭ１７を用い
る構成を例示したが、ＳＲＡＭ１７を設けない構成にし
てもよい。また、図１に示すテクスチャバッファ２０お
よびテクスチャＣＬＵＴバッファ２３を、ＤＲＡＭ１６
の外部に設けてもよい。

【００５９】さらに、図１に示す３次元コンピュータグ
ラフィックシステム１では、ポリゴンレンダリングデー
タを生成するジオメトリ処理を、メインプロセッサ４で
行なう場合を例示したが、レンダリング回路５で行なう
構成にしてもよい。

【００６０】

【発明の効果】以上説明したように、本発明の画像メモ
リ制御装置およびその方法と、グラフィック演算装置お
よびその方法によれば、２次元画面上の第２の領域を塗
りつぶす（クリアする）場合に、２次元座標生成手段
が、前記第２の領域に含まれる画素の２次元座標を、前
記第２の領域における同一の前記第１の領域内の画素の
うち単数の領域を構成する画素について連続して生成す
るように、順次に生成する。その結果、クリア動作に伴
における画像メモリにおけるメモリモジュールの切り換
え回数を大幅に低減でき、高速なクリア動作を実現でき
る。また、本発明の本発明の画像メモリ制御装置および
その方法と、グラフィック演算装置およびその方法によ
れば、複数の画素の画素データを同時に書き換えること
で、さらに高速なクリア動作を実現できる。

【図面の簡単な説明】

【図１】図１は、本発明の第１実施形態に係わる３次元
コンピュータグラフィックシステムのシステム構成図で
ある。

【図２】図２は、図１に示すＤＲＡＭおよびメモリＩ／
Ｆ回路の内部構成図である。

【図３】図３は、ＣＲＴのディスプレイを構成するマト
リクス状に配置された複数のピクセルによる２次元画面
上の２次元座標と、当該２次元座標の画素（ピクセル）
の画素データが記憶されているＤＲＡＭ内のバンクとの
対応を示す図である。

【図４】図４は、図３に示す画面上の矩形領域を塗りつ
ぶす場合の処理を説明するためのフローチャートであ
る。

【図５】図５は、本発明の第２実施形態に係わる３次元
コンピュータグラフィックシステムのＤＲＡＭおよびメ
モリＩ／Ｆ回路の内部構成図である。

【符号の説明】

１…３次元コンピュータグラフィックシステム、２…メ
インメモリ、３…Ｉ／Ｏインタフェース回路、４…メイ
ンプロセッサ、５…レンダリング回路、１０…ＤＤＡセ
ットアップ回路、１１…トライアングルＤＤＡ回路、１
２…テクスチャエンジン回路、１３…メモリＩ／Ｆ回
路、１４…ＣＲＴコントローラ回路、１５…ＲＡＭＤＡ
Ｃ回路、１６，３１６…ＤＲＡＭ、１７…ＳＲＡＭ、２
０…テクスチャバッファ、２１…ディスプレイバッフ
ァ、２２…Ｚバッファ、２３…テクスチャＣＬＵＴバッ
ファ、１００，１０１…メモリモジュール、１１０〜１
１３…バンク、１２０〜１２３…アドレスバッファ、２
００…クリアコントローラ、２０１…アドレスコンバー
タ、２０２…メモリコントローラ、２２０…バス

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０６Ｆ 12/02 ５８０ Ｇ０６Ｆ 12/02 ５８０Ｅ Ｇ０６Ｔ 11/40 15/72 ４００ 15/00 ４５０Ａ

Claims (23)

【特許請求の範囲】
1. 【請求項１】表示手段のマトリクス状に配置された複数
   の画素の画素データを、前記表示手段の２次元画面上に
   規定された所定形状の第１の領域を単位として、画像メ
   モリを構成する複数のメモリモジュールに記憶し、前記
   ２次元画面の第２の領域を単一の色で塗りつぶすため
   に、前記複数のメモリモジュールに記憶されている画素
   データを所定の順序で書き換える画像メモリ制御装置に
   おいて、 前記第２の領域に含まれる画素の２次元座標を、前記第
   ２の領域における同一の前記第１の領域内の画素のうち
   単数の領域を構成する画素について連続して生成するよ
   うに、順次に生成する２次元座標生成手段と、 前記２次元座標から、前記メモリモジュール内のアドレ
   スを生成するアドレス生成手段と、 前記生成されたアドレスを用いて、前記メモリモジュー
   ルに前記単一の色を示す画素データを記憶する制御手段
   とを有する画像メモリ制御装置。
2. 【請求項２】前記アドレス生成手段は、前記２次元座標
   から、当該２次元座標の画素の画素データが記憶されて
   いるメモリモジュールを特定するメモリモジュール特定
   信号と、当該特定するメモリモジュール内のアドレスと
   を生成し、 前記制御手段は、前記メモリモジュール特定信号によっ
   て特定されるメモリジュールの前記生成されたアドレス
   に、前記単一の色を示す画素データを記憶する請求項１
   に記載の画像メモリ制御装置。
3. 【請求項３】前記第１の領域および前記第２の領域は、
   矩形領域であり、 前記２次元座標生成手段は、前記２次元画面における第
   ２の領域の一の頂点の２次元座標と、当該第２の領域の
   高さデータおよび幅データとに基づいて、前記第２の領
   域に含まれる画素の２次元座標を、前記第１の領域を単
   位として、順次に生成する請求項１に記載の画像メモリ
   制御装置。
4. 【請求項４】複数の前記画像メモリを有し、 前記２次元画面上の複数の画素を組として、同一の組の
   複数の画素の画素データを相互に異なる前記画像メモリ
   に記憶し、 前記アドレス生成手段は、前記組を構成する複数の画素
   に同一の前記アドレスを生成し、 前記制御手段は、前記生成されたアドレスを用いて、前
   記組を構成する複数の画素の画素データを同時に書き換
   える請求項１に記載の画像メモリ制御装置。
5. 【請求項５】立体モデルを複数の単位図形を組み合わせ
   て表現し、前記単位図形に付加するパターンを示す複数
   の画素データからなるテクスチャデータを画像メモリか
   ら読み出し、当該読み出したテクスチャデータを前記単
   位図形と対応付けて複数の画素データからなる描画デー
   タを生成し、当該描画データを前記画像メモリに記憶す
   るグラフィック演算装置において、 複数のメモリモジュールを備え、前記表示手段の２次元
   画面上に規定された所定形状の第１の領域を単位として
   前記複数の画素データを前記複数のメモリモジュールに
   記憶する記憶する画像メモリと、 前記２次元画面の第２の領域を単一の色で塗りつぶすた
   めに、前記第２の領域に含まれる画素の２次元座標を、
   前記第２の領域における同一の前記第１の領域内の画素
   のうち単数の領域を構成する画素について連続して生成
   するように、順次に生成する２次元座標生成手段と、 前記２次元座標から、前記メモリモジュール内のアドレ
   スを生成するアドレス生成手段と、 前記生成されたアドレスを用いて、前記メモリモジュー
   ルに前記単一の色を示す画素データを記憶する制御手段
   とを有するグラフィック演算装置。
6. 【請求項６】前記アドレス生成手段は、前記２次元座標
   から、当該２次元座標の画素の画素データが記憶されて
   いるメモリモジュールを特定するメモリモジュール特定
   信号と、当該特定するメモリモジュール内のアドレスと
   を生成し、 前記制御手段は、前記メモリモジュール特定信号によっ
   て特定されるメモリジュールの前記生成されたアドレス
   に、前記単一の色を示す画素データを記憶する請求項５
   に記載のグラフィック演算装置。
7. 【請求項７】前記第１の領域および前記第２の領域は、
   矩形領域であり、 前記２次元座標生成手段は、前記２次元画面における第
   ２の領域の一の頂点の２次元座標と、当該第２の領域の
   高さデータおよび幅データとに基づいて、前記第２の領
   域に含まれる画素の２次元座標を、前記第１の領域を単
   位として、順次に生成する請求項５に記載のグラフィッ
   ク演算装置。
8. 【請求項８】複数の前記画像メモリを有し、 前記２次元画面上の複数の画素を組として、同一の組の
   複数の画素の画素データを相互に異なる前記画像メモリ
   に記憶し、 前記アドレス生成手段は、前記組を構成する複数の画素
   に同一の前記アドレスを生成し、 前記制御手段は、前記生成されたアドレスを用いて、前
   記組を構成する複数の画素の画素データを同時に書き換
   える請求項５に記載のグラフィック演算装置。
9. 【請求項９】前記画像メモリは、前記描画データを記憶
   するディスプレイメモリである請求項５に記載のグラフ
   ィック演算装置。
10. 【請求項１０】前記画像メモリは、前記テクスチャデー
    タを記憶するテクスチャメモリである請求項５に記載の
    グラフィック演算装置。
11. 【請求項１１】前記画像メモリは、前記描画データを記
    憶するディスプレイメモリおよび前記テクスチャデータ
    を記憶するテクスチャメモリとして機能するメモリであ
    る請求項５に記載のグラフィック演算装置。
12. 【請求項１２】立体モデルを複数の単位図形を組み合わ
    せて表現し、前記単位図形に付加するパターンを示す複
    数の画素データからなるテクスチャデータを画像メモリ
    から読み出し、当該読み出したテクスチャデータを前記
    単位図形と対応付けて複数の画素データからなる描画デ
    ータを生成し、当該描画データを前記画像メモリに記憶
    するグラフィック演算装置において、 複数のメモリモジュールを備え、前記表示手段の２次元
    画面上に規定された所定形状の第１の領域を単位として
    前記複数の画素データを前記複数のメモリモジュールに
    記憶する画像メモリと、 前記単位図形の頂点について、３次元座標（ｘ，ｙ，
    ｚ）、Ｒ（赤），Ｇ（緑），Ｂ（青）データ、同次座標
    （ｓ，ｔ）および同次項ｑを含むポリゴンレンダリング
    データを生成するポリゴンレンダリングデータ生成手段
    と、 前記単位図形の頂点のポリゴンレンダリングデータを補
    間して、前記単位図形内に位置する画素の補間データを
    生成する補間データ生成手段と、 前記補間データに含まれる同次座標（ｓ，ｔ）を同次項
    ｑで除算した除算結果に応じたテクスチャアドレスを用
    いて、前記画像メモリからテクスチャデータを読み出
    し、前記単位図形と対応付ける描画データを生成するテ
    クスチャ処理手段と、 前記２次元画面の第２の領域を単一の色で塗りつぶすた
    めに、前記第２の領域に含まれる画素の２次元座標を、
    前記第２の領域における同一の前記第１の領域内の画素
    のうち単数の領域を構成する画素について連続して生成
    するように、順次に生成する２次元座標生成手段と、 前記２次元座標から、前記画像メモリのメモリモジュー
    ル内のアドレスを生成するアドレス生成手段と、 前記生成されたアドレスを用いて、前記画像メモリのメ
    モリモジュールに前記単一の色を示す画素データを記憶
    する制御手段とを有するグラフィック演算装置。
13. 【請求項１３】前記アドレス生成手段は、前記２次元座
    標から、当該２次元座標の画素の画素データが記憶され
    ているメモリモジュールを特定するメモリモジュール特
    定信号と、当該特定するメモリモジュール内のアドレス
    とを生成し、 前記制御手段は、前記メモリモジュール特定信号によっ
    て特定されるメモリジュールの前記生成されたアドレス
    に、前記単一の色を示す画素データを記憶する 請求項１２に記載のグラフィック演算装置。
14. 【請求項１４】前記第１の領域および前記第２の領域
    は、矩形領域であり、 前記２次元座標生成手段は、前記２次元画面における第
    ２の領域の一の頂点の２次元座標と、当該第２の領域の
    高さデータおよび幅データとに基づいて、前記第２の領
    域に含まれる画素の２次元座標を、前記第１の領域を単
    位として、順次に生成する 請求項１２に記載のグラフィック演算装置。
15. 【請求項１５】複数の前記画像メモリを有し、 前記２次元画面上の複数の画素を組として、同一の組の
    複数の画素を相互に異なる前記画像メモリに記憶し、 前記アドレス生成手段は、前記組を構成する複数の画素
    に同一の前記アドレスを生成し、 前記制御手段は、前記生成されたアドレスを用いて、前
    記組を構成する複数の画素の画素データを同時に書き換
    える 請求項１２に記載のグラフィック演算装置。
16. 【請求項１６】表示手段のマトリクス状に配置された複
    数の画素の画素データを、前記表示手段の２次元画面上
    に規定された所定形状の第１の領域を単位として、画像
    メモリを構成する複数のメモリモジュールに記憶し、前
    記２次元画面の第２の領域を単一の色で塗りつぶすため
    に、前記複数のメモリモジュールに記憶されている画素
    データを所定の順序で書き換える画像メモリ制御方法に
    おいて、 前記第２の領域に含まれる画素の２次元座標を、前記第
    ２の領域における同一の前記第１の領域内の画素のうち
    単数の領域を構成する画素について連続して生成するよ
    うに、順次に生成し、 前記２次元座標から、前記メモリモジュール内のアドレ
    スを生成し、 前記生成されたアドレスを用いて、前記メモリモジュー
    ルに前記単一の色を示す画素データを記憶する 画像メモリ制御方法。
17. 【請求項１７】前記２次元座標から、当該２次元座標の
    画素の画素データが記憶されているメモリモジュールを
    特定するメモリモジュール特定信号と、当該特定するメ
    モリモジュール内のアドレスとを生成し、 前記メモリモジュール特定信号によって特定されるメモ
    リジュールの前記生成されたアドレスに、前記単一の色
    を示す画素データを記憶する 請求項１６に記載の画像メモリ制御方法。
18. 【請求項１８】前記第１の領域および前記第２の領域
    は、矩形領域であり、 前記２次元画面における第２の領域の一の頂点の２次元
    座標と、当該第２の領域の高さデータおよび幅データと
    に基づいて、前記第２の領域に含まれる画素の２次元座
    標を、前記第１の領域を単位として、順次に生成する 請求項１６に記載の画像メモリ制御方法。
19. 【請求項１９】前記２次元画面上の複数の画素を組とし
    て、同一の組の複数の画素の画素データを、複数の画像
    メモリのうち相互に異なる画像メモリに記憶し、 前記組を構成する複数の画素に同一の前記アドレスを生
    成し、 前記生成されたアドレスを用いて、前記組を構成する複
    数の画素の画素データを同時に書き換える 請求項１６に記載の画像メモリ制御方法。
20. 【請求項２０】立体モデルを複数の単位図形を組み合わ
    せて表現し、前記単位図形に付加するパターンを示す複
    数の画素データからなるテクスチャデータを画像メモリ
    から読み出し、当該読み出したテクスチャデータを前記
    単位図形と対応付けて複数の画素データからなる描画デ
    ータを生成し、当該描画データを前記画像メモリに記憶
    するグラフィック演算方法において、 表示手段の２次元画面上に規定された所定形状の第１の
    領域を単位として前記複数の画素データを前記画像メモ
    リの複数のメモリモジュールに記憶し、 前記２次元画面の第２の領域を単一の色で塗りつぶすた
    めに、前記第２の領域に含まれる画素の２次元座標を、
    前記第２の領域における同一の前記第１の領域内の画素
    のうち単数の領域を構成する画素について連続して生成
    するように、順次に生成し、 前記２次元座標から、前記メモリモジュール内のアドレ
    スを生成し、 前記生成されたアドレスを用いて、前記メモリモジュー
    ルに前記単一の色を示す画素データを記憶する グラフィック演算方法。
21. 【請求項２１】前記２次元座標から、当該２次元座標の
    画素の画素データが記憶されているメモリモジュールを
    特定するメモリモジュール特定信号と、当該特定するメ
    モリモジュール内のアドレスとを生成し、 前記メモリモジュール特定信号によって特定されるメモ
    リジュールの前記生成されたアドレスに、前記単一の色
    を示す画素データを記憶する 請求項２０に記載のグラフィック演算方法。
22. 【請求項２２】前記第１の領域および前記第２の領域
    は、矩形領域であり、 前記２次元画面における第２の領域の一の頂点の２次元
    座標と、当該第２の領域の高さデータおよび幅データと
    に基づいて、前記第２の領域に含まれる画素の２次元座
    標を、前記第１の領域を単位として、順次に生成する 請求項２０に記載のグラフィック演算方法。
23. 【請求項２３】前記２次元画面上の複数の画素を組とし
    て、同一の組の複数の画素の画素データを複数の画素メ
    モリのうち相互に異なる前記画像メモリに記憶し、 前記組を構成する複数の画素に同一の前記アドレスを生
    成し、 前記生成されたアドレスを用いて、前記組を構成する複
    数の画素の画素データを同時に書き換える 請求項２０に記載のグラフィック演算方法。