JPH11161816A - データ記憶装置、データ記憶装置の制御装置とその方法および画像生成装置 - Google Patents

Abstract

(57)【要約】 【課題】３次元画像生成装置では、フレームバッファと
Ｚバッファの取り得る構成が予め決められており、構成
の自由度が低く、メモリを有効に使えない。 【解決手段】バッファを構成する２組のメモリ、メモリ
Ａ，メモリＢについて、いずれかをフレームバッファも
う一方をＺバッファと固定化せずに、フレームバッファ
の半分を一方のメモリへ（フレームバッファＡ）、残り
の半分を他方のメモリへ格納するようにした（フレーム
バッファＢ）。同様にＺバッファの半分を一方のメモリ
へ（ＺバッファＡ）、残りの半分を他方のメモリへ格納
するようにした（ＺバッファＢ）。そして、同一画素の
フレームデータおよびＺデータは、異なるメモリに格納
するようにした。これにより、メモリ容量を最大限に使
用したフレームバッファとＺバッファの構成が可能とな
り、また、それぞれのデータを並列に処理することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、たとえば３次元コ
ンピュータグラフィックスシステムにおいて回転、移動
および拡大／縮小などの座標変換を頻繁に行って立体モ
デルを表示する際に、その表示画像の生成を好適に行え
るようにデータを記憶する記憶装置、その記憶装置の制
御装置と制御方法、および、そのような表示画像の生成
を適切に行う画像生成装置に関する。

【０００２】

【従来の技術】コンピュータグラフィックスシステム
は、計算機とグラフィックス周辺装置により、画像や映
像を作成して表示するシステムであり、機械、電気、建
築などにおける設計支援のためのＣＡＤシステム、化
学、航空、制御などにおける反応や応答のシミュレーシ
ョン、教育、芸術、ビデオゲームなど、多くの分野にお
いて広く活用されている。

【０００３】このようなコンピュータグラフィックスシ
ステムの中には、主として計算機の数値計算能力を活用
して立体的な画像を作成する３次元画像生成装置を具え
たシステム（以後、３次元グラフィックスシステムと言
う。）がある。この３次元グラフィックスシステムは、
計算機中の立体モデルに対して、回転、移動、拡大／縮
小という座標変換を頻繁に行って表示画像を生成し、表
示するシステムであり、２次元グラフィックスシステム
に比べ、座標変換、透視変換、陰影処理、および隠線／
隠面消去処理などの高度な処理を必要とする。

【０００４】これまでの３次元グラフィックスシステム
では、表示解像度に応じた容量の、カラー値を格納する
バッファ（以後、フレームバッファと言う。）と、奥行
情報（以後、Ｚ値と言う。）を格納するバッファ（以
後、Ｚバッファと言う。）を具え、これらのバッファに
記憶されている画素ごとのデータに対して所望の演算を
行う画素演算処理を行うことにより、このような高度な
処理を行っている。このフレームバッファおよびＺバッ
ファは、完全に物理的に分離されたメモリで構成されて
おり、それぞれのデータも分離して格納される。また、
必要とされる容量も、要求されるカラー値のビット長、
Ｚ値のビット長の違いに応じて異なっている。

【０００５】このような、これまでの３次元グラフィッ
クスシステムの３次元画像生成装置の具体的構成を図４
に示す。図４に示すように、３次元画像生成装置９は、
画素データの書き込みに応じてメモリ制御を行うメモリ
制御回路９１と、カラー値が記憶されたメモリＡ（フレ
ームバッファ）９２とＺ値が記憶されたメモリＢ（Ｚバ
ッファ）９３とを有する。また、メモリ制御回路９１
は、ＦＢ制御回路９１１とＺＢ制御回路９１５とを有す
る。

【０００６】ＦＢ制御回路９１１は、コントロール線９
０ａを介して入力されるリクエスト信号Ｒｅｑに応じて
フレームバッファ９２の制御信号を発生するＦＢ制御部
９１２と、アドレス線９０ｂを介して入力される描画の
論理アドレスＸＹａｄｄをフレームバッファ９２の物理
アドレスへ変換するＦＡ変換部９１３と、データ線９０
ｃを介して入力されるカラー値Ｃｄａｔとデータ線９０
ｇを介して入力される既にフレームバッファ９２に記憶
されているカラー値ＦＢｄａｔとの演算を行うＣ値演算
部９１４とを有する。ＦＢ制御部９１２から出力される
制御信号ＦＢｃｔｌはコントロール線９０ｅを介して、
ＦＡ変換部９１３から出力されるアドレスＦＢａｄｄは
アドレス線９０ｆを介して、Ｃ値演算部における演算結
果のデータＦＢｄａｔはデータ線９０ｇを介して、それ
ぞれフレームバッファ９２に入力される。

【０００７】ＺＢ制御回路９１５は、コントロール線９
０ａを介して入力されるリクエスト信号Ｒｅｑに応じて
Ｚバッファ９３の制御信号を発生するＺＢ制御部９１６
と、アドレス線９０ｂを介して入力される描画の論理ア
ドレスＸＹａｄｄをＺバッファ９３の物理アドレスへ変
換するＺＡ変換部９１７と、データ線９０ｄを介して入
力されるＺ値Ｚｄａｔと、データ線９０ｊを介して入力
される既にＺバッファ９３に記憶されているＺ値ＺＢｄ
ａｔとを比較するＺ値比較部９１８とを有する。ＺＢ制
御部９１６から出力される制御信号ＺＢｃｔｌはコント
ロール線９０ｈを介して、ＺＡ変換部９１７から出力さ
れるアドレスＺＢａｄｄはアドレス線９０ｉを介して、
Ｚ値比較部９１８における比較結果のデータＺＢｄａｔ
はデータ線９０ｊを介して、それぞれＺバッファ９３に
入力される。また、Ｚ値比較部９１８における比較結果
のデータＺＢｄａｔは、ＦＢ制御回路９１１にも入力さ
れ、Ｃ値演算部９１４における演算に供される。

【０００８】

【発明が解決しようとする課題】ところで、図４に示し
たようにメモリ制御回路とフレームバッファおよびＺバ
ッファが接続されている従来の３次元画像生成装置９で
は、フレームバッファとＺバッファの取り得る構成が予
め決められており、構成の自由度が低いという問題があ
る。また、バッファの取り得る容量は、それぞれのメモ
リの容量で制限されてしまうため、たとえば図４に斜線
部で示すように、メモリＢにメモリＡよりも大きな空き
容量が有ったとしても、これを大きな容量の必要なフレ
ームバッファとして使用することはできなかった。その
結果、メモリ容量を有効に使用することができない場合
があり、メモリＡ、メモリＢの使用効率が良いとは言い
難かった。

【０００９】これらの問題を解決するために、フレーム
バッファおよびＺバッファを構成するメモリの単位を細
かくして、必要に応じてコンフィギュレーションを変更
する手法が取られる場合がある。具体的な例を図５を参
照して説明する。図５（Ａ）〜（Ｃ）は、メモリＡおよ
びメモリＢを４Ｍｂｉｔのメモリ８個で構成する場合
の、フレームバッファおよびＺバッファの構成を説明す
るための図であり、実線部がフレームバッファとして、
点線部がＺバッファとしてコンフィギュレーションされ
たことを示す。すなわち、図５（Ａ）は、フレームバッ
ファに要求される容量（ＦＢ）とＺバッファに要求され
る容量（ＺＢ）が１：１の場合、図５（Ｂ）は、ＦＢ：
ＺＢ＝５：３の場合、図５（Ｃ）はＦＢ：ＺＢ＝３：１
の場合の効率良いメモリＡ、メモリＢのコンフィギュレ
ーション例を示している。

【００１０】しかし、いずれの構成も、メモリの最小単
位が４Ｍｂｉｔで制限されているため、たとえば、Ｆ
Ｂ：ＺＢ＝２：１、ＦＢ：ＺＢ＝３：２と言うようなコ
ンフィギュレーションを効率良く構成することはできな
い。つまり、Ｎ個のメモリで構成されるバッファが取り
得るコンフィギュレーションは、たかだかＮ通りに制限
されてしまうのである。また、このような手法を実現す
るためには、Ｎ個のメモリ各々に対し、制御の主体がＦ
Ｂ制御回路なのかかＺＢ制御回路なのかを設定する必要
があり、制御が複雑になり回路規模が大きくなるという
問題も生じる。すなわち、このような手法を用いたとし
ても、メモリの最小単位は現実にはあまり小さくはとれ
ないために画像データに応じて好適なコンフィギュレー
ションを適宜構成することはできず、また、制御が複雑
になり回路規模が大きくなるという問題も生じるため、
あまり得策ではなかった。

【００１１】したがって、本発明の目的は、たとえばフ
レームバッファとＺバッファのような複数種類の記憶手
段を、記録対象のデータに応じてその容量が任意の比率
となるように構成することができ、これにより具備され
たメモリ空間を効率よく使用することができるデータ記
憶装置を提供することにある。また本発明の他の目的
は、具備されたメモリに対して、記録対象のデータに応
じて、複数種類の記憶手段を任意の容量比率で設定する
ことができ、これによりそのメモリを効率よく使用する
ことができる記憶装置の制御装置およびその方法を提供
することにある。さらに本発明の目的は、そのような記
憶装置を有効に使用することにより、種々の解像度の画
像データに対して所望の画像変換処理を好適に行い、所
望の画像データを生成することができる画像生成装置を
提供することにある。

【００１２】

【課題を解決するための手段】前記課題を解決するため
に、記憶手段を構成する複数のメモリについて、記憶す
るデータの種類を固定せずに、各データを各メモリに等
しいデータ量ずつ格納するようにした。そしてこれによ
り、複数のメモリの使用量を同じにし、メモリ容量を最
大限に使用して複数種類の記憶手段を構成できるように
した。また、その時に、異なる種類のデータの対応する
データは異なるメモリに格納するようにし、それぞれの
データを並列に処理することができるようにした。

【００１３】したがって本発明のデータ記憶装置は、各
々任意のデータ量を有し、単位データ同士が相互に対応
付けられているＭ種類（Ｍ≧２）のデータを、対応する
単位データを同時的にアクセス可能に記憶するデータ記
憶装置であって、所定の記憶容量を有し各々独立にアク
セス可能なＮ個（Ｎ≧２）の記憶手段と、前記Ｍ種類の
データの各々に対して、当該データをデータ量が実質的
に等しくなるようにＮ個に分割した各部分データの記憶
領域を、前記対応付けられている単位データ同士が同一
の前記記憶手段に記憶されないように、前記Ｎ個の記憶
手段に各々設定し管理する記憶領域管理手段と、前記管
理されている記憶領域の状態に基づいて、所望の前記対
応付けられている単位データに対して所望のアクセスを
行うデータアクセス手段とを有する。

【００１４】このような本発明のデータ記憶装置におい
ては、記憶領域管理手段が、Ｍ種類のデータのデータ量
を各々Ｎ等分し、各種類のデータごとにその等分された
部分データがＮ個の記憶手段各々に配置され、さらに、
異なる種類のデータ間の対応するデータ同士が、Ｎ個の
記憶手段の各々異なる記憶手段上に配置されるように、
Ｎ個の記憶手段を管理する。そしてこの管理の下で、デ
ータアクセス手段は、Ｎ個の記憶手段の中の少なくとも
Ｍ個の記憶手段を同時にアクセスし、Ｍ種類のデータの
対応するデータに対して、書き込み、読み出しなどの所
望のアクセスを行う。

【００１５】なお好適には、データアクセス手段はＭ種
類の各データごとに設けられ、当該データのアクセス対
象の単位データに対するアクセスに係わる所定の信号を
生成するＭ個のアクセス信号生成手段と、その各データ
ごとのアクセスに係わる所定の信号が、アクセス対象の
単位データが記憶されている記憶手段に各々印加される
ように、管理されている記憶領域の状態を参照して、Ｍ
個のアクセス信号生成手段とＮ個の記憶手段との間の接
続状態を切り替える信号切り替え手段とを有する。特定
的には、前記Ｎ個の記憶手段は、各々独立にアクセス可
能な半導体記憶装置である。好適には、前記記憶領域
は、前記半導体記憶装置の１のワード線によりそのデー
タが選択されるページを単位として設定される。また特
定的には、前記Ｍ種類のデータは、任意の３次元画像デ
ータに対する、各画素のたとえば色情報などの所定の情
報であるフレームデータと、各画素の奥行きデータであ
るＺデータとの２種類のデータである。

【００１６】また本発明のデータ記憶装置の制御装置
は、所定の記憶容量を有し各々独立にアクセス可能なＮ
個（Ｎ≧２）のデータ記憶装置に、各々任意のデータ量
を有し、単位データ同士が相互に対応付けられているＭ
種類（Ｍ≧２）のデータを、対応するＭ個の単位データ
を同時的にアクセス可能に記憶させる、データ記憶装置
の制御装置であって、Ｍ種類のデータの各々をデータ量
が実質的に等しくなるようにＮ個に分割した各部分デー
タの記憶領域を、対応付けられている単位データ同士が
同一のデータ記憶装置に記憶されないように、Ｎ個のデ
ータ記憶装置に各々設定し管理する記憶領域管理手段
と、Ｍ種類の各データごとに設けられ、入力される所望
の対応付けられた単位データに対するアクセスに係わる
信号に基づいて、当該データの前記アクセス対象の単位
データに対する所定のアクセス信号を生成するＭ個のア
クセス信号生成手段と、その生成された各データごとの
アクセス信号が、各々、アクセス対象の単位データが記
憶されている前記データ記憶装置に印加されるように、
前記管理されている記憶領域の状態および前記入力され
る対応付けられた単位データに対するアクセスに係わる
信号に基づいて、前記Ｍ個のアクセス信号生成手段と前
記Ｎ個のデータ記憶装置との間の接続状態を切り替える
信号切り替え手段とを有する。

【００１７】このような本発明のデータ記憶装置におい
ては、記憶領域管理手段が、Ｍ種類のデータのデータ量
を各々Ｎ等分し、各種類のデータごとにその等分された
部分データがＮ個のデータ記憶装置各々に配置され、さ
らに、異なる種類のデータ間の対応するデータ同士が、
Ｎ個のデータ記憶装置の各々異なる記憶手段上に配置さ
れるように、Ｎ個の記憶手段を管理する。そしてこの管
理の下で、所望の対応付けられた単位データに対するア
クセスの要求の信号が入力されると、Ｍ種類のデータ各
々に設けられているアクセス信号生成手段が、そのデー
タのアクセス対象の単位データに対するアクセス信号を
生成し、信号切り替え手段が、管理されている記憶領域
の状態および入力されるアクセスの要求の信号に基づい
て、Ｍ個のアクセス信号生成手段とＮ個のデータ記憶装
置との間の接続状態を切り替え、生成された各データご
とのアクセス信号が、各々、アクセス対象の単位データ
が記憶されているデータ記憶装置に印加されるようにす
る。その結果、Ｎ個のデータ記憶装置において、対応す
るＭ種類のデータが同時に読み出しまたは書き込みされ
る。

【００１８】特定的には、前記Ｍ種類のデータは、任意
の３次元画像データに対する、各画素のたとえば色情報
などの所定の情報であるフレームデータと、各画素の奥
行きデータであるＺデータとの２種類のデータである。

【００１９】また本発明のデータ記憶装置の制御方法
は、所定の記憶容量を有し各々独立にアクセス可能なＮ
個（Ｎ≧２）のデータ記憶装置に、各々任意のデータ量
を有し、単位データ同士が相互に対応付けられているＭ
種類（Ｍ≧２）のデータを、対応するＭ個の単位データ
を同時的にアクセス可能に記憶させるデータ記憶装置の
制御方法であって、前記Ｍ種類のデータの各々をデータ
量が実質的に等しくなるようにＮ個に分割した各部分デ
ータの記憶領域を、前記対応付けられている単位データ
同士が同一の前記データ記憶装置に記憶されないよう
に、前記Ｎ個のデータ記憶装置に各々設定し、入力され
る前記対応付けられた単位データに対するアクセスに係
わる信号に基づいて、当該アクセス対象の単位データに
対する所定のアクセス信号を前記Ｍ種類の各データごと
に生成し、前記生成された各データごとのアクセス信号
が、各々、アクセス対象の単位データが記憶されている
前記データ記憶装置に印加されるように、前記設定され
た記憶領域の状態および前記入力されるアクセスに係わ
る信号に基づいて、当該生成された各データごとのアク
セス信号を、前記Ｎ個のデータ記憶装置のいずれかに選
択的に印加する。

【００２０】また本発明の画像生成装置は、同一の記憶
容量を有し各々独立にアクセス可能な実質的に２個の半
導体記憶装置と、任意の３次元画像データの画素ごとの
色情報であるフレームデータと奥行きデータであるＺデ
ータに対して、フレームデータの１／２の記憶容量を有
するフレームバッファと、Ｚデータの１／２の記憶容量
を有するＺバッファとを２個の半導体記憶装置各々に確
保し、同一の画素に対するフレームデータとＺデータが
同一の半導体記憶装置に記憶されないように、フレーム
バッファおよびＺバッファに３次元画像データの各画素
のフレームデータおよびＺデータの記憶領域を設定する
記憶領域管理手段と、入力される特定の画素を示すアド
レスに基づいて、設定されたその画素のフレームデータ
の記憶領域およびＺデータの記憶領域を同時的にアクセ
スするアクセス手段と、任意の３次元画像データをその
アクセス手段を介して半導体記憶装置に記憶するデータ
記憶手段と、入力される特定の画素を示すアドレスに基
づいてアクセス手段を介して半導体記憶装置に記憶され
ているその画素のフレームデータおよびＺデータを読み
出すデータ再生手段と、入力される制御信号に基づい
て、少なくとも読み出したフレームデータに対して所定
の処理を行い、その画素の新たなフレームデータを生成
する画素データ処理手段と、生成した新たなフレームデ
ータによりアクセス手段を介して半導体記憶装置に記憶
されているその画素のフレームデータを更新するデータ
更新手段とを有する。

【００２１】この画像生成装置によれば、同一の記憶容
量を有し各々独立にアクセス可能な実質的に２個の半導
体記憶装置に対して、記憶領域管理手段において、処理
対象の任意の３次元画像データの、画素ごとの色情報で
あるフレームデータの１／２の記憶容量を有するフレー
ムバッファと、画素ごとの奥行きデータであるＺデータ
の１／２の記憶容量を有するＺバッファとを確保し、さ
らに、同一の画素に対するフレームデータとＺデータが
同一の半導体記憶装置に記憶されないように、３次元画
像データの各画素のフレームデータおよびＺデータの記
憶領域をそのフレームバッファおよびＺバッファに設定
する。そして、データ記憶手段により、その３次元画像
データを、入力されるアドレスに基づいて対応する画素
のフレームデータの記憶領域およびＺデータの記憶領域
を同時的にアクセスするアクセス手段を介して、その半
導体記憶装置に記憶する。以後、入力される所定の画素
を示すアドレスに基づいて、データ再生手段がアクセス
手段を介して半導体記憶装置に記憶されているその画素
のフレームデータおよびＺデータを読み出し、入力され
る制御信号に基づいて、画素データ処理手段が少なくと
も読み出したフレームデータに対して所定の処理を行い
その画素の新たなフレームデータを生成し、データ更新
手段が、生成した新たなフレームデータをアクセス手段
を介して半導体記憶装置に記憶し、既に記憶されている
その画素のフレームデータを更新し、これにより、所望
の画像データを生成する。

【００２２】なお好適には、画像データ処理手段は、読
み出したフレームデータに対して、入力された任意のデ
ータを用いて所定の処理を行う。また特定的には、画像
データ処理手段は、読み出したＺデータと入力される任
意の画素データのＺデータとの比較を行い、データ更新
手段は、その比較結果に基づいてフレームデータの更新
を選択的に行う。また好適には、本発明の画像生成装置
は、半導体記憶装置に記憶されている画像データの所望
の領域の画像データをデータ再生手段を介して順次読み
出し、所定の画像表示装置に表示可能な所定の信号に変
換するデータ変換手段をさらに有する。また特定的に
は、前記３次元画像データは、任意の３次元立体モデル
を、少なくとも３次元位置情報を有する頂点によって示
される基本多角形の集合として示されているデータであ
る。

【００２３】

【発明の実施の形態】本発明の一実施の形態について図
１〜図３を参照して説明する。本実施の形態において
は、家庭用ゲーム機などに適用され、任意の３次元物体
モデルに対する所望の３次元画像を、ディスプレイ上に
高速に表示する３次元コンピュータグラフィックスシス
テムについて説明する。この３次元コンピュータグラフ
ィックスシステムは、立体モデルを単位図形である三角
形（ポリゴン）の張り合わせとして表現しておき、この
ポリゴンを描画することで表示画面の各画素の色を決定
しディスプレイに表示するポリゴンレンダリング処理を
行うシステムである。また、この３次元コンピュータグ
ラフィックスシステムにおいては、平面を表わす（ｘ、
ｙ）座標の他に、奥行きを表わすｚ座標を用いて３次元
物体を表わし、またこのｘ、ｙ、ｚの３つの座標で３次
元空間内の任意の１点を特定する。

【００２４】図１は、その３次元コンピュータグラフィ
ックスシステム１の構成を示すブロック図である。３次
元コンピュータグラフィックスシステム１は、入力部
２、３次元画像生成装置３および表示装置４を有する。
また、３次元画像生成装置３は、転送回路３１、ジオメ
トリ演算回路３２、パラメータ演算回路３３、画素発生
回路３４、マッピング回路３５、テクスチャメモリ３
６、メモリ制御回路３７、画像メモリ３８およびディス
プレイ制御回路３９を有する。

【００２５】まず、各部の構成・機能の概要について説
明する。入力部２は、３次元画像生成装置３に対して、
表示対象の立体モデルのデータを入力する。本実施の形
態においては、３次元コンピュータグラフィックスシス
テム１は家庭用ゲーム機に適用されているので、入力部
２は、その家庭用ゲーム機のゲーム自体を制御する主制
御装置などに接続される。その主制御装置においては、
ゲームの進行状況などに基づいて、表示する画面を決定
し、その画面表示に必要な立体モデルを選択し、その表
示方法の情報を生成する。したがって入力部２は、これ
らの情報を、家庭用ゲーム機の主制御装置より受け取
り、３次元画像生成装置３へ入力するのに適した形態に
変換するなどして、３次元画像生成装置３に入力する。
具体的には、入力部２は、表示する立体モデルのポリゴ
ンデータを３次元画像生成装置３の転送回路３１に入力
する。

【００２６】３次元画像生成装置３の転送回路３１は、
入力部２より入力されたポリゴンのデータを直接メモリ
アクセス（ＤＭＡ：Direct Memory Access）転送によ
り、ジオメトリ演算回路３２に高速転送する。なお、入
力部２より入力されるポリゴンのデータは、各頂点の
ｘ，ｙ，ｚ座標データおよびカラー、透明度、テクスチ
ャなどの付随データである。

【００２７】ジオメトリ演算回路３２は、転送回路３１
を介して入力されたポリゴンを、３次元空間中の所望の
位置に配置させその位置におけるポリゴンデータを生成
する。具体的には、ポリゴンの各頂点（ｘ、ｙ、ｚ）ご
とに、並進変換、平行変換および回転変換などの幾何学
的変換処理（ジオメトリ変換処理という場合もある）を
行う。ジオメトリ変換処理を行ったポリゴンデータは、
パラメータ演算回路３３に出力される。

【００２８】パラメータ演算回路３３は、ジオメトリ演
算回路３２から入力されたポリゴンデータに基づいて、
画素発生回路３４においてポリゴン内部の画素データを
発生するために必要なパラメータを求め、画素発生回路
３４に出力する。具体的にはたとえば、ポリゴンの各辺
の傾きを求めるなどの処理を行う。

【００２９】画素発生回路３４は、パラメータ演算回路
３３からのパラメータによりセットアップされ、ジオメ
トリ演算回路３２でジオメトリ変換処理が行われたポリ
ゴンデータ、および、パラメータ演算回路３３で求めら
れたパラメータに基づいて、ポリゴンの各頂点間を線型
補間してポリゴン内部の画素データを発生し、また表示
に対応する２次元平面上でのアドレスの生成を行う。生
成された画素データおよびアドレスは、マッピング回路
３５に出力する。

【００３０】マッピング回路３５は、画素発生回路３４
から入力されたの画素データおよびアドレスに基づい
て、テクスチャメモリ３６に格納されているテクスチャ
データを用いて、テクスチャマッピング処理を行う。テ
クスチャマッピング処理を行った画素データおよびアド
レスは、メモリ制御回路３７に出力する。

【００３１】テクスチャメモリ３６は、マッピング回路
３５でテクスチャマッピングする際に用いるテクスチャ
パタンを記憶しておくメモリである。

【００３２】メモリ制御回路３７は、マッピング回路３
５から入力される画素データおよびアドレス、および、
既に画像メモリ３８に記憶されている対応する画素デー
タに基づいて、新たな画素データを生成し、画像メモリ
３８に記憶する。すなわち、メモリ制御回路３７は、マ
ッピング回路３５から入力されるアドレスに対応した画
素データを画像メモリ３８から読み出し、その画素デー
タと、マッピング回路３５から入力された画素データと
を用いて、所望の画素演算処理を行い、得られた画素デ
ータを画像メモリ３８へ書き込む。また、メモリ制御回
路３７は、ディスプレイ制御回路３９から表示領域が指
定された場合には、その表示領域の画素データを、画像
メモリ３８から読み出し、ディスプレイ制御回路３９に
出力する。

【００３３】画像メモリ３８は、表示用の画像データを
記録するメモリであり、各々独立した全く別個の、換言
すれば同時にアクセスすることができる２つのメモリ、
メモリＡとメモリＢとを有する。具体的にはメモリＡお
よびメモリＢは、各々ＤＲＡＭによって構成される。な
お、これらメモリ制御回路３７および画像メモリ３８に
ついては、後により詳細に説明する。

【００３４】ディスプレイ制御回路３９は、メモリ制御
回路３７を介して画像メモリ３８より読み出した表示領
域の画素データを、表示装置４により表示可能なたとえ
ば所定のアナログ信号に変換し、表示装置４に出力す
る。また、これに先立ちディスプレイ制御回路３９は、
メモリ制御回路３７に対して、表示すべき表示領域の画
素データの要求を行う。

【００３５】表示装置４は、本実施の形態においては、
通常家庭などで用いられているビデオ入力端子などを有
するテレビジョン受信機である。発信者番号入力装置３
０のディスプレイ制御回路３９からは、ビデオ信号入力
端子を介してアナログビデオ信号が入力され、その信号
に基づいて３次元映像を画面上に表示する。

【００３６】次に、３次元コンピュータグラフィックス
システム１の動作、処理の流れについて説明する。ま
ず、家庭用ゲーム機のゲーム自体を制御する主制御装置
などにおいて、表示する３次元画像が決定されると、そ
の画面表示に必要な立体モデルの情報が入力部２に入力
される。入力部２はこの情報に基づいて、その画像を表
示するための立体モデルのポリゴンデータを３次元画像
生成装置３に入力する。３次元画像生成装置３に入力さ
れた各ポリゴンデータは、転送回路３１によりＤＭＡ転
送されてジオメトリ演算回路３２に入力され、ジオメト
リ演算回路３２において、画面表示のために３次元空間
中の所望の位置に配置されるように、並進変換、平行変
換および回転変換などのジオメトリ変換処理が行われ
る。

【００３７】座標変換の行われたポリゴンデータに対し
て、パラメータ演算回路３３において、ポリゴン内部の
画素データを発生するために必要なパラメータが求めら
れ、画素発生回路３４において、実際にポリゴンの各頂
点間を線型補間してポリゴン内部の画素データが発生さ
れる。そして、マッピング回路３５において、各画素デ
ータに対して、テクスチャメモリ３６に記録されている
テクスチャパタンデータを参照して、テクスチャマッピ
ング処理が行われ、生成された画素データがメモリ制御
回路３７を介して画像メモリ３８に記憶される。

【００３８】画像メモリ３８に記憶された画素データ
は、同様の経路により入力される他の画素データや任意
の制御データに基づいて適宜所望の処理が行われる。こ
れにより画像メモリ３８には常に最新の画像データが保
持され、画面表示に供される。すなわち、表示装置４に
表示するための所定の領域のデータの出力の要求がディ
スプレイ制御回路３９からメモリ制御回路３７に対して
行われ、その領域の画素データが適宜画像メモリ３８か
ら読み出され、ディスプレイ制御回路３９において画面
表示用の所定のアナログ信号に変換され、表示装置４に
出力される。これにより、表示装置４においては、その
アナログ信号に基づいて、所望の画像が画面に表示され
る。

【００３９】次に、本発明に係わるメモリ制御回路３７
および画像メモリ３８について、図２を参照して詳細に
説明する。図２は、メモリ制御回路３７および画像メモ
リ３８のより詳細な構成を示すブロック図である。図示
のごとく、メモリ制御回路３７は、ＦＢ制御回路１１
０、ＺＢ制御回路１２０および選択回路１３０を有し、
画像メモリ３８は、２組のメモリ、メモリＡとメモリＢ
とを有する。

【００４０】メモリ制御回路３７と画像メモリ３８のメ
モリＡとは、コントロール線４０ａ、アドレス線４０ｂ
およびデータ線４０ｃとにより接続されており、コント
ロール線４０ａおよびアドレス線４０ｂを介してメモリ
制御回路３７からメモリＡに出力される制御信号ＭＡｃ
ｔｌおよびアドレスＭＡａｄｄにより、メモリ制御回路
３７はメモリＡをアクセスする。また、データ線４０ｃ
を介して、メモリ制御回路３７とメモリＡとの間のリー
ドまたはライトのデータＭＡｄａｔの転送が行われる。

【００４１】同様に、メモリ制御回路３７と画像メモリ
３８のメモリＢとは、コントロール線４０ｄ、アドレス
線４０ｅおよびデータ線４０ｆとにより接続されてお
り、コントロール線４０ｄおよびアドレス線４０ｅを介
してメモリ制御回路３７からメモリｂに出力される制御
信号ＭＢｃｔｌまたはアドレスＭＢａｄｄにより、メモ
リ制御回路３７はメモリＢをアクセスする。また、デー
タ線４０ｆを介して、メモリ制御回路３７とメモリＢと
の間のリードまたはライトのデータＭＢｄａｔの転送が
行われる。

【００４２】ＦＢ制御回路１１０は、ＦＢ制御部１１
１、ＦＡ変換部１１２およびＣ値演算部１１３を有す
る。ＦＢ制御部１１１は、リクエスト線４０ｎを介して
入力されるリクエスト信号Ｒｅｑに応じて、フレームバ
ッファに対する制御信号ＦＢｃｔｌを発生し、コントロ
ール線４０ｇを介して選択回路１３０に出力する。な
お、ＦＢ制御部１１１には、後述するＺＢ制御回路１２
０のＺ値比較部１２３より処理対象の画素の奥行き情報
（Ｚ値）の比較結果が入力される。その画素に対する処
理内容によっては、ＦＢ制御部１１１はこの比較結果を
参照して、生成したカラー値ＦＢｄａｔでフレームバッ
ファを更新するか否かを制御する。

【００４３】ＦＡ変換部１１２は、アドレス線４０ｐを
介して入力される画素データの論理アドレスＸＹａｄｄ
をフレームバッファの物理アドレスＦＢａｄｄへ変換
し、アドレス線４０ｈを介して選択回路１３０に出力す
る。また、ＦＡ変換部１１２は、入力されるカラー値Ｃ
ｄａｔを画像メモリ３８の内部のメモリＡ、メモリＢの
どちらに格納すべきかを論理アドレスＸＡａｄｄから判
別し、格納すべきメモリを選択する選択信号Ｍｓｅｌを
生成し、信号線４０ｓを介して選択回路１３０に出力す
る。

【００４４】Ｃ値演算部１１３は、データ線４０ｑを介
して入力されるカラー値Ｃｄａｔと、必要に応じて双方
向のデータ線４０ｉを介して入力される既にフレームバ
ッファ内に記憶されているカラー値ＦＢｄａｔとを用い
て演算処理を行い、新たなカラー値ＦＢｄａｔを生成
し、双方向のデータ線４０ｉを介して、選択回路１３０
に出力する。

【００４５】ＺＢ制御回路１２０は、ＺＢ制御部１２
１、ＺＡ変換部１２２およびＺ値比較部１２３を有す
る。ＺＢ制御部１２１は、リクエスト線４０ｎを介して
入力されるリクエスト信号Ｒｅｑに応じて、Ｚバッファ
に対する制御信号ＺＢｃｔｌを発生し、コントロール線
４０ｊを介して選択回路１３０に出力する。ＺＡ変換部
１２２は、アドレス線４０ｋを介して入力される画素デ
ータの論理アドレスＸＹａｄｄを、Ｚバッファの物理ア
ドレスＺＢａｄｄへ変換し、選択回路１３０に出力す
る。

【００４６】Ｚ値比較部１２３は、データ線４０ｒを介
して入力されるＺ値Ｚｄａｔと、必要に応じて双方向の
データ線４０ｍを介して入力される既にＺバッファ内に
記憶されているＺ値ＺＢｄａｔとを用いて演算処理を行
い、新たなＺ値ＺＢｄａｔを生成し、双方向のデータ線
４０ｍを介して選択回路１３０に出力する。なお、Ｚ値
比較部１２３での比較結果は、信号線４０ｔを介してＦ
Ｂ制御回路１１０に入力され、前述したフレームバッフ
ァを更新するか否かの制御に供される。

【００４７】選択回路１３０は、６個のマルチプレクサ
１３１〜１３６と、切り替え信号発生部１３７を有し、
ＦＢ制御回路１１０またはＺＢ制御回路１２０の出力を
選択して画像メモリ３８に出力し、また、画像メモリ３
８からの出力データを選択してＦＢ制御回路１１０また
はＺＢ制御回路１２０に出力する。マルチプレクサ１３
１（ＣＭＵＸＡ）は、メモリＡに印加されるコントロー
ル信号を選択するマルチプレクサである。マルチプレク
サ１３１は、コントロール線４０ｇおよび４０ｊを介し
て入力されるコントロール信号ＦＢｃｔｌおよびＺＢｃ
ｔｌのいずれかを、後述する切り替え信号発生部１３７
より信号線４０ｔを介して入力される選択信号Ｃｓｅｌ
に基づいて選択し、制御信号ＭＡｃｔｌとしてコントロ
ール線４０ａを介して画像メモリ３８のメモリＡへ出力
する。

【００４８】マルチプレクサ１３２（ＣＭＵＸＢ）は、
メモリＢに印加されるコントロール信号を選択するマル
チプレクサである。マルチプレクサ１３２は、コントロ
ール信号ＦＢｃｔｌおよびＺＢｃｔｌのいずれかを、選
択信号Ｃｓｅｌに基づいて選択し、制御信号ＭＢｃｔｌ
としてコントロール線４０ｄを介して画像メモリ３８の
メモリＢへ出力する。

【００４９】マルチプレクサ１３１とマルチプレクサ１
３２はともに、ＦＢ制御部１１１で生成されたコントロ
ール信号ＦＢｃｔｌと、ＺＢ制御部１２１で生成された
コントロール信号ＺＢｃｔｌが入力され、選択信号Ｃｓ
ｅｌによりそのいずれかが選択される。しかし、図示の
ごとくマルチプレクサ１３１とマルチプレクサ１３２で
は各コントロール信号の入力端子が異なっているので、
各マルチプレクサでは必ず異なるコントロール信号が選
択される。

【００５０】マルチプレクサ１３３（ＡＭＵＸＡ）は、
メモリＡに印加されるアドレスを選択するマルチプレク
サである。マルチプレクサ１３３は、アドレス線４０ｈ
および４０ｋを介して入力されるアドレスＦＢａｄｄお
よびＺＢａｄｄのいずれかを、後述する切り替え信号発
生部１３７より信号線４０ｕを介して入力される選択信
号Ａｓｅｌに基づいて選択し、アドレスＭＡａｄｄとし
てアドレス線４０ｂを介してメモリＡへ出力する。

【００５１】マルチプレクサ１３４（ＡＭＵＸＢ）は、
メモリＢに印加されるアドレスを選択するマルチプレク
サである。マルチプレクサ１３４は、アドレスＦＢａｄ
ｄおよびＺＢａｄｄのいずれかを、選択信号Ａｓｅｌに
基づいて選択し、アドレスＭＢａｄｄとしてアドレス線
４０ｅを介してメモリＢへ出力する。このマルチプレク
サ１３３とマルチプレクサ１３４においても、前述した
マルチプレクサ１３１とマルチプレクサ１３２と同様
に、各マルチプレクサでは必ず異なるアドレスが選択さ
れる。

【００５２】マルチプレクサ１３５（ＤＭＵＸＡ）は、
メモリＡに書き込まれるデータが入力される制御回路、
および、メモリＡから読み出されたデータを出力する制
御回路を選択するマルチプレクサである。マルチプレク
サ１３５は、双方向のデータ線４０ｉまたはデータ線４
０ｍのいずれかを、後述する切り替え信号発生部１３７
より信号線４０ｖを介して入力される選択信号Ｄｓｅｌ
に基づいて選択し、メモリＡのデータ線４０ｃと接続す
る。これにより、Ｃ値演算部１１３およびＺ値演算部１
２３より出力されるデータＦＢｄａｔおよびＺＢｄａｔ
のいずれかを、メモリＡへの書き込みデータＭＡｄａｔ
として選択し、メモリＡに出力する。また、メモリＡか
ら読み出されたデータＭＡｄａｔは、データＦＢｄａｔ
またはデータＺＢｄａｔとして、Ｃ値演算部１１３また
はＺ値演算部１２３のいずれかに入力される。

【００５３】マルチプレクサ１３６（ＤＭＵＸＢ）は、
メモリＢに書き込まれるデータが入力される制御回路、
および、メモリＢから読み出されたデータを出力する制
御回路を選択するマルチプレクサである。マルチプレク
サ１３６は、双方向のデータ線４０ｉまたはデータ線４
０ｍのいずれかを、選択信号Ｄｓｅｌに基づいて選択
し、メモリＢのデータ線４０ｆと接続する。これによ
り、Ｃ値演算部１１３およびＺ値演算部１２３より出力
されるデータＦＢｄａｔおよびＺＢｄａｔのいずれか
が、メモリＢへの書き込みデータＭＢｄａｔとして選択
され、メモリＢに出力される。また、メモリＢから読み
出されたデータＭＢｄａｔは、データＦＢｄａｔまたは
データＺＢｄａｔとして、Ｃ値演算部１１３またはＺ値
演算部１２３のいずれかに入力される。このマルチプレ
クサ１３５とマルチプレクサ１３６においても、各マル
チプレクサでは必ず異なる信号線が選択される。

【００５４】切り替え信号発生部１３７は、ＦＢ制御回
路１１０から信号線４０ｓを介して入力される選択信号
Ｍｓｅｌに基づいて、制御線の切り替え信号Ｃｓｅｌ、
アドレス線の切り替え信号Ａｓｅｌ、データ線の切り替
え信号Ｄｓｅｌを発生し、それぞれ信号線４０ｔ、４０
ｕ、４０ｖを介して、マルチプレクサ１３１〜１３６に
出力する。

【００５５】このような構成のメモリ制御回路３７と画
像メモリ３８において、フレームバッファおよびＺバッ
ファを構成する方法、換言すれば、前述したＦＡ変換部
１１２におけるメモリ選択信号Ｍｓｅｌの生成方法につ
いて、図３を参照して説明する。図３は、画像メモリ３
８の２つのメモリ、メモリＡおよびメモリＢに、フレー
ムバッファおよびＺバッファをマッピングした状態を示
す図である。

【００５６】処理対象の画像データのフレームバッファ
の総容量を２ｍ行アドレス分、Ｚバッファの総容量を２
ｎ行アドレス分とすると、フレームバッファのｍ行アド
レス分をメモリＡへ格納してこの領域をフレームバッフ
ァＡとし、残りｍ行分をメモリＢへ格納してこの領域を
フレームバッファＢとする。同様にＺバッファのｎ行ア
ドレス分をメモリＡへ格納してこの領域をＺバッファＡ
とし、残りｎ行アドレス分をメモリＢへ格納してこの領
域をＺバッファＢとする。

【００５７】また、データを格納する際には、フレーム
バッファＡ内のカラー値に対するＺ値をＺバッファＢに
格納し、フレームバッファＢ内のカラー値に対するＺ値
をＺバッファＡに格納する。具体的には、図３に示すよ
うに、フレームバッファＡ内のカラー値Ｃ０に対応する
Ｚ値Ｚ０をＺバッファＢに格納し、フレームバッファＢ
内のカラー値Ｃ１に対応するＺ値Ｚ１をＺバッファＡに
格納する。すべてのカラー値とＺ値について同様の格納
を行う。

【００５８】したがって、ＦＡ変換部１１２は、入力さ
れた処理対象の画素のアドレスＸＹａｄｄをフレームバ
ッファの物理アドレスＦＢａｄｄへ変換すると同時に、
そのアドレスＸＹａｄｄおよび全フレームデータ量に基
づいてその画素のカラー値Ｃｄａｔが記憶されているメ
モリを検出し、カラー値ＦＢｄａｔのアクセス先として
そのメモリを選択する信号Ｍｓｅｌを生成する。

【００５９】次に、このようにフレームバッファとＺバ
ッファを構成した場合の、構成の自由度および容量につ
いて説明する。図３に示したように、行アドレスがｐ行
のＤＲＡＭを２個用いて、上記格納方法でフレームバッ
ファとＺバッファを構成した場合、それぞれのバッファ
を構成する最小単位は、２行アドレス分（メモリＡの１
行＋メモリＢの１行）の容量となる。フレームバッファ
の残りを全てＺバッファと考えると、フレームバッファ
とＺバッファの取り得る構成は、ＤＲＡＭの行アドレス
に相当するｐ−１通りが可能となる。通常ＤＲＡＭにお
ける行アドレスｐは、２５６以上の値を取るため、フレ
ームバッファとＺバッファの取り得る構成は２５５以上
となる。すなわち、処理対象のデータのフレームデータ
とＺデータとの比率にほぼ等しい比率でフレームバッフ
ァとＺバッファを構成することができ、バッファの構成
の自由度は十分であると言える。

【００６０】また、そのように、画像データの構成すな
わちフレームデータとＺデータとの比率に即してバッフ
ァを構成することができるので、どのような構成の画像
データであっても画像メモリ３８の容量一杯に有効にバ
ッファを形成できる。

【００６１】このように、本実施の形態の３次元コンピ
ュータグラフィックスシステム１においては、表示装置
４に表示する画像を記憶する画像メモリ３８としてＤＲ
ＡＭを複数個用いた構成においても、ページを単位とし
て、フレームバッファとＺバッファとを実質的に任意の
比率で構成することができ、その構成の自由度が非常に
高い。その結果、そのバッファの構成に起因して、画像
メモリ３８が有効に使用できないという問題は生じなく
なり、画像メモリ３８を容量一杯に有効に使用すること
ができる。また、余分な記憶領域を確保する必要がなく
なり、平均的に、画像メモリ３８の容量に比べて大容量
の画像データを処理することができる。

【００６２】さらに、図３から分かるように、画像メモ
リ３８の２つのメモリ、メモリＡとメモリＢの未使用部
分（斜線部）の容量が常に同じとなるので、フレームバ
ッファ、Ｚバッファ以外に同様の格納方法で第３のバッ
ファを容易に構成することが可能である。

【００６３】なお、本発明は本実施の形態に限られるも
のではなく、任意好適な種々の改変が可能である。たと
えば、本実施の形態の３次元画像生成装置３において
は、図３に示すように、ＤＲＡＭの構成単位である行ア
ドレス単位でバッファを構成する例を示したが、列アド
レス単位での構成も可能であり、その場合ｐ×ｑ通りの
構成が可能となる。また、バッファの構成要素をどうい
う単位にするかは、メモリ制御回路３７のＦＡ変換部１
１２およびＺＡ変換部１２２の変換式により、必要に応
じて容易に変更が可能である。また、表示装置４は本実
施の形態においてはテレビジョン受信機であったが、ビ
ットマップディスプレイなどの任意の表示装置を用いて
よく、ディスプレイ制御回路３９はそれに応じた信号を
生成するようにしてよい。

【００６４】

【発明の効果】以上説明したように、本発明のデータ記
憶装置によれば、たとえばフレームバッファとＺバッフ
ァのような複数の記憶領域を、記録対象のデータに応じ
てその容量が任意の比率となるように構成することがで
き、これにより具備されたメモリ空間を効率よく使用す
ることができる。また本発明のデータ記憶装置の制御装
置およびその方法によれば、具備されたメモリに対し
て、複数の記憶領域を記録対象のデータに応じて任意の
容量の比率で設定することができ、これによりそのメモ
リを効率よく使用することができる。さらに本発明の画
像生成装置によれば、記憶装置を有効に使用することに
より、種々の解像度の画像データに対して所望の変換処
理を好適に行い、所望の画像データを生成することがで
きる。

【図面の簡単な説明】

【図１】本発明の一実施の形態の３次元コンピュータグ
ラフィックスシステムの一実施例の構成を示すブロック
図である。

【図２】図１に示した３次元コンピュータグラフィック
スシステムのメモリ制御回路および画像メモリの構成お
よびその接続状態をより詳細に示す図である。

【図３】図２に示したメモリ制御回路および画像メモリ
において、フレームバッファおよびＺバッファを構成し
た場合の具体例を示す図である。

【図４】従来のメモリ制御回路とフレームバッファおよ
びＺバッファの構成および接続状態を示す図である。

【図５】従来の方法により、メモリにフレームバッファ
およびＺバッファを構成する場合の、その構成方法を説
明するための図である。

【符号の説明】

１…３次元コンピュータグラフィックスシステム、２…
入力部、３…３次元画像生成装置、４…表示装置、３１
…転送回路、３２…ジオメトリ演算回路、３３…パラメ
ータ演算回路、３４…画素発生回路、３５…マッピング
回路、３６…テクスチャメモリ、３７…メモリ制御回
路、３８…画像メモリ、３９…ディスプレイ制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０９Ｇ 5/36 ５３０ Ｇ０９Ｇ 5/36 ５３０Ｅ ５３０Ｊ

Claims (13)

【特許請求の範囲】
1. 【請求項１】各々任意のデータ量を有し、単位データ同
   士が相互に対応付けられているＭ種類（Ｍ≧２）のデー
   タを、該対応するＭ個の単位データを同時にアクセス可
   能に記憶するデータ記憶装置であって、 所定の記憶容量を有し、各々独立にアクセス可能なＮ個
   （Ｎ≧２）の記憶手段と、 前記Ｍ種類のデータの各々をデータ量が等しくなるよう
   にＮ個に分割した各部分データの記憶領域を、前記対応
   付けられている単位データ同士が同一の前記記憶手段に
   記憶されないように、前記Ｎ個の記憶手段に各々設定し
   管理する記憶領域管理手段と、 前記管理されている記憶領域の状態に基づいて、所望の
   前記対応付けられているＭ個の単位データに対して同時
   に所望のアクセスを行うデータアクセス手段とを有する
   データ記憶装置。
2. 【請求項２】前記データアクセス手段は、 前記Ｍ種類の各データごとに設けられ、当該データの前
   記アクセスの対象の単位データに対する前記アクセスに
   係わる所定の信号を生成するＭ個のアクセス信号生成手
   段と、 前記生成された各データごとのアクセスに係わる所定の
   信号が、各々、前記アクセスの対象の単位データが記憶
   されている前記記憶手段に印加されるように、前記管理
   されている記憶領域の状態に基づいて、前記Ｍ個のアク
   セス信号生成手段と前記Ｎ個の記憶手段との間の接続状
   態を切り替える信号切り替え手段とを有する請求項１記
   載のデータ記憶装置。
3. 【請求項３】前記Ｎ個の記憶手段は、各々独立にアクセ
   ス可能な半導体記憶装置である請求項２記載のデータ記
   憶装置。
4. 【請求項４】前記記憶領域は、前記半導体記憶装置の１
   のワード線によりそのデータが選択されるページを単位
   として設定される請求項３記載のデータ記憶装置。
5. 【請求項５】前記Ｍ種類のデータは、任意の３次元画像
   データに対する、各画素の所定の情報であるフレームデ
   ータと、各画素の奥行きデータであるＺデータとの２種
   類のデータであり、 前記記憶手段を２個具備し、 前記記憶領域管理手段は、前記２個の記憶手段各々に、
   前記フレームデータの１／２の記憶容量を有するフレー
   ムバッファと、前記Ｚデータの１／２の記憶容量を有す
   るＺバッファとを設定し、 前記データアクセス手段は、同一の画素に対する前記フ
   レームデータと前記Ｚデータとを、前記２個の記憶手段
   のいずれか一方の記憶手段に設定されたフレームバッフ
   ァおよび他方の記憶手段に設定されたＺバッファに記憶
   する請求項５記載のデータ記憶装置。
6. 【請求項６】所定の記憶容量を有し各々独立にアクセス
   可能なＮ個（Ｎ≧２）のデータ記憶装置に、各々任意の
   データ量を有し、単位データ同士が相互に対応付けられ
   ているＭ種類（Ｍ≧２）のデータを、当該対応するＭ個
   の単位データを同時にアクセス可能に記憶させる、デー
   タ記憶装置の制御装置であって、 前記Ｍ種類のデータの各々をデータ量が等しくなるよう
   にＮ個に分割した各部分データの記憶領域を、前記対応
   付けられている単位データ同士が同一の前記データ記憶
   装置に記憶されないように、前記Ｎ個のデータ記憶装置
   に各々設定し管理する記憶領域管理手段と、 前記Ｍ種類の各データごとに設けられ、入力される前記
   対応付けられた単位データに対するアクセスに係わる信
   号に基づいて、当該データの前記アクセス対象の単位デ
   ータに対する所定のアクセス信号を生成するＭ個のアク
   セス信号生成手段と、 前記生成された各データごとのアクセス信号が、各々、
   アクセス対象の単位データが記憶されている前記データ
   記憶装置に印加されるように、前記管理されている記憶
   領域の状態および前記入力される対応付けられた単位デ
   ータに対するアクセスに係わる信号に基づいて、前記Ｍ
   個のアクセス信号生成手段と前記Ｎ個のデータ記憶装置
   との間の接続状態を切り替える信号切り替え手段とを有
   するデータ記憶装置の制御装置。
7. 【請求項７】同一の記憶容量を有し各々独立にアクセス
   可能な２個の半導体記憶装置に、任意の３次元画像デー
   タの各画素に対する、当該画素の所定の情報であるフレ
   ームデータと、当該画素の奥行きデータであるＺデータ
   とを、同一画素のフレームデータとＺデータを同時にア
   クセス可能に記憶するデータ記憶装置の制御装置であっ
   て、 前記２個の半導体記憶装置各々に、前記フレームデータ
   の１／２の記憶容量を有するフレームバッファと、前記
   Ｚデータの１／２の記憶容量を有するＺバッファとを設
   定する記憶領域管理手段と、 入力される特定の画素のデータに対する所定のアクセス
   信号に基づいて、当該画素の前記フレームデータに対す
   る所定のアクセス信号を生成する第１のアクセス信号生
   成手段と、 前記入力される特定の画素のデータに対する所定のアク
   セス信号に基づいて、当該画素の前記Ｚデータに対する
   所定のアクセス信号を生成する第２のアクセス信号生成
   手段と、 前記生成されたフレームデータに対する所定のアクセス
   信号が、当該フレームデータが記憶されている半導体記
   憶装置に適切に印加されるように、前記設定された記憶
   領域の状態および前記入力される特定の画素のデータに
   対する所定のアクセス信号に基づいて、前記第１のアク
   セス信号生成手段と、前記２個の半導体記憶装置との間
   の接続状態を切り替える第１の信号切り替え手段と、 前記生成されたＺデータに対する所定のアクセス信号
   が、当該Ｚデータが記憶されている半導体記憶装置に適
   切に印加されるように、前記設定された記憶領域の状態
   および前記入力される特定の画素のデータに対する所定
   のアクセス信号に基づいて、前記第２のアクセス信号生
   成手段と、前記２個の半導体記憶装置との間の接続状態
   を切り替える第２の信号切り替え手段とを有するデータ
   記憶装置の制御装置。
8. 【請求項８】所定の記憶容量を有し各々独立にアクセス
   可能なＮ個（Ｎ≧２）のデータ記憶装置に、各々任意の
   データ量を有し、単位データ同士が相互に対応付けられ
   ているＭ種類（Ｍ≧２）のデータを、当該対応するＭ個
   の単位データを同時にアクセス可能に記憶させる、デー
   タ記憶装置の制御方法であって、 前記Ｍ種類のデータの各々に対して、当該データをデー
   タ量が等しくなるようにＮ個に分割した各部分データの
   記憶領域を、前記対応付けられている単位データ同士が
   同一の前記データ記憶装置に記憶されないように、前記
   Ｎ個のデータ記憶装置に各々設定し、 入力される前記対応付けられた単位データに対するアク
   セスに係わる信号に基づいて、当該アクセス対象の単位
   データに対する所定のアクセス信号を前記Ｍ種類の各デ
   ータごとに生成し、 前記生成された各データごとのアクセス信号が、各々、
   アクセス対象の単位データが記憶されている前記データ
   記憶装置に印加されるように、前記設定された記憶領域
   の状態および前記入力されるアクセスに係わる信号に基
   づいて、当該生成された各データごとのアクセス信号
   を、前記Ｎ個のデータ記憶装置のいずれかに印加するデ
   ータ記憶装置の制御方法。
9. 【請求項９】同一の記憶容量を有し各々独立にアクセス
   可能な２個の半導体記憶装置と、 任意の３次元画像データの画素ごとの色情報であるフレ
   ームデータと奥行きデータであるＺデータに対して、該
   フレームデータの１／２の記憶容量を有するフレームバ
   ッファと、該Ｚデータの１／２の記憶容量を有するＺバ
   ッファとを前記２個の半導体記憶装置各々に確保し、同
   一の画素に対する前記フレームデータと前記Ｚデータが
   同一の前記半導体記憶装置に記憶されないように、前記
   フレームバッファおよび前記Ｚバッファに、前記３次元
   画像データの各画素のフレームデータおよびＺデータの
   記憶領域を設定する記憶領域管理手段と、 入力される特定の画素を示すアドレスに基づいて、前記
   設定された当該画素の前記フレームデータの記憶領域お
   よび前記Ｚデータの記憶領域を同時にアクセスするアク
   セス手段と、 前記３次元画像データを、前記アクセス手段を介して、
   前記半導体記憶装置に記憶するデータ記憶手段と、 入力される特定の画素を示すアドレスに基づいて、前記
   アクセス手段を介して、前記半導体記憶装置に記憶され
   ている当該画素の前記フレームデータおよび前記Ｚデー
   タを読み出すデータ再生手段と、 入力される制御信号に基づいて、少なくとも前記読み出
   したフレームデータに対して所定の処理を行い、当該画
   素の新たなフレームデータを生成する画素データ処理手
   段と、 前記生成した新たなフレームデータにより、前記アクセ
   ス手段を介して、前記半導体記憶装置に記憶されている
   当該画素のフレームデータを更新するデータ更新手段と
   を有し、前記半導体記憶装置に所望の画像データを生成
   する画像生成装置。
10. 【請求項１０】前記画像データ処理手段は、前記読み出
    したフレームデータに対して、入力された任意のデータ
    を用いて前記所定の処理を行う請求項９記載の画像生成
    装置。
11. 【請求項１１】前記画像データ処理手段は、さらに、前
    記読み出したＺデータと、入力される任意の画素データ
    のＺデータとを比較し、 前記データ更新手段は、前記比較結果に基づいて、前記
    フレームデータの更新を行う請求項９記載の画像生成装
    置。
12. 【請求項１２】前記半導体記憶装置に記憶されている画
    像データの所望の領域の画像データを、前記データ再生
    手段を介して順次読み出し、所定の画像表示装置に表示
    可能な所定の信号に変換するデータ変換手段をさらに有
    する請求項９記載の画像生成装置。
13. 【請求項１３】前記３次元画像データは、任意の３次元
    立体モデルを、少なくとも３次元位置情報を有する頂点
    によって示される基本多角形の集合として示されている
    データであり、 前記基本多角形の前記頂点に対して所定の座標変換を行
    う座標変換手段と、 前記基本多角形の頂点のデータに基づいて、当該基本多
    角形の内部のデータを生成し、ラスター形式の３次元画
    像データを生成する画素データ生成手段とをさらに有
    し、 入力された前記３次元画像データに対して、前記３次元
    立体モデルに対して任意の座標変換を行った３次元画像
    データを生成し、画像表示装置に表示可能な画像信号を
    出力する請求項１２記載の画像生成装置。