JPH02309396A - 表示メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、表示メモリ装置に関する。より詳細には、本
発明は、情報処理装置において、表示画像データを格納
する表示メモリ装置の新規な開成に関する。

従来の技術 画像処理分野において、画面上でｍ×ｎビットの画素か
らなる画像データは、記憶装置内てｍ×ｎビットのデー
タとして格納される。また、記憶装置内のデータは、ア
ドレッシングの１単位である「ワード」毎に分割されて
処理される。

第３図（ａ）は、５１２Ｘ５１２　　ドツトの画素に対
するビットの割り付けを示す図である。同図に示すよう
に、この記憶装置上では、１つのワードが水平方向に並
ぶ８ドツトから構成され、枠内の数字はアドレスを示し
ている。

１ワード中の各ビットの画面に対する割り付は方には異
なる２種類の方式がある。

第３図（ｂ）および（Ｃ）は、互いに異なる方式による
画像データとメモリとの対応を示す図である。ここで、
ｂＯ〜ｂ７は、最下位から最上位までのビットを表す。

第３図（ｂ）に示すように、第１の方式では、１ワード
中の最上位ビットを画面の左側の画素に割り付けている
。一方、第３図（Ｃ）に示すように、第２の方式では、
最下位ビットを画面の左側に割り付けている。従って、
例えば画面の左上隅の画素を操作する場合、第１の方式
ではアドレス０の最上位ヒツト、第２の方式ではアドレ
ス０の最下位ビットを操作することになり、同じ画素を
操作するのに異なるビットを処理することになる。

そこで従来、前記の２方式の一方の方式のハードウェア
において、他方の方式のハードウェアで開発した画像処
理プログラムを使用したい場合、ハードウェアが一方の
方式のみに対応したものであるためプログラムをそのま
まの形で実行することはできず、ソフトウェア手法によ
って１ワード中のビットの並びを反転させる処理をプロ
グラムに付は加える必要があった。

第４図（ａ）および（ｂ）は、ソフトウェアにより８ビ
ツトからなるｌワード中のビットの並びを反転する処理
を説明する図である。

第４図（ａ）において、ＲＡは、１ワードすなわち８ビ
ツトのデータが格納されたレジスタであり、ＲＢは、ビ
ットの並びを反転した結果を格納するためのレジスタで
あり、ＣＦは、キャリーフラグを表している。また、ｄ
Ｏ〜ｄ７は、最下位から最上位までの１ビツト毎のデー
タを、ＣＸは、処理の繰り返しの回数をカウントするレ
ジスタを表してる。尚、第４図（ａ）においては、図の
左側を最上位ビット、右側を最下位ビットとする。

第４図（ｂ）は、上述のようなデータを反転する処理の
流れを示すフローチャートである。

同図に示すように、この処理では、まず、ＲＡに対し、
キャリー付き右ローテート命令を実行する。すると、Ｒ
Ａ内のビットが最下位ビット方向に１ずつシフトされ、
ＲＡの最下位ビットのｄ。

はキャリーフラグに入る。次に、ＲＢに対し、キャリー
付き左ローテート命令を実行する。これにより、キャリ
ーフラグに入っているｄＱがＲＥの最下位ビア）に格納
される。次にＲＡの右ローテート処理を行うと、ｄｌが
キャリーフラグに入る。

次にＲＢの左ローテート処理を行うと、ＲＢの最下位ビ
ットにあったｄＯは１ビツト最上位ビット方向に１シフ
トされ、キャリーフラグに入っていたｄｉがＲＢの最下
位ビットに格納される。以下、上述のような処理を、ｄ
ｌがＲＢの最下位ビットに格納されるまで繰り返す。

即ち、以上のようなＲＡのキャリー付き右ローテート処
理とＲＢのキャリー付き左ローテート処理とを、ワード
のビット数だけ繰り返すことにより、ｄＯはＲＢの最上
位に、ｄｌはＲＢの最下位に格納され、ＲＢにおいては
ＲＡの逆順にビット毎のデータが並ぶ。このように、従
来の２種の記憶方式を採るハードウェア相互の間で、一
方の方式のハードウェアで開発した画像処理プログラム
を他方の方式によるハードウェア上で実行する場合には
、大幅なオーバーヘッドが生じていた。

発明が解決しようとする課題 即ち、従来の表示メモリ装置にふいては、互いに異なる
方式によるハードウェア間でデータを共用する場合は、
データの読み込みまたは書き込みを行うたびごとに、デ
ータの１ワード中のピントの並びを反転させる処理を付
は加えて行わなければならない。

また、上述のような要求から、処理すべきプログラムが
大規模になり、実行時間も長くなってしまう。

そこで、本発明は、上記従来技術の問題点を解決し、互
いに異なる方式を採るハードウェア間でも、より簡便に
表示データを共用できるような、新規な表示メモリ装置
を提供することをその目的としている。

課題を解決するための手段 即ち、本発明に従うと、データバスおよびアドレスバス
を介して外部に接続された表示メモリを含む表示メモリ
装置において、１ワードのデータのビットの並びを変え
ずに前記外部データバスとを前記表示メモリとの間のデ
ータの転送を行う第１のデータ接続手段と、１ワードの
データのビットの並びを反転させて前記外部データバス
と前記表示メモリとの間のデータの転送を行う第２のデ
ータ接続手段と、前記第１および第２のデータ接続手段
のうちのいずれか一方を選択的に有効にするための選択
手段とを備えることを特徴とする表示メモリ装置が提供
される。

また、本発明の一実施態様に従うと、前記選択手段にお
いて、外部からのメモリ・アクセス要求時に出力される
前記外部アドレスバス上の一部の情報を用いて前記選択
手段を制御する信号を生成することができる。

更に、本発明の他の実施態様に従うと、前記選択手段に
おいて、少なくとも１ビツトのレジスタと前記メモリ・
アクセス要求時以外のタイミングで前記レジスタにデー
タを格納する手段とを備え、前記レジスタの出力信号を
前記選択手段を制御する信号とすることもできる。

作用 前述のように、従来は、前述した２種類の画面表示方式
の一方を採用したハードウェアにおいて、他方の方式の
ハードウェアで開発された画像処理プログラムを使用す
るためには、ソフトウェア手法によってデータの１ワー
ド中のビットの並びを反転させる処理を行わなければな
らなかった。

これに対して、本発明に係る表示メモリ装置においては
、処理するプログラムがいずれの方式によるものである
かを検出し、方式の異なるハードウェアで作成されたプ
ログラムを実行する場合にはビットの並びを反転する回
路を介してデータを転送し、自身の方式によるハードウ
ェアで作成されたプログラムを実行する際には単純にデ
ータを転送するように、ハードウェアが構成されている
。

従って、ソフトウェア側で、ビット毎にデータを処理す
る必要がなく、いずれの方式によるプログラムでも、同
じように取り扱うことができる。

以下、図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。

実施例１ 第１図は、本発明に係る表示メモリ装置の一構成を示す
ブロック図である。

第１図に示すように、この表示メモリ装置は、表示制御
部１０１、表示メモリ　（以下、ＶＲＡＭと記載する）
　１０２．１対の双方向バッファ１０８および１０９お
よびデコーダ１０５から主に構成されている。

Ｖ　ＲＡ　Ｍ２Ｏ３に対して書き込みを指示するライト
信号（ＷＲ）１０３　と、Ｖ　Ｒ，Ａ、　Ｍ２Ｏ３に対
して読み込みを指示し、双方向バッファ１０８および１
０９に対してデータ転送の方向を指示するリード信号（
ＲＤ）１０４とがＶＲＡＭ１０２　に入力されている。

デコーダ１０５　は、アドレスバス１１３からバス１１
０および１１２を通して送られたアドレス値の上位４ビ
ツトからモード切り替え信号１０６および１０７を生成
する。

双方向バンファ１０９および１０８は、それぞれビット
並びを反転させる場合にデータ転送を行う双方向バッフ
ァ１０８と、ピント並びを変えない場合にデータ転送を
行う双方向バッファ１０９とであり、各出力を選択的に
アクティブにするモード切り替え信号（以下、ＭＯＤＥ
と記載する）１０６および１０７を人力されている。

この表示メモリ装置は、アドレスバス（以下、ＡＢＵＳ
と記載する）１１３　とデータバス（以下、ＤＢＵＳと
記載する）１１４とによって外部と接続されている。

アドレスバス１１３は、バス１１０を介して２０ビツト
のアドレス値を転送する。更に、バス１１１　が、アド
レス値の下位１６ビツトをＶ　Ｒ，Ａ　Ｍ２Ｏ３に転送
し、バス１１２が、アドレス値の上位４ビツトをＤＣ１
０５に転送する。

また、ＤＢＵＳ１１４は、バス２００＝−２０７を介し
て、双方向バッファ１０９または１０８へ１ワードのデ
ータのビットＯ〜ピット７をそれぞれ転送する。３双方
向バツフア１０８または１０９は、バス２１０−；）；
７を介して、Ｖ　ＲＡ　Ｍ２Ｏ３へ１ワードのデータの
ビア）０〜ビツト７をそれぞれ転送する。

即ち、本実施例に係る表示メモリ装置では、１ワードを
８ビツトとし、Ｖ　ＲＡ　Ｍ２Ｏ３のメモリ８予は６４
キロバイトすなわち１６ビツトのアドレスでアクセスで
きる範囲のものである。また、外部から送られてくるア
ドレス値は２０ビツトとし、下位１６ビツトをメモリへ
のアクセスに使用し、上位４ビア）の値によってビット
の並びを反転するか否かを判断する。

上述のように構成された本発明に係る表示メモリ装置は
、以下のように動作する。

第１図に示す装置において、〜１０ＤＥ１０６および１
０７はそれぞれ双方向バッファ１０９．１０８の出力イ
ネーブル信号であり、“１″′の場合には出力可能とし
、“０”の場合には出力をハイインピーダンスにすると
いう機能を持つ。

また、ＲＤ１０４は双方向バッファのデータの流れの方
向を指示する機能を持つ。ＲＤｌ［１４が”１”であれ
ば、双方向バッファ１０８あるいは１０９は、ＶＲＡＭ
１０２からデータを取り込ミＤＢＵｓ１１１１へ出力す
る。ＲＤｌ、０４が“０″であれば、双方向バンファ１
０８　あるいは１０９　は、ＤＢＵＳｌｌ、４からデー
タを取り込みＶ　ＲＡ　Ｍ２Ｏ３へ出力する。

外部からのアクセス要求（リードあるいはライト）があ
ると、まず、２０ビツトのアドレス１直Ａ１９〜０が、
ＡＢＵＳ１１３からバス１１０を通して転送され、下位
１６ビツ）Ａ１５〜０はそのままバス１１１を通してＶ
　ＲＡ　Ｍ２Ｏ３へ転送され、上位４ビツトＡ１９〜１
６はバス１１２を通してＤＣ１０５へ転送される。Ｄ　
Ｃ１０５は、Ａ１９〜１６の渣が’００００°′であれ
ばＭＯＤＥ１０６を１”に、Ａ１９〜１６の１直が“’
０００１”であればＭＯＤＥ１０６をｌ″にする。それ
以外の場合にはＭＯＤＥ１０６．１０７　とも“０″′
にする。

外部からのアクセス要求がライトアクセス要求であった
場合は、ＤＢＵＳｌｌ４から１ワードのデータがバス２
００〜２０７に転送される。ライトの場合は、ＲＤ１０
４は必ず“０”となっており、双方向バッファ１０ｇ　
、１０９　に対し、ＤＢＵＳｌｌ４からデータを取り込
みＶＲＡＭ１０２へ出力するよう：ご指示する。この時
、ＭＯＤＥ１０６が′１″であれば、双方向バンファ１
０９は出力イネーブルとなり、ＭＯＤＥ１０７は必ず“
０゛′となるため双方向バンファ１０８の出力はハイイ
ンピーダンスとなる。従って、バス２００〜２０７を通
ったビット０〜７のデータは、双方向バッファ１０９を
通してピントの並びを変えずにそれぞれバス２１０〜２
１７を通してＶＲＡＭ１０２へ転送される。

一方、ＭＯＤＥ１０７が“１′の場合には、逆に双方向
バッファ１０９の出力がノ＼イインピーダンスになり、
バス２００〜２０７を通ったビット０〜７のデータは双
方向バッファ１０８を介して転送される。

双方向バッファ１０９を通った場合とは結線が違うので
、バス２００を通して双方向バンファ１０８へ転送され
た最下位ビットのデータは、バス２１７を通して最上位
ビットとなってＶ　ＲＡ　Ｍ２Ｏ３へ転送さる。また、
バス２０１を通して双方向バ・ソファへ転送されたビッ
ト１のデータはバス２１６を通してＶＲＡＭ１０２へ転
送され、同様にバス２０７を通して転送された最上位ビ
ットのデータはバス２１０を通して最下位ビア）となっ
てＶ　ＲＡ　Ｍ２Ｏ３へ転送される。その結果、１ワー
ドのデータは、Ｘｉ　ＯＤ　Ｅ１０６がビの場合とはピ
ントの並びが逆順になってＶＲＡＭ１０２へ送られる。

Ｖ　ＲＡ　Ｍ２Ｏ３で！ｉ、バスｉｌｌを介して人力さ
れるアドレスにこのｌワードのデータを書き込む。

リードアクセス要求があった場合には、Ｖ　ＲＡＭ１０
２からバス１１０を介して人力されるアドレスの１ワー
ドのデータがバス２１０〜２１７に転送される。ＲＤ１
０４は１”となっており、双方向バッファ１０８．１０
９　に対し、ＶＲＡＭ１０２からデータを取り込みＤ　
Ｂ　Ｕ　Ｓ　１１４へ出力するように指示する。

ＭＯＤＥ１０６がパ１”の場合には、ＭＯＤＥ１０７が
必ず“０”になるため、双方向パンファ１０８の出力が
ハイインピーダンスになり、バス２１０〜２１７を通っ
たピッ）Ｏ〜７のデータは、双方向バッファ１０９を通
してビットの並びを変えずにそれぞれバス２００〜２０
７を通してＤＢＵＳｌｌ４へ転送される。

ＭＯＤＥ１０７がパ１”の場合には、ＭＯＤＥ１０６が
必ず“０°′になるため、双方向バッファ１０９の出力
がハイインピーダンスになり、）＜ス２１０を通して双
方向バッファ１［）８へ転送された最下位ビットのデー
タはバス２０７を通してＤ　Ｂ　Ｕ　Ｓ　１１４へ転送
され、バス２１１を通して双方向バッファ１０８へ転送
されたビット１のデータはバス２０６を通してＤＢＵＳ
ｌ１４へ転送されミ同様にバス２１７を通して転送され
た最上位ビットのデータはバス２００を通してＤＢＵＳ
１１４へ転送される。その結果、１ワードのデータはビ
ットの並びを逆順にしてＤＢＵＳ１１４へ送られる。

このように、ワード内のビット順に関する２種の方式の
一方の表示方式を採用したハードウェアにおいて、他方
の方式に対応して作成されたプログラムを処理する際に
は、ビット１９〜１６が“０００１”であるアドレスに
、処理するデータを読み書きすることによって、データ
のビットの並びが反転され、プログラムが正しく実行さ
れる。この時、■ワード内のピントの並びの反転をハー
ドウェアによって行うため、ソフトウェア手法によるビ
ット並びの反転処理を必要としなくなり、プログラムの
実行時間を短縮することができる。

実施例２ 第２図は、本発明に係る表示メモリ装置の池の構成例を
示すブロック図である。

この表示メモリ装置は、Ｄ、ＣｌＯ３の構成にその主要
な特徴があり、以下、ＤＣ１０５の構成について説明す
る。

この表示メモリ装置においては、アドレスバス１１３か
ら転送されるアドレス値は１６ビツトであり、その１直
は、ハス１１１を介してそのままＶＲＡ：Ｖｆ１０２へ
転送される。

ＤＣ１０５は、転送するデータのビットの並びの反転を
行うか否かを判断するための１ピントのデータを格納す
るレジスタ３００を備えており、このレジスタ３００に
データを格納することを指示するラッチ信号（以下、Ｌ
ＡＴＣＨと記載する）■１５が人力される。また、ＶＲ
ＡＭ１０２へアクセスＶることを指示する信号（以下、
＼′ＬＥＭｓＥＬと記載する）１１６が人力される。

以下、上述のように構成された表示メモリ装置におこる
データの転送の過程を説明する。

本実施例においては、１ワードは８ビツト、ＶＲＡＭ１
０２は６４キロハイドであるが、外部から送られてくる
アドレス値は前述の通り１６ビツトである。

まず、ＬＡＴＣＨ１１５が′１”になると、ＤＢＵＳ１
１４から転送された１ビツトのデータがノくス２００を
通してデコーダ１０５内のレジスタ３００に格納される
。Ｄ　Ｃ１０５において、レジスタ出力１１７が０”で
、かつＭＥＭＳＥＬｌ１６が“ｌ”となった場合には、
ＭＯＤＥ１０６が“１”となり、ＭＯＤ　Ｅ　１０７は
“０”となる。レジスタ出力１１７が“１″で、かつＭ
ＥＭＳＥＬ１１６が“１″となった場合には、ＭＯＤＥ
１０７が“１”となり、ＭＯＤ　Ｅ　１０６は０”とな
る。Ｍ、Ｅ　Ｍ　Ｓ　Ｅ　Ｌ　１１６が“０”の場合は
、ＭＯＤＥ１０６．１０７とも０”である。

Ｖ　ＲＡ　Ｍ２Ｏ３に対して外郭からアクセス要求があ
ると、ＭＥ〜１ｓＥＬは１”となる。この時、レジスタ
出力１１７が“０”の場合には、ＭＯＤＥ１０６が′１
゛となり、双方向バッファ１０９が出力イネーブルとな
るため、第１の実施例と同様に、ＲＤが０”の場合には
ＤＢｔＪＳ１１４からＶ　Ｒ，ＡＭ１０２　ヘ、ＲＤが
′１”の場合ニハＶ　Ｒ、Ａ　Ｘ’ｌＱ２からＤＢＵＳ
１１４へ、■ワードのデータはビットの並びを変えずに
転送される。レジスタ出力１１７が“′１”の場合には
、ＭＯＤＥ１０７が“１”となり、双方向バッファ１０
８が出力イネーブルとなるため、第１の実施例と同様に
して、ＲＤが“０゛′′ノ場ＤＢＵＳｌ・１４からＶＲ
ＡＭ１０２へ、ＲＤが“１”の場合はＶＲＡＭ１０２か
らＤＢＵＳ１１４へ、１ワードのデータはビットの並び
を逆順にしてＤＢＵＳ１１４へ転送される。

このように、ワード内のビット順に関する２種の方式の
一方の表示方式を採用したハードウェアにおいて、同じ
方式に対応して作成されたプログラムを実行する際には
レジスタ３００に“０′″を格納してから処理するデー
タを読み書きする。他方の方式に対応して作成されたプ
ログラムを実行する際には、デコーダ１０５内のレジス
タ３００に”　ｔ　”を格納してから処理するデータを
読み書きすることによって、データのビットの並びが反
転され、プログラムが正しく実行される。この時、１ワ
ード内のビットの並びの反転をハードウェアによって行
うため、ソフトウェア手法によるビット並びの反転処理
を必要としなくなり、プログラムの実行時間を短縮する
ことができる。

発明の詳細 な説明したように、本発明に係る表示メモリ装置は、互
いに異なる２種類の画面表示方式の一方を採用したハー
ドウェアにおいて、他方の方式のハードウェアで開発さ
れた画像処理プログラムを使用する際に、１ワード内の
ビットの並びをハードウェアによって反転させて、両方
式のプログラムを共用することを可能としている。従っ
て、本発明に係る表示メモリ装置では、ソフトウェア手
法によってデータの１ワード中のビットの並びを反転さ
せる処理を行う必要がなく、プログラムの実行時間を短
縮することができる。

上述のような本発明の有効性は、ｌワードのビット数が
多くなるほど顕著であり、近年のＬＳＩの集積度の著し
い向上により、より多くのビットを一度に処理できるよ
うになった情報処理装置に有利に適用することができる
。

なお、本明細書では、ｌワードを８ビツト、表示メモリ
を６４キロワードとして説明したが、本発明がこれらの
ワード長またはワード数に制限されるものではないこと
は勿論である。

また、２つのデータ接続手段を切り替える方式として、
第１の実施例ではダイナミックに入力されるアドレスを
使用し、第２の実施例ではレジスタを用いたスタティッ
クな方式とした。ダイナミックな方式は、２つの接続手
段を頻繁に切り替えるような応用プログラムに適してい
る。一方スタテイックな方式は、アドレス空間が不足し
ているようなシステムで接続手段の切り替えのためにア
ドレス情報の一部を用いることができないような場合に
適している。

いずれの実施例においても最も簡素なデコーダを例示し
たが、本発明の技術的思想は、具体的なアドレス・デコ
ード方法またはレジスタ・ラッチ方法に制限されるもの
ではない。

【図面の簡単な説明】

第１図は、本発明に係る表示メモリ装置の一構成例を示
す図であり、 第２図は、本発明に係る表示メモリ装置の他の構成例を
示す図であり、 第３図（ａ）は、画面上の５１２Ｘ５１２　　ドツトの
画素に対するビットの割り付けを示す図であり、第３図
（ｂ）および（Ｃ）は、ワード内のビット順に関して互
いに異なる２種の方式において、画面データとメモリの
対応を示す図であり、 第４図（ａ）および（ｂ）は、１ワード中のビットの並
びを反転するソフトウェア上の手法を用いた処理を説明
する図であり、第４図（ａ）は処理に係るデータおよび
処理結果のデータ構造を示す図であり、第４図（ｂ）は
、処理の流れを示すフローチャートである。 〔主な参照番号〕 １０２　　・・表示メモリ、 １０３　　・・メモリ・ライト信号、 １０４　　・・メモリ・リード信号、 １０５　　・・デコーダ、 １０６．１０７　　・・モード切り替え信号、１０８．
１０９　　・・双方向バッファ、１１０．１１１．１１
２　　・・アドレスバス、１１３　　・・外部アドレス
バス、 １１４　　・・外部データバス、 １１５　　・・ラッチ信号、 １１６　　・・表示メモリへの“ｒクセスを指示する信
号、 １１７　　・・レジスタ出力信号、 ２００〜２０７．２１０〜２１７　　・・データバス、
３００　　・・レジスタ。

Claims (1)

1. 【特許請求の範囲】 データバスおよびアドレスバスを介して外部に接続され
   た表示メモリを含む表示メモリ装置において、 １ワードのデータのビットの並びを変えずに前記外部デ
   ータバスとを前記表示メモリとの間のデータの転送を行
   う第１のデータ接続手段と、１ワードのデータのビット
   の並びを反転させて前記外部データバスと前記表示メモ
   リとの間のデータの転送を行う第２のデータ接続手段と
   、前記第１および第２のデータ接続手段のうちのいずれ
   か一方を選択的に有効にするための選択手段と を備えることを特徴とする表示メモリ装置。