JPH06161818A - 一次キャッシュメモリ内蔵マイクロプロセッサの命令トレース制御方式 - Google Patents
一次キャッシュメモリ内蔵マイクロプロセッサの命令トレース制御方式Info
- Publication number
- JPH06161818A JPH06161818A JP4275760A JP27576092A JPH06161818A JP H06161818 A JPH06161818 A JP H06161818A JP 4275760 A JP4275760 A JP 4275760A JP 27576092 A JP27576092 A JP 27576092A JP H06161818 A JPH06161818 A JP H06161818A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- address
- cache memory
- circuit
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】プロセッサのＬＳＩでその内部にキャッシュメ
モリを内蔵するものについて、性能評価時等に実行プロ
グラムのリアルタイムのトレースが困難になっているた
め、ＬＳＩ内部から命令トレース用信号を送出し、外部
から命令実行状態を監視することを可能にする。 【構成】命令アドレス生成回路６から送出される論理ア
ドレスの下位ビットにより命令キャッシュメモリ４が検
索される。タグアドレス格納部４１のデータと論理アド
レスの上位ビットが比較回路５で一致していると判定さ
れると、キャッシュヒット信号がタイミング制御回路３
を起動し、命令格納部４２のデータは命令バッファに送
られる。一方、論理アドレスは命令キャッシュメモリ４
をアクセス中に論理・実アドレス変換回路２によって実
アドレスに変換されており、それをタイミング制御回路
３により制御された速度変換回路１が、ＬＳＩ内部に合
わせた速度あるいは内部の自律的タイミングで提供す
る。
モリを内蔵するものについて、性能評価時等に実行プロ
グラムのリアルタイムのトレースが困難になっているた
め、ＬＳＩ内部から命令トレース用信号を送出し、外部
から命令実行状態を監視することを可能にする。 【構成】命令アドレス生成回路６から送出される論理ア
ドレスの下位ビットにより命令キャッシュメモリ４が検
索される。タグアドレス格納部４１のデータと論理アド
レスの上位ビットが比較回路５で一致していると判定さ
れると、キャッシュヒット信号がタイミング制御回路３
を起動し、命令格納部４２のデータは命令バッファに送
られる。一方、論理アドレスは命令キャッシュメモリ４
をアクセス中に論理・実アドレス変換回路２によって実
アドレスに変換されており、それをタイミング制御回路
３により制御された速度変換回路１が、ＬＳＩ内部に合
わせた速度あるいは内部の自律的タイミングで提供す
る。
Description
【０００１】
【産業上の利用分野】本発明は、一次キャッシュメモリ
内蔵マイクロプロセッサの命令トレース制御方式に関
し、特に中央処理装置のプログラム実行状況のトレース
方式に関する。
内蔵マイクロプロセッサの命令トレース制御方式に関
し、特に中央処理装置のプログラム実行状況のトレース
方式に関する。
【０００２】
【従来の技術】従来の一次キャッシュメモリ内蔵マイク
ロプロセッサの命令トレース制御方式では、命令ブレー
クポイント、オペランドブレークポイント、命令ステッ
プ実行などの機能によりプログラム実行状況をトレース
していた。
ロプロセッサの命令トレース制御方式では、命令ブレー
クポイント、オペランドブレークポイント、命令ステッ
プ実行などの機能によりプログラム実行状況をトレース
していた。
【０００３】すなわち、命令ブレークポイントは、特定
番地の命令実行後にトラップを起動する機能であり、オ
ペランドブレークポイントは特定番地のオペランドアク
セス（リード／ライト識別可）後にトラップを起動する
機能である。また、命令ステップ実行は、１命令実行ご
とにトラップを起動するか、無条件分岐命令あるいは分
岐成立の条件分岐命令ごとに外部トレースサイクルを実
行し、分岐先アドレスや分岐元アドレスなどを外部トレ
ース装置に通知する機能である。
番地の命令実行後にトラップを起動する機能であり、オ
ペランドブレークポイントは特定番地のオペランドアク
セス（リード／ライト識別可）後にトラップを起動する
機能である。また、命令ステップ実行は、１命令実行ご
とにトラップを起動するか、無条件分岐命令あるいは分
岐成立の条件分岐命令ごとに外部トレースサイクルを実
行し、分岐先アドレスや分岐元アドレスなどを外部トレ
ース装置に通知する機能である。
【０００４】図２に、分岐命令ジャンプ実行時に外部ト
レースサイクルを起動する場合のブロック図を示し、こ
れにもとづき従来の動作について説明する。命令アドレ
ス生成回路６は命令実行先の論理アドレスを送出し、命
令アドレスの下位により命令キャッシュメモリ４をアク
セスする。そのアクセスと同時に、論理・実アドレス変
換回路２は、命令アドレス生成回路６の出力する命令ア
ドレス（論理アドレス）を実アドレス（物理アドレス）
に変換し、外部インタフェース回路８に供給する。
レースサイクルを起動する場合のブロック図を示し、こ
れにもとづき従来の動作について説明する。命令アドレ
ス生成回路６は命令実行先の論理アドレスを送出し、命
令アドレスの下位により命令キャッシュメモリ４をアク
セスする。そのアクセスと同時に、論理・実アドレス変
換回路２は、命令アドレス生成回路６の出力する命令ア
ドレス（論理アドレス）を実アドレス（物理アドレス）
に変換し、外部インタフェース回路８に供給する。
【０００５】命令キャッシュメモリ４は、上述の命令ア
ドレスの下位によりアクセスされ、該当するタグアドレ
ス、制御情報と命令コードなどを出力する。出力された
タグアドレスは、比較回路５によって命令アドレス生成
回路６の出力する命令アドレス上位（論理アドレス）と
比較される。これが一致すると比較回路５は、キャッシ
ュヒット信号を命令デコード回路７と外部インタフェー
ス回路８に送出する。
ドレスの下位によりアクセスされ、該当するタグアドレ
ス、制御情報と命令コードなどを出力する。出力された
タグアドレスは、比較回路５によって命令アドレス生成
回路６の出力する命令アドレス上位（論理アドレス）と
比較される。これが一致すると比較回路５は、キャッシ
ュヒット信号を命令デコード回路７と外部インタフェー
ス回路８に送出する。
【０００６】一方、命令デコード回路７は命令キャッシ
ュメモリ４の出力した命令コードとデータキャッシュか
ら供給されるオペランドデータにより、命令実行制御を
行なう。分岐命令がジャンプする場合は、分岐先アドレ
スと分岐元アドレスを外部インタフェース回路８に送出
する。外部インタフェース回路８は、これらの情報によ
り外部バスに外部トレースサイクルを起動する。
ュメモリ４の出力した命令コードとデータキャッシュか
ら供給されるオペランドデータにより、命令実行制御を
行なう。分岐命令がジャンプする場合は、分岐先アドレ
スと分岐元アドレスを外部インタフェース回路８に送出
する。外部インタフェース回路８は、これらの情報によ
り外部バスに外部トレースサイクルを起動する。
【０００７】
【発明が解決しようとする課題】この従来の命令トレー
ス制御方式では、（１）あらかじめ予想されるアドレス
にブレークポイントを設けるか、（２）１命令づつ実行
させる事でトレースデータの収集を行なっていた。ある
いは、（３）無条件分岐命令あるいは分岐成立の条件分
岐命令ごとに外部トレースサイクルを実行し、通常アク
セスを行なうアドレス・データバスから分岐先アドレス
や分岐元アドレスなどを外部トレース装置に通知してい
た。
ス制御方式では、（１）あらかじめ予想されるアドレス
にブレークポイントを設けるか、（２）１命令づつ実行
させる事でトレースデータの収集を行なっていた。ある
いは、（３）無条件分岐命令あるいは分岐成立の条件分
岐命令ごとに外部トレースサイクルを実行し、通常アク
セスを行なうアドレス・データバスから分岐先アドレス
や分岐元アドレスなどを外部トレース装置に通知してい
た。
【０００８】しかしながら、（１）の場合、完全な予測
は不可能であるし、（２）の場合、リアルタイムのトレ
ースが不可能であるため入出力装置や他プロセッサと関
連した動作を要求するプログラムを正しくトレースする
ことは困難であるという問題点があった。
は不可能であるし、（２）の場合、リアルタイムのトレ
ースが不可能であるため入出力装置や他プロセッサと関
連した動作を要求するプログラムを正しくトレースする
ことは困難であるという問題点があった。
【０００９】また、（３）の場合、プログラムの分岐が
発生するたびに外部トレースサイクルが起動されるた
め、スピンウエイトが多用されると通常のアクセスサイ
クルを圧迫するなどという問題点があった。
発生するたびに外部トレースサイクルが起動されるた
め、スピンウエイトが多用されると通常のアクセスサイ
クルを圧迫するなどという問題点があった。
【００１０】
【課題を解決するための手段】本発明の一次キャッシュ
メモリ内蔵マイクロプロセッサの命令トレース制御方式
は、命令アドレスの上位ビットとそのキャッシュブロッ
クの制御情報を示すタグを格納するタグアドレス格納部
と命令格納部とからなり、命令アドレスの下位によりア
クセスされ、タグアドレスと命令コードを出力する命令
キャッシュメモリと、先行して命令実行アドレスを算出
し、前記キャッシュメモリへのアクセスを起動する命令
アドレス生成回路と、前記命令アドレス生成回路が送出
する命令アドレスの上位と前記命令キャッシュメモリの
出力するタグアドレスとを比較し、一致した場合はキャ
ッシュヒット信号を命令バッファとタイミング制御回路
に送出する比較回路と、前記キャッシュヒット信号を受
信し、速度変換回路にタイミングを供給するタイミング
制御回路と、命令アドレス生成回路の出力する命令アド
レスを実アドレスに変換し、前記速度変換回路に供給す
る論理・実アドレス変換回路と、外部トレース装置から
のタイミング信号によって、あるいは前記タイミング制
御回路が出力する自律的なタイミングによって前記外部
トレース装置にトレースデータを提供する速度変換回路
とを備えている。
メモリ内蔵マイクロプロセッサの命令トレース制御方式
は、命令アドレスの上位ビットとそのキャッシュブロッ
クの制御情報を示すタグを格納するタグアドレス格納部
と命令格納部とからなり、命令アドレスの下位によりア
クセスされ、タグアドレスと命令コードを出力する命令
キャッシュメモリと、先行して命令実行アドレスを算出
し、前記キャッシュメモリへのアクセスを起動する命令
アドレス生成回路と、前記命令アドレス生成回路が送出
する命令アドレスの上位と前記命令キャッシュメモリの
出力するタグアドレスとを比較し、一致した場合はキャ
ッシュヒット信号を命令バッファとタイミング制御回路
に送出する比較回路と、前記キャッシュヒット信号を受
信し、速度変換回路にタイミングを供給するタイミング
制御回路と、命令アドレス生成回路の出力する命令アド
レスを実アドレスに変換し、前記速度変換回路に供給す
る論理・実アドレス変換回路と、外部トレース装置から
のタイミング信号によって、あるいは前記タイミング制
御回路が出力する自律的なタイミングによって前記外部
トレース装置にトレースデータを提供する速度変換回路
とを備えている。
【００１１】
【実施例】次に本発明の実施例を図面を参照して説明す
る。
る。
【００１２】図１は、本発明の一実施例を示すブロック
図である。本発明の一実施例は、命令アドレスの上位ビ
ットとそのキャッシュブロックの制御情報を示すタグを
格納するタグアドレス格納部４１と命令格納部４２より
なり、命令アドレスの下位によりアクセスされ、タグア
ドレスと命令コードなどを出力する命令キャッシュメモ
リ４と、先行して命令実行アドレスを算出し、キャッシ
ュアクセスを起動する命令アドレス生成回路６と、命令
アドレス生成回路６が送出する命令アドレスの上位と命
令キャッシュメモリ４の出力するタグアドレスとを比較
し、一致した場合はキャッシュヒット信号を命令バッフ
ァとタイミング制御回路３に送出する比較回路５と、キ
ャッシュヒット信号を受信し、速度変換回路１にタイミ
ングを供給するタイミング制御回路３と、命令アドレス
生成回路６の出力する命令アドレス（論理アドレス）を
実アドレス（物理アドレス）に変換し、速度変換回路１
に供給する論理・実アドレス変換回路２と、外部トレー
ス装置からのタイミング信号によって、あるいはタイミ
ング制御回路３の出力する自律的なタイミングによって
外部トレース装置にトレースデータを提供する速度変換
回路１とで構成される。
図である。本発明の一実施例は、命令アドレスの上位ビ
ットとそのキャッシュブロックの制御情報を示すタグを
格納するタグアドレス格納部４１と命令格納部４２より
なり、命令アドレスの下位によりアクセスされ、タグア
ドレスと命令コードなどを出力する命令キャッシュメモ
リ４と、先行して命令実行アドレスを算出し、キャッシ
ュアクセスを起動する命令アドレス生成回路６と、命令
アドレス生成回路６が送出する命令アドレスの上位と命
令キャッシュメモリ４の出力するタグアドレスとを比較
し、一致した場合はキャッシュヒット信号を命令バッフ
ァとタイミング制御回路３に送出する比較回路５と、キ
ャッシュヒット信号を受信し、速度変換回路１にタイミ
ングを供給するタイミング制御回路３と、命令アドレス
生成回路６の出力する命令アドレス（論理アドレス）を
実アドレス（物理アドレス）に変換し、速度変換回路１
に供給する論理・実アドレス変換回路２と、外部トレー
ス装置からのタイミング信号によって、あるいはタイミ
ング制御回路３の出力する自律的なタイミングによって
外部トレース装置にトレースデータを提供する速度変換
回路１とで構成される。
【００１３】次に動作について説明する。命令アドレス
生成回路６は、命令実行先の論理アドレスを送出し、命
令アドレスの下位により命令キャッシュメモリ４をアク
セスする。そのアクセスと同時に、論理・実アドレス変
換回路２は命令アドレス生成回路６の出力する命令アド
レス（論理アドレス）を実アドレス（物理アドレス）に
変換し、速度変換回路１に供給する。
生成回路６は、命令実行先の論理アドレスを送出し、命
令アドレスの下位により命令キャッシュメモリ４をアク
セスする。そのアクセスと同時に、論理・実アドレス変
換回路２は命令アドレス生成回路６の出力する命令アド
レス（論理アドレス）を実アドレス（物理アドレス）に
変換し、速度変換回路１に供給する。
【００１４】命令キャッシュメモリ４は、命令アドレス
の下位によりアクセスされ、該当するアグアドレス、制
御情報と命令コードなどを出力する。タグアドレス収納
部４１で検索され出力されたタグアドレスは、比較回路
５によって命令アドレス生成回路６の出力する命令アド
レスの上位（論理アドレス）と比較される。一致すると
比較回路５は、キャッシュヒット信号を命令バッファと
タイミング制御回路３に送出する。命令バッファは、こ
の信号により命令キャッシュ４からの命令格納部４２か
ら出力された命令コードのデータを有効な命令として認
識する。
の下位によりアクセスされ、該当するアグアドレス、制
御情報と命令コードなどを出力する。タグアドレス収納
部４１で検索され出力されたタグアドレスは、比較回路
５によって命令アドレス生成回路６の出力する命令アド
レスの上位（論理アドレス）と比較される。一致すると
比較回路５は、キャッシュヒット信号を命令バッファと
タイミング制御回路３に送出する。命令バッファは、こ
の信号により命令キャッシュ４からの命令格納部４２か
ら出力された命令コードのデータを有効な命令として認
識する。
【００１５】一方、タイミング制御回路３は、速度変換
回路１に命令実行タイミングを供給する。速度変換回路
１は外部トレース装置からの設定により、その内部供給
されるタイミングか、あるいは外部トレース装置からの
タイミング信号によって、外部トレース装置にトレース
データを提供する。
回路１に命令実行タイミングを供給する。速度変換回路
１は外部トレース装置からの設定により、その内部供給
されるタイミングか、あるいは外部トレース装置からの
タイミング信号によって、外部トレース装置にトレース
データを提供する。
【００１６】
【発明の効果】以上説明したように本発明は、外部トレ
ース装置の速度に応じて、あるいはＬＳＩ内部のタイミ
ングに応じて命令トレース用データを送出し、外部から
命令実行状態を性能低下させずにリアルタイムに監視す
ることを可能にするという効果がある。
ース装置の速度に応じて、あるいはＬＳＩ内部のタイミ
ングに応じて命令トレース用データを送出し、外部から
命令実行状態を性能低下させずにリアルタイムに監視す
ることを可能にするという効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】従来技術の一例を示すブロック図である。
１ 速度変換回路 ２ 論理・実アドレス変換回路 ３ タイミング制御回路 ４ 命令キャッシュメモリ ５ 比較回路 ６ 命令アドレス生成回路 ４１ タグアドレス格納部 ４２ 命令格納部
Claims (1)
- 【請求項１】 一次キャッシュメモリをＬＳＩ内部に内
蔵するマイクロプロセッサに、 命令アドレスの上位ビットとそのキャッシュブロックの
制御情報を示すタグを格納するタグアドレス格納部と命
令格納部とからなり、命令アドレスの下位によりアクセ
スされ、タグアドレスと命令コードを出力する命令キャ
ッシュメモリと、 先行して命令実行アドレスを算出し、前記命令キャッシ
ュメモリへのアクセスを起動する命令アドレス生成回路
と、 前記命令アドレス生成回路が送出する命令アドレスの上
位と前記命令キャッシュメモリの出力するタグアドレス
とを比較し、一致した場合はキャッシュヒット信号を命
令バッファとタイミング制御回路に送出する比較回路
と、 前記キャッシュヒット信号を受信し、速度変換回路にタ
イミングを供給するタイミング制御回路と、 命令アドレス生成回路の出力する命令アドレスを実アド
レスに変換し、前記速度変換回路に供給する論理・実ア
ドレス変換回路と、 外部トレース装置からのタイミング信号によって、ある
いは前記タイミング制御回路が出力する自律的なタイミ
ングによって前記外部トレース装置にトレースデータを
提供する速度変換回路とを備えたことを特徴とする一次
キャッシュメモリ内蔵マイクロプロセッサの命令トレー
ス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4275760A JPH06161818A (ja) | 1992-10-14 | 1992-10-14 | 一次キャッシュメモリ内蔵マイクロプロセッサの命令トレース制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4275760A JPH06161818A (ja) | 1992-10-14 | 1992-10-14 | 一次キャッシュメモリ内蔵マイクロプロセッサの命令トレース制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06161818A true JPH06161818A (ja) | 1994-06-10 |
Family
ID=17560013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4275760A Pending JPH06161818A (ja) | 1992-10-14 | 1992-10-14 | 一次キャッシュメモリ内蔵マイクロプロセッサの命令トレース制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06161818A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453410B1 (en) | 1998-07-03 | 2002-09-17 | Nec Corporation | Computer system having a cache memory and a tracing function |
| US7647532B2 (en) | 2004-10-04 | 2010-01-12 | Nec Electronics Corporation | Trace controller, microprocessor, and trace control method |
-
1992
- 1992-10-14 JP JP4275760A patent/JPH06161818A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6453410B1 (en) | 1998-07-03 | 2002-09-17 | Nec Corporation | Computer system having a cache memory and a tracing function |
| US7647532B2 (en) | 2004-10-04 | 2010-01-12 | Nec Electronics Corporation | Trace controller, microprocessor, and trace control method |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19950926 |