JPH03130838A - マイクロプロセッサ開発支援装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はマイクロプロセッサ開発支援装置に関し、ター
ゲット・システムのエラー処理、特にマイクロプロセッ
サ自身が異常になった場合のターゲット・システムのデ
バッグが簡単にできるマイクロプロセッサ開発支援装置
に関する。

〔従来の技術〕

従来、マイクロプロセッサ開発支援装置はターゲット・
システムのエミュレーションとそのデバッグ機能を提供
してきた。ターゲット・システムとのインターフェース
においても、マイクロプロセッサのエミュレーションと
して可能な限りマイクロプロセッサ本来の機能と同等の
機能を有している。よって、本来のマイクロプロセッサ
と同様なインターフェースでターゲット・システムのデ
バッグを行うことができる。しかし、最近のターゲット
・システムの傾向として、信頼性向上を目的とした対策
を組み込んだり、あるいはマイクロプロセッサ自身が例
えば複数個のマイクロプロセッサを同時に動作させ、互
いに異常を検出し、処理する機能（以降、異常処理機能
と呼ぶ）を有してきている。この為、この種のデバッグ
もマイクロプロセッサ開発支援装置を用いて行う必用が
あるが、特にマイクロプロセッサが故障した状態を発生
させる為にはターゲット・システム自身にマイクロプロ
セッサの故障を疑似的に起こさせる回路を新たに追加し
てデバッグを行わなければならない。この例を第３図及
び第４図を用いて説明する。第３図は今回デバッグの対
象となるターゲット・システムの例であり、今後この種
の信頼性向上を計ったシステムは増えてくると考えられ
る。説明の都合上マイクロプロセッサから出力される制
御信号等は省略されている。第４図は従来のマイクロプ
ロセッサ開発支援装置のターゲット・インターフェース
部分のみを抜きだしたブロック図である。実際のマイク
ロプロセッサ開発支援装置にはこの他マツピング回路及
び内部代替メモリ、ブレーク回路、トレース回路等で構
成される。

第３図のターゲット・システムは通常の動作を行なう通
常モードマイクロプロセッサ（以下、ＮＣＰＵと呼ぶ）
２５の内部的にはまったく同様に命令を実行するがＮＣ
ＰＵ２５の出力信号（例えばＮＣＰＵ２５のアドレス、
出力データ、制御信号）を内部に読み込み、内部で発生
されたデータと比較する監視モードマイクロプロセッサ
（以下ＣＣＰＵと呼ぶ）２６、ターゲットアドレス（以
下、Ｔアドレスと呼ぶ）４、ターゲットデータ（以下、
Ｔデータと呼ぶ）２１を介してメモリ２７、ｌ１０２８
、さらにＮＣＰＵ２５とＣＣＰＵ２６の同期がずれたこ
とを検出し異常処理信号３０を介して、その後の制御を
行う制御回路２９が存在する。

第３図のターゲット・システムが正常に動作している場
合はマイクロプロセッサ１個の場合とまったく同様に動
作する。しかし、例えばもしＮＣＰＵ２５がなんらかの
異常状態に陥ったとき、ＣＣＰＵ２６は内部で発生した
データのＮＣＰＵ２５の出力信号を比較することで不一
致を検出し、ＮＣＰＵ２５あるいはＣＣＰＵ２６に異常
があつたことを異常処理信号３０を用いて制御回路２９
に通知する。制御回路２９はこのときシステムに異常が
発生したことを認識し異常処理信号３０を用いて本シス
テムの動作を停止、必用情報の保持、ユーザへの異常発
生通知等を行う。

第４図は従来のマイクロプロセッサ開発支援装置のター
ゲット・インターフェース部分のみ抜き出したブ□ツク
図であり、破線の左側はマイクロプロセッサ開発支援装
置内部、右側はターゲット・システムとの間のケーブル
等を示す。マイクロプロセッサ１はアドレス３をアドレ
スバッファ２を経由してＴアドレス４としてターゲット
・システムに出力する。また、データ２０をデータバッ
ファ１９を介してＴデータ２１としてターゲット・シス
テムに出力したり、逆にＴデータ２１をデータバッファ
１９を介してデータ２０として入力したりする。さらに
、読み出し信号（以下、ＲＤと呼ぶ）１３、書き込み信
号（以下、ＷＲと呼ぶ）１４、メモリ要求信号（以下、
ＭＲＱと呼ぶ）１５、割り込み信号（以下、ＩＮＴと呼
ぶ）１６、初期化信号（以下、ＲＥＳＥＴと呼ぶ）１７
、クロック信号（以下、ＣＬＫと呼ぶ）１８をそれぞれ
バッファを経由してターゲット・システムとの間で入出
力する。上記各種バッファはそれぞれの動作に従って細
かい制御が必用であるが本発明では説明を省略する。マ
イクロプロセッサｌは上記アドレス、データ及び制御信
号を用いてターゲット・システムのエミュレーションを
実行する。制御信号の１つであるＣＬＫ１８に同期して
マイクロプロセッサ１は動作し、ＲＥＳＥＴｌ　７がア
クティブになると初期化され、ｌＮＴ１６がアクティブ
になることで割り込み動作にはいる。また、メモリの読
み出し、書き込みを行う場合はＴアドレス４とＭＲＱ１
５をアクティブにし、そのときπＤ１３あるいはＷＲ１
４をアクティブにすることでＴデータ２１をデータ２０
として読み込んだり、データ２０をＴデータ２１として
ターゲット・システムのメモリに書き込んだりすること
ができる。そして、この図では記載していないブレーク
機能やトレース機能を用いて実行の中断、実行履歴のチ
エツク等を行いデバッグを進めることができる。しかし
、第３図に示したようなターゲット・システムの異常発
生時のデバッグを第４図に示したようなマイクロプロセ
ッサ開発支援装置で行おうとした場合、ターゲット・シ
ステム上に異常発生機構を組み込んで異常処理機能のデ
バッグを行わなければならない。特に、ある特定タイミ
ングで異常を発生させることはターゲット・システム上
にかなりの規模の回路を組み込む必用が生じ、実用上大
きな問題がある。

〔発明が解決しようとする課題〕

以上の説明で明らかなように、ターゲット・システム自
身に異常処理機能を設け、特にマイクロフロセッザ自身
に異常が発生した際の機能を含めたデバッグをマイクロ
プロセッサ開発支援装置を使用して行う場合、従来のマ
イクロプロセッサ開発支援装置では、デバッグに必用な
異常を発生させる機能をターゲット・システム上に持た
せる等の処置が必用になり、本来の機能を有しただけの
ターゲット・システムではデバッグが行えないという問
題があった。

本発明の目的は、ターゲット・システム上に異常発生機
構を組み込むことなく、マイクロプロセッサが異常にな
った時のデバッグを容易に行なえることが可能なマイク
ロプロセッサ開発支援装置を提供することにある。

〔課題を解決するための手段〕

ターゲット・システム上でマイクロプロセッサが異常に
なった際のデバッグを行うことができるように、マイク
ロプロセッサがターゲット・システム上のプログラムを
実行している期間内のある一定期間活性化する信号を発
生する回路と、前記マイクロプロセッサ開発支援装置が
前記ターゲット・システムから入力している信号の一部
もしくは全部を前記信号を利用して、正規の内容とは異
なる異常な値としてマイクロプロセッサに入力させる機
能を具備したことを特徴とするマイクロプロセッサ開発
支援装置が提供される。

〔作用〕

以上のように構成されるマイクロプロセッサ開発支援装
置において、ターゲット・システムからの入力信号はユ
ーザの指定した期間に、指定した値になってマイクロプ
ロセッサに取り入れられる。

このため、ターゲット・システムからみたマイクロプロ
セッサが異常状態をとることが可能になる。

よって、ターゲット・システムに対するマイクロプロセ
ッサの異常状態を、指定したタイミングで簡単に発生さ
せることができ、マイクロプロセッサが異常になったと
きのデバッグを容易に実行することが可能になる。

〔実施例〕

以下、図面を参照して、本発明によるデバッグ用マイク
ロプロセッサの実施例を説明する。第１図は、本発明に
よるマイクロプロセッサ開発支援装置の第１の実施例の
ブロック図である。基本的な構成及び動作は第４図の従
来のマイクロプロセッサ開発支援装置と同様である。第
１図のマイクロプロセッサ開発支援装置において、マイ
クロプロセッサ１はアドレス３をアドレスバッファ２を
経由して、Ｔアドレス４としてターゲット・システムに
出力すると同時に比較器５にも出力し、あらかじめユー
ザにて設定されたアドレス（以下、Ｓアドレスと呼ぶ）
６と比較する。もし、一致すると一致信号１２をハイレ
ベルにする。この一致信号１２は排他的論理和ゲート（
以下、ＦＯＲと呼ぶ）７の一人力となる。また、データ
バスに関しては特にデータバスのビット０についてのみ
記載し、残りのデータバスについては省略しである。

このマイクロプロセッサのデータバスのビットＯ（以下
、Ｍデータビットと呼ぶ）１０は■１４がアクティブの
ときはそのときアクティブになるバッファ９を介してタ
ーゲット・システムのデータバスのビット０（以下、Ｔ
データビットと呼ぶ）としてターゲット・システムに出
力され、　ＲＤｌ３がアクティブのときはターゲット・
システムからのＴデータビット１１をＦＯＲ７を経由し
、そのときアクティブになるバッファ８を介してマイク
ロプロセッサに入力される。さらに、ＲＤｌ　３、ＷＲ
Ｉ４．ＭＲＱＩ　５．ｌＮＴｌ６．ＲＥＳＥＴｌ　７．
ＣＬＫＩ　８はそれぞれバッファを経由してターゲット
・システムとの間で入出力する。

マイクロフロセッサｌは上記アドレス、データ、及び制
御信号を用いてターゲット・システムのエミュレーショ
ンを実行し、この図には記載していないブレーク機能や
トレース機能等を用いて実行の中断、実行履歴のチエツ
ク等を行いデバッグを行う。すなわち、第１図のマイク
ロフロセッサ０１４発支援装置が第４図のマイクロプロ
セッサ開発支援装置と異なる主な点は、ターゲット・シ
ステムから例えばメモリ読み込みを行う際、比較器５に
よって、もしアドレス３がＳアドレス６と一致したなら
ば一致信号１２がハイレベルになるので、Ｔデータピッ
）１１がＥＯＲ７をを経由し、反転したＭデータビット
１０となってマイクロプロセッサ１が読み込む点である
。

以上のように構成されるマイクロフロセッサ開発支援装
置は、次のように動作する。まず第３図に示すターゲッ
ト・システム上のＮＣＰＵ２５の代わりにこのマイクロ
プロセッサ開発支援装置をターゲット・システムのマイ
クロプロセッサ用ソケットに接続し、デバッグを行う。

ＣＣＰＵ２６は監視モードに紅っており、ＮＣＰＵ２５
すなわちマイクロプロセッサ開発支援装置から出力され
るアドレス、データあるいは制御信号等と内部で発生さ
れた状態を比較し、不一致が生じるとターゲット・シス
テムは異常処理に遷移するような機能を持ち、当然この
機能を含めたデバッグが必用となる。マイクロフロセッ
サ１がエミュレーション中に、通常は比較器５から出力
される一致信号１２はロウレベルであるため、第４図の
説明と同様に動作する。

ここで、ユーザがエミュレーションの開始前に異常処理
機能のデバッグを行うために、異常状態（ここでは入力
動作時、Ｔデータビット１１が反転されてしまうこと）
を発生させるアドレスをＳアドレス６として設定する。

エミュレーション開始後、アドレス３がＳアドレス６と
一致すると比較器５は異常発生信号としての一致信号１
２をハイレベルにする。一致信号１２がハイレベルにな
るとＦＯＲ７の出力であるＭデータビット１０はＴデー
タピッ）１１の反転信号になる。このため、マイクロプ
ロセッサは正規の内容とは異なる異常な命令あるいはデ
ータを読み込むことになり、異常状態が発生しこの種の
デバッグが簡単に実施できる。すなわち、この例では、
ある特定のアドレスのバスサイクルにおいて読み込みデ
ータが異常なものとなり、ターゲット・システム側から
みた場合、通常モードのマイクロプロセッサが異常にな
ったときのデバッグが容易に行えるようになる。

また、上記例では１つのバスサイクルのみ異常状態を発
生させたが、比較器でアドレスの範囲を指定可能にすれ
ば複数バスサイクルで異常状態が発生することになる。

さらに、この比較器はマイクロプロセッサ開発支援装置
が通常持っているブレーク回路の機能を流用することが
可能であるため、従来のマイクロプロセッサ開発支援装
置の機能にわずかな機能追加を行うことで実現可能であ
る。

第２図は、本発明によるマイクロプロセッサ開発支援装
置の第２の実施例のブロック図である。

基本的な構成及び動作は第１図のマイクロプロセッサ開
発支援装置と同様である。第２図に示されるｌＮＴ１６
は論理積ゲート（以下、ＡＮＤと呼ぶ）２３を介してマ
イクロフロセッサ１にマイクロプロセッサＩＮＴ（以下
、ＭＩＮＴと呼ぶ）２４として入力しており、スイッチ
２２がオフのときＡＮＤ２３の一人力はハイレベルにな
っているのでｌＮＴ１６とＭＩＮＴ２４は同一になる。

スイッチ２２がオンになるとＡＮＤ２３の一人力がロウ
レベルになるため、これが異常発生信号とな’）ｌＮＴ
１６がハイレベル（アクティブ）であろうとロウレベル
（インアクティブ）であろうとＭＩＮＴ２４はロウレベ
ル（インアクティブ）になったままになる。つまり、エ
ミュレーション中ユーザがスイッチをオンにしたタイミ
ングでＭＩＮＴ２４が異常（ロウレベル固定）になるの
で割り込みがいっさい入力できないことになる。このた
め、ターゲット・システムの異常状態時のデバッグを実
現することが可能になる。

〔発明の効果〕

以上説明したように、ターゲット・システムからマイク
ロプロセッサ開発支援装置に入力される信号を意図的に
ユーザの指定タイミングで正規の状態と異なった状態に
してマイクロプロセッサに入力してやることでターゲッ
ト・システムの異常状態時のデバッグが容易に実現でき
る。

【図面の簡単な説明】

第１図は、本発明による第１のマイクロプロセッサ開発
支援装置のターゲット・システムとのインターフェース
に関するブロック図、第２図は、本発明による第２のマ
イクロプロセッサ開発支援装置のターゲット・システム
とのインターフェースに関するブロック図、第３図は、
異常状態を検出可能なターゲット・システムのブロック
図、第４図は、従来のマイクロプロセッサ開発支援装置
のターゲット・システムとのインターフェースに関する
ブロック図である。 １・・・・・・マイクロプロセッサ、２・・・・・・ア
ドレスバッファ、３・・・・・・アドレス、４・・・・
・・ターゲットアドレス、５・・・・・・比較器、６・
・・・・・設定アドレス、７・・・・・・排他的論理和
ゲート、８・・・・・・バッファ、９・・・・・・バッ
ファ、１０・・・・・・マイクロプロセッサのデータバ
スのビット０．１１・・・・・・ターゲットシステムの
データバスのビット０．１２・・・・・・一致信号、１
３・・・・・・読み出し信号、１４・・・・・・書き込
み信号、１５・・・・・・メモリ要求信号、１６・・・
・・・割り込み信号、１７・・・・・・初期化信号、１
８・・・・・・クロック信号、１９・・・・・・データ
バッファ、２０・・・・・・データ、２１・・・・・・
ターゲットデータ、２２・・・・・・スイッチ、２３・
・・・・・論理積ゲート、２４・・・・・・マイクロプ
ロセッサＩＮＴ、２５・・・・・・通常モードマイクロ
プロセッサ、２６・・・・・・監視モードマイクロプロ
セッサ、２７・・・・・・メモリ、２８・・・・・・Ｉ
ｌｏ、２９・・・・・・制御回路、３０・・・・・・異
常処理信号。

Claims (1)

【特許請求の範囲】
1. ターゲット・システムのマイクロプロセッサ用ソケット
   に接続することにより前記ターゲット・システムの開発
   を行うマイクロプロセッサ開発支援装置において、前記
   マイクロプロセッサ開発支援装置内のマイクロプロセッ
   サが前記ターゲット・システムのプログラムを実行して
   いる時所定の期間異常発生信号を発生する手段と、前記
   ターゲット・システムから前記マイクロプロセッサ開発
   支援装置内に入力している複数の信号の少なくも一部を
   前記異常発生信号に応答して正規な内容とは異なる値に
   変化させその信号を前記マイクロプロセッサ開発支援装
   置内のマイクロプロセッサに入力する手段とを有するこ
   とを特徴とするマイクロプロセッサ開発支援装置。