JPH0991196A - メモリシステム - Google Patents
メモリシステムInfo
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- JPH0991196A JPH0991196A JP24998495A JP24998495A JPH0991196A JP H0991196 A JPH0991196 A JP H0991196A JP 24998495 A JP24998495 A JP 24998495A JP 24998495 A JP24998495 A JP 24998495A JP H0991196 A JPH0991196 A JP H0991196A
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Abstract
(57)【要約】
【目的】 本願発明は、このような従来技術の問題点を
解決するものであり、簡単なハ−ドウエア構成により高
速アクセスが可能なメモリシステムを供給することを目
的とするものである。 【構成】 所定のデ−タを記憶する記憶手段と、前記記
憶手段のアドレスを発行するアドレス発行手段と、前記
アドレスをラッチするラッチ手段と、前記ラッチ手段に
より保持されている現在のアドレスと過去に保持されて
いたアドレスとを比較する比較手段を有するよう構成し
た。
解決するものであり、簡単なハ−ドウエア構成により高
速アクセスが可能なメモリシステムを供給することを目
的とするものである。 【構成】 所定のデ−タを記憶する記憶手段と、前記記
憶手段のアドレスを発行するアドレス発行手段と、前記
アドレスをラッチするラッチ手段と、前記ラッチ手段に
より保持されている現在のアドレスと過去に保持されて
いたアドレスとを比較する比較手段を有するよう構成し
た。
Description
【０００１】
【産業上の利用分野】本願発明は、広く電子機器に使用
されるメモリシステムに関するものである。
されるメモリシステムに関するものである。
【０００２】
【従来の技術】ＣＰＵ（中央処理装置）の処理速度が向
上するにつれ、より高速のメモリシステムを構築しよう
する場合にメモリ・アクセス・スピ−ドの遅さが問題と
なる。ＣＰＵの処理速度に対応した高速の記憶素子がな
いではないが、コスト、設置面積、消費電力、発熱量等
との関係よりすべての記憶素子をＣＰＵの処理速度に合
致した記憶素子とすることは困難である。このような問
題を解決すべくメモリシステムを階層化し低速メモリと
ＣＰＵの間に高速メモリであるキャッシュメモリを置
き、メモリシステム全体の平均アクセス時間を短縮する
方法が一般的に行われている。
上するにつれ、より高速のメモリシステムを構築しよう
する場合にメモリ・アクセス・スピ−ドの遅さが問題と
なる。ＣＰＵの処理速度に対応した高速の記憶素子がな
いではないが、コスト、設置面積、消費電力、発熱量等
との関係よりすべての記憶素子をＣＰＵの処理速度に合
致した記憶素子とすることは困難である。このような問
題を解決すべくメモリシステムを階層化し低速メモリと
ＣＰＵの間に高速メモリであるキャッシュメモリを置
き、メモリシステム全体の平均アクセス時間を短縮する
方法が一般的に行われている。
【０００３】しかし、かかるキャッシュメモリを使用し
たシステムではＣＰＵが必要とするデ−タがキヤッシュ
メモリに存在しない場合（キャッシュミスヒット時）に
は、低速メモリへのアクセスが行われることとなる。
たシステムではＣＰＵが必要とするデ−タがキヤッシュ
メモリに存在しない場合（キャッシュミスヒット時）に
は、低速メモリへのアクセスが行われることとなる。
【０００４】一方、低速のメモリにおいて見かけ上のア
クセスタイムを短縮する手段として例えば、特開昭６０
−１４４３５号記載の如き技術も知られるところであ
る。これは、複数のブロックからなるＲＯＭ（読み出し
専用メモリ）に対して、夫々のブロックごとにアドレス
を記憶するカウンタ、このカウンタを歩進させるための
手段、複数のブロックのＲＯＭのうち１ブロックを選択
する手段を持ち、夫々のブロックごとのアクセスの度に
カウンタを歩進させて、これを実行アドレスとしてＲＯ
Ｍに供給するものである。然して、ＣＰＵからのアクセ
ス要求が発生する前に、連続したアドレスへのアクセス
があると仮定しアクセスを開始するため、ＣＰＵから実
際に連続アドレスの要求が発生した場合には、通常のア
クセスに比較して高速なアクセスが可能となる。
クセスタイムを短縮する手段として例えば、特開昭６０
−１４４３５号記載の如き技術も知られるところであ
る。これは、複数のブロックからなるＲＯＭ（読み出し
専用メモリ）に対して、夫々のブロックごとにアドレス
を記憶するカウンタ、このカウンタを歩進させるための
手段、複数のブロックのＲＯＭのうち１ブロックを選択
する手段を持ち、夫々のブロックごとのアクセスの度に
カウンタを歩進させて、これを実行アドレスとしてＲＯ
Ｍに供給するものである。然して、ＣＰＵからのアクセ
ス要求が発生する前に、連続したアドレスへのアクセス
があると仮定しアクセスを開始するため、ＣＰＵから実
際に連続アドレスの要求が発生した場合には、通常のア
クセスに比較して高速なアクセスが可能となる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ごとき従来技術においては、アクセス要求が連続したア
ドレスである場合には見かけ上のアクセスタイムを短縮
することはできるもののこれを実現するためには、カウ
ンタ等のハ−ドウエアを増加させる必要があり、回路構
成が複雑なものとなる。
ごとき従来技術においては、アクセス要求が連続したア
ドレスである場合には見かけ上のアクセスタイムを短縮
することはできるもののこれを実現するためには、カウ
ンタ等のハ−ドウエアを増加させる必要があり、回路構
成が複雑なものとなる。
【０００６】また、インストラクション・キャッシュを
備えるメモリシステムでは、インストラクション・キャ
ッシュから命令を供給できない時のみ低速メモリをアク
セスするため、低速メモリが連続したアドレスでアクセ
スされる確立が低い。一方で命令以外のデ−タに関して
はデ−タ・キャッシュを使用するしないにかかわらず連
続したアドレスをアクセスする確立は高くなかった。こ
のため、上述した従来技術においては、ハ−ドウエアの
増加に見合うだけの効果を得ることははなはだ困難なも
のとなっていた。
備えるメモリシステムでは、インストラクション・キャ
ッシュから命令を供給できない時のみ低速メモリをアク
セスするため、低速メモリが連続したアドレスでアクセ
スされる確立が低い。一方で命令以外のデ−タに関して
はデ−タ・キャッシュを使用するしないにかかわらず連
続したアドレスをアクセスする確立は高くなかった。こ
のため、上述した従来技術においては、ハ−ドウエアの
増加に見合うだけの効果を得ることははなはだ困難なも
のとなっていた。
【０００７】本願発明は、このような従来技術の問題点
を解決するものであり、簡単なハ−ドウエア構成により
高速アクセスが可能なメモリシステムを供給することを
目的とするものである。
を解決するものであり、簡単なハ−ドウエア構成により
高速アクセスが可能なメモリシステムを供給することを
目的とするものである。
【０００８】
【課題を解決するための手段】本願発明はかかる目的を
達成するために、所定のデ−タを記憶する記憶手段と、
前記記憶手段のアドレスを発行するアドレス発行手段
と、前記アドレスをラッチするラッチ手段と、前記ラッ
チ手段により保持されている現在のアドレスと過去に保
持されていたアドレスとを比較する比較手段を有するよ
う、また、ペ−ジモ−ドアクセス可能な読み出し専用メ
モリに対しラッチ手段を介してアドレス発行手段からの
アドレスを供給するとともに、前記ラッチ手段により保
持されている現在のアドレスと過去に保持されていたア
ドレスとを比較する比較手段を有するよう構成した。さ
らには、前記ラッチ手段を介して供給するアドレスを上
位ビットのアドレスとし、もう一方で、デ−タバスによ
りアドレスを伝達するようにした。
達成するために、所定のデ−タを記憶する記憶手段と、
前記記憶手段のアドレスを発行するアドレス発行手段
と、前記アドレスをラッチするラッチ手段と、前記ラッ
チ手段により保持されている現在のアドレスと過去に保
持されていたアドレスとを比較する比較手段を有するよ
う、また、ペ−ジモ−ドアクセス可能な読み出し専用メ
モリに対しラッチ手段を介してアドレス発行手段からの
アドレスを供給するとともに、前記ラッチ手段により保
持されている現在のアドレスと過去に保持されていたア
ドレスとを比較する比較手段を有するよう構成した。さ
らには、前記ラッチ手段を介して供給するアドレスを上
位ビットのアドレスとし、もう一方で、デ−タバスによ
りアドレスを伝達するようにした。
【０００９】
【実施例】以下、図面を用いて本願発明の一実施例につ
いて説明する。図１は、本願発明の一実施例のメモリシ
ステムの構成図である。
いて説明する。図１は、本願発明の一実施例のメモリシ
ステムの構成図である。
【００１０】ＣＰＵ（中央処理装置）１０１は、ＣＯＤ
Ｅ ＲＯＭ（コ−ドＲＯＭ）１０４に格納されているイ
ンストラクション（命令）に従い、処理を実行する。制
御ＡＳＩＣ（エ−シック）１０２はＣＰＵ１０１からの
ＲＡＭ（ランダムアクセスメモリ、読み書き可能メモ
リ）、ＲＯＭ（リ−ドオンリ−メモリ、読み出し専用メ
モリ）等へのアクセス要求を受けて、それを実行するよ
う各デバイスへの制御信号を制御するものである。
Ｅ ＲＯＭ（コ−ドＲＯＭ）１０４に格納されているイ
ンストラクション（命令）に従い、処理を実行する。制
御ＡＳＩＣ（エ−シック）１０２はＣＰＵ１０１からの
ＲＡＭ（ランダムアクセスメモリ、読み書き可能メモ
リ）、ＲＯＭ（リ−ドオンリ−メモリ、読み出し専用メ
モリ）等へのアクセス要求を受けて、それを実行するよ
う各デバイスへの制御信号を制御するものである。
【００１１】制御ＡＳＩＣとＣＰＵはＳＡＤ［３１：
０］、ＡＣＫ＊、ＡＬＥ、ＣＬＫ等の信号によりインタ
−フェ−スされている。なお、［３１：０］なる標記
は、０から３１までの合計３２本（３２ビット）の信号
であることを示すものである。以下においてもバス幅を
標記するために又は、特定の信号線を標記するために同
様の記述を行う。
０］、ＡＣＫ＊、ＡＬＥ、ＣＬＫ等の信号によりインタ
−フェ−スされている。なお、［３１：０］なる標記
は、０から３１までの合計３２本（３２ビット）の信号
であることを示すものである。以下においてもバス幅を
標記するために又は、特定の信号線を標記するために同
様の記述を行う。
【００１２】ＳＡＤ［３１：０］は３２ビットのアドレ
ス／デ−タバスであり、時分割によりアドレスとデ−タ
の伝送に兼用される。ＡＬＥ信号はＳＡＤバスのアドレ
スをラッチする場合に使用する信号であり、トランスペ
アレント・ラッチのコントロ−ル入力端子にＡＬＥを接
続するとともに、デ−タ入力端子にＳＡＤバスを接続す
ることで、トランスペアレント・ラッチからアドレスの
出力が可能となる。ＡＣＫ＊信号は、アクティブ・ロ−
のアクノリッジ信号であり、ＣＰＵからのリクエストに
対し完了したことを示す。ＣＬＫ信号はシステムクロッ
クであり、ＡＣＫ＊信号やＳＡＤバス上のリ−ドデ−タ
はＣＬＫ信号の立上りエッジで取り込まれる。
ス／デ−タバスであり、時分割によりアドレスとデ−タ
の伝送に兼用される。ＡＬＥ信号はＳＡＤバスのアドレ
スをラッチする場合に使用する信号であり、トランスペ
アレント・ラッチのコントロ−ル入力端子にＡＬＥを接
続するとともに、デ−タ入力端子にＳＡＤバスを接続す
ることで、トランスペアレント・ラッチからアドレスの
出力が可能となる。ＡＣＫ＊信号は、アクティブ・ロ−
のアクノリッジ信号であり、ＣＰＵからのリクエストに
対し完了したことを示す。ＣＬＫ信号はシステムクロッ
クであり、ＡＣＫ＊信号やＳＡＤバス上のリ−ドデ−タ
はＣＬＫ信号の立上りエッジで取り込まれる。
【００１３】ＤＲＡＭ（ダイナミックランダムアクセス
メモリ）１０３は、制御ＡＳＩＣ１０２からのＤＲＡＭ
用のアドレスバス（ＲＡ）、ＲＡＳ＊（ロウアドレスシ
グナル）、ＣＡＳ＊（カラムアドレスシグナル）、ＲＷ
Ｅ＊の制御信号にてコントロ−ルされ、ＤＡＴＡ（デ−
タ）バスを使用して制御ＡＳＩＣとの間でデ−タ転送を
行う。尚、ＣＡＳ＊が４本あるのは、ＤＲＡＭ１０３を
バイトごとに制御できるようにするためである。
メモリ）１０３は、制御ＡＳＩＣ１０２からのＤＲＡＭ
用のアドレスバス（ＲＡ）、ＲＡＳ＊（ロウアドレスシ
グナル）、ＣＡＳ＊（カラムアドレスシグナル）、ＲＷ
Ｅ＊の制御信号にてコントロ−ルされ、ＤＡＴＡ（デ−
タ）バスを使用して制御ＡＳＩＣとの間でデ−タ転送を
行う。尚、ＣＡＳ＊が４本あるのは、ＤＲＡＭ１０３を
バイトごとに制御できるようにするためである。
【００１４】ＣＯＤＥ ＲＯＭ（コ−ドＲＯＭ）１０４
は、ＣＰＵが実行するインストラクション（命令）を記
憶している。このＲＯＭはペ−ジ・モ−ド・アクセスが
可能なＲＯＭである。ここで、ペ−ジ・モ−ド・アクセ
スが可能なＲＯＭとしては、例えば、（株）東芝発行の
１９９４年デ−タブック、ＭＯＳメモリＲＯＭ編、４０
３頁から４０９頁記載のＴＣ５３１６２０がある。これ
は、１６ビット・デ−タ・バス又は８ビット・デ−タ・
バス構成のどちらかを選択できる１６ＭＢ（メガバイ
ト）のマスクＲＯＭであり、ペ−ジモ−ドでは、選択さ
れているペ−ジ（１６バイト）内の１６ビット又は８ビ
ットのデ−タを高速に読み出すことができる。アクセス
タイムとしては、ノ−マル・モ−ドでは１５０ｎｓｅｃ
であるが、ペ−ジ・モ−ドでは６０ｎｓｅｃである。
は、ＣＰＵが実行するインストラクション（命令）を記
憶している。このＲＯＭはペ−ジ・モ−ド・アクセスが
可能なＲＯＭである。ここで、ペ−ジ・モ−ド・アクセ
スが可能なＲＯＭとしては、例えば、（株）東芝発行の
１９９４年デ−タブック、ＭＯＳメモリＲＯＭ編、４０
３頁から４０９頁記載のＴＣ５３１６２０がある。これ
は、１６ビット・デ−タ・バス又は８ビット・デ−タ・
バス構成のどちらかを選択できる１６ＭＢ（メガバイ
ト）のマスクＲＯＭであり、ペ−ジモ−ドでは、選択さ
れているペ−ジ（１６バイト）内の１６ビット又は８ビ
ットのデ−タを高速に読み出すことができる。アクセス
タイムとしては、ノ−マル・モ−ドでは１５０ｎｓｅｃ
であるが、ペ−ジ・モ−ドでは６０ｎｓｅｃである。
【００１５】かかるコ−ドＲＯＭのチップセレクトとア
ウトプット・イネ−ブル端子を常にイネ−ブルの状態に
しているので、アドレス信号のみで制御される。上位ア
ドレスはトランスペアレント・ラッチ１０７からの出力
を使用し、ペ−ジ内のどの領域かを示す下位アドレス
は、制御ＡＳＩＣ１０２からＡＤＤＲ［４：２］として
直に与えられる。
ウトプット・イネ−ブル端子を常にイネ−ブルの状態に
しているので、アドレス信号のみで制御される。上位ア
ドレスはトランスペアレント・ラッチ１０７からの出力
を使用し、ペ−ジ内のどの領域かを示す下位アドレス
は、制御ＡＳＩＣ１０２からＡＤＤＲ［４：２］として
直に与えられる。
【００１６】ＤＡＴＡ ＲＯＭ（デ−タ・ロム）１０５
にはＣＰＵが処理を実行する過程で必要とされるデ−タ
が格納されている。このＲＯＭもまた、前述のコ−ドＲ
ＯＭ同様ペ−ジ・モ−ド・アクセスが可能なＲＯＭであ
り、アドレスのみで制御できるように構成されている。
このＲＯＭに与えられる上位アドレスはトランスペアレ
ント・ラッチ１０９の出力を使用し、ペ−ジ内のどの領
域かを示す下位アドレスは、制御ＡＳＩＣ１０２からＡ
ＤＤＲ［４：２］として直に与えられる。デ−タバッフ
ァ１０６はＣＯＥ＊信号がロ−になっている間（ロ−に
アサ−トされている間）、ＤＤＡＴＡバス上のデ−タを
ＤＡＴＡバス上に出力する。
にはＣＰＵが処理を実行する過程で必要とされるデ−タ
が格納されている。このＲＯＭもまた、前述のコ−ドＲ
ＯＭ同様ペ−ジ・モ−ド・アクセスが可能なＲＯＭであ
り、アドレスのみで制御できるように構成されている。
このＲＯＭに与えられる上位アドレスはトランスペアレ
ント・ラッチ１０９の出力を使用し、ペ−ジ内のどの領
域かを示す下位アドレスは、制御ＡＳＩＣ１０２からＡ
ＤＤＲ［４：２］として直に与えられる。デ−タバッフ
ァ１０６はＣＯＥ＊信号がロ−になっている間（ロ−に
アサ−トされている間）、ＤＤＡＴＡバス上のデ−タを
ＤＡＴＡバス上に出力する。
【００１７】トランスペアレント・ラッチ１０７は、Ｃ
ＡＬＥ信号がハイの間は、ＤＡＴＡ［１７：０］のデ−
タをそのままＣＡＤＤＲ［２２：５］に出力し、ＣＡＬ
Ｅ信号がロ−のときには、それまでの出力状態を維持す
る。デ−タバッファ１０８は、ＤＯＥ＊信号がロ−にな
っている間（ロ−にアサ−トされている間）、ＤＤＡＴ
Ａバス上のデ−タをＤＡＴＡバス上に出力する。トラン
スペアレント・ラッチ１０９は、ＤＡＬＥ信号がハイの
間は、ＤＡＴＡ［１７：０］のデ−タをそのままＤＡＤ
ＤＲ［２２：５］に出力し、ＤＡＬＥ信号がロ−のとき
には、それまでの出力状態を維持する。
ＡＬＥ信号がハイの間は、ＤＡＴＡ［１７：０］のデ−
タをそのままＣＡＤＤＲ［２２：５］に出力し、ＣＡＬ
Ｅ信号がロ−のときには、それまでの出力状態を維持す
る。デ−タバッファ１０８は、ＤＯＥ＊信号がロ−にな
っている間（ロ−にアサ−トされている間）、ＤＤＡＴ
Ａバス上のデ−タをＤＡＴＡバス上に出力する。トラン
スペアレント・ラッチ１０９は、ＤＡＬＥ信号がハイの
間は、ＤＡＴＡ［１７：０］のデ−タをそのままＤＡＤ
ＤＲ［２２：５］に出力し、ＤＡＬＥ信号がロ−のとき
には、それまでの出力状態を維持する。
【００１８】図２は、ＣＰＵがＮ、Ｎ＋４、Ｍのアドレ
スからのリ−ド要求を発生したときの様子を示したもの
である。このように、ＣＰＵは本願発明における、アド
レス発行手段としても機能する。ＣＰＵは、ＳＡＤバス
上にＮをドライブし（図２中、Ａ（Ｎ）と示す）、ＡＬ
Ｅ信号をアサ−トする。制御ＡＳＩＣはこれを受けて、
ＤＡＴＡバス上にこのアドレスを出力するとともに、こ
のアドレスがＤＡＴＡ ＲＯＭ１０５に対するものであ
ることを認識し、ＤＡＬＥ信号をアサ−トする。トラン
スペアレント・ラッチ１０９は、これによりＤＡＤＤＲ
［２２：５］にＮをドライブする。このようにしてＤＡ
ＴＡ ＲＯＭ１０５のアドレスＮに対してリ−ド動作が
行われる。
スからのリ−ド要求を発生したときの様子を示したもの
である。このように、ＣＰＵは本願発明における、アド
レス発行手段としても機能する。ＣＰＵは、ＳＡＤバス
上にＮをドライブし（図２中、Ａ（Ｎ）と示す）、ＡＬ
Ｅ信号をアサ−トする。制御ＡＳＩＣはこれを受けて、
ＤＡＴＡバス上にこのアドレスを出力するとともに、こ
のアドレスがＤＡＴＡ ＲＯＭ１０５に対するものであ
ることを認識し、ＤＡＬＥ信号をアサ−トする。トラン
スペアレント・ラッチ１０９は、これによりＤＡＤＤＲ
［２２：５］にＮをドライブする。このようにしてＤＡ
ＴＡ ＲＯＭ１０５のアドレスＮに対してリ−ド動作が
行われる。
【００１９】制御ＡＳＩＣ内部には、トランスペアレン
ト・ラッチ１０７及び１０９のデ−タが夫々変更される
一回前のデ−タを保持するレジスタを備え、ＣＰＵがＡ
ＬＥ信号をアサ−トするごとに対応するレジスタとの比
較を行い、ペ−ジモ−ドアクセスが可能か否かを判断す
る。即ち、このようにして本願発明における比較手段が
達成される。
ト・ラッチ１０７及び１０９のデ−タが夫々変更される
一回前のデ−タを保持するレジスタを備え、ＣＰＵがＡ
ＬＥ信号をアサ−トするごとに対応するレジスタとの比
較を行い、ペ−ジモ−ドアクセスが可能か否かを判断す
る。即ち、このようにして本願発明における比較手段が
達成される。
【００２０】この比較の結果が、ＣＭＰ＿ＥＱ信号であ
り、これがハイの場合にはペ−ジモ−ドアクセスができ
ることを示す。図２においてアドレスＮに対しては、Ｃ
ＭＰ＿ＥＱ信号はロ−になっており、ノ−マルモ−ドと
してアクセスする。ノ−マルモ−ドアクセスに必要なア
クセス・タイム後、制御ＡＳＩＣはＤＡＴＡバス上のリ
−ド・デ−タ（図２中Ｄ（Ｎ）で示す）をＳＡＤバス上
にドライブして、ＡＣＫ＊をアサ−トする。これによ
り、アドレスＮからのアクセスが完了する。
り、これがハイの場合にはペ−ジモ−ドアクセスができ
ることを示す。図２においてアドレスＮに対しては、Ｃ
ＭＰ＿ＥＱ信号はロ−になっており、ノ−マルモ−ドと
してアクセスする。ノ−マルモ−ドアクセスに必要なア
クセス・タイム後、制御ＡＳＩＣはＤＡＴＡバス上のリ
−ド・デ−タ（図２中Ｄ（Ｎ）で示す）をＳＡＤバス上
にドライブして、ＡＣＫ＊をアサ−トする。これによ
り、アドレスＮからのアクセスが完了する。
【００２１】図２においては、ＣＰＵはこの後、Ｎ＋４
のアドレスに対するリ−ドアクセスを要求する。この場
合も前述したアクセスの場合と同様に動作するが、アド
レスＮとＮ＋４は同一ペ−ジとなるため、ＣＭＰ＿ＥＱ
信号はハイとなり、ペ−ジモ−ドとしてアクセスされ
る。このため、アドレスＮからのリ−ドの場合に比べ、
短時間でリ−ドデ−タをＣＰＵに与えることができる。
ＣＰＵはこの後、アドレスＭからのデ−タ・リ−ドを要
求する。制御ＡＳＩＣ内でアドレスＭがコ−ドＲＯＭ１
０４の領域であることがデコ−ドされ、ＤＡＬＥ信号で
はなく、ＣＡＬＥがアサ−トされる。次に、トランスペ
アレント・ラッチ１０７に今回の変更が起こる前のデ−
タを保持しているレジスタの内容との比較が行われ、そ
の結果、同一ペ−ジではないため、ＣＭＰ＿ＥＱ信号は
ロ−になり、ノ−マルモ−ドとしてアクセスされる。
のアドレスに対するリ−ドアクセスを要求する。この場
合も前述したアクセスの場合と同様に動作するが、アド
レスＮとＮ＋４は同一ペ−ジとなるため、ＣＭＰ＿ＥＱ
信号はハイとなり、ペ−ジモ−ドとしてアクセスされ
る。このため、アドレスＮからのリ−ドの場合に比べ、
短時間でリ−ドデ−タをＣＰＵに与えることができる。
ＣＰＵはこの後、アドレスＭからのデ−タ・リ−ドを要
求する。制御ＡＳＩＣ内でアドレスＭがコ−ドＲＯＭ１
０４の領域であることがデコ−ドされ、ＤＡＬＥ信号で
はなく、ＣＡＬＥがアサ−トされる。次に、トランスペ
アレント・ラッチ１０７に今回の変更が起こる前のデ−
タを保持しているレジスタの内容との比較が行われ、そ
の結果、同一ペ−ジではないため、ＣＭＰ＿ＥＱ信号は
ロ−になり、ノ−マルモ−ドとしてアクセスされる。
【００２２】このように、本願発明の実施例によれば、
極めて、簡単なハ−ドウエア構成により、メモリ、即ち
ペ−ジモ−ドアクセス可能なＲＯＭに対して、ラッチ手
段、具体的にはトランスペアレントラッチを介してアド
レスを供給し、一回前に前記ラッチ手段に保持されてい
た内容と、現在のラッチ手段に保持されている内容とを
比較し、高速アクセスモ−ドであるペ−ジモ−ドによる
アクセスが可能な場合には、適切に当該モ−ドでの高速
アクセスが可能であり、比較結果により、ペ−ジモ−ド
によるアクセスができない場合であっても、通常のスピ
−ドでアクセスできるため、メモリシステム全体の平均
アクセス時間の短縮を図ることができることとなる。
極めて、簡単なハ−ドウエア構成により、メモリ、即ち
ペ−ジモ−ドアクセス可能なＲＯＭに対して、ラッチ手
段、具体的にはトランスペアレントラッチを介してアド
レスを供給し、一回前に前記ラッチ手段に保持されてい
た内容と、現在のラッチ手段に保持されている内容とを
比較し、高速アクセスモ−ドであるペ−ジモ−ドによる
アクセスが可能な場合には、適切に当該モ−ドでの高速
アクセスが可能であり、比較結果により、ペ−ジモ−ド
によるアクセスができない場合であっても、通常のスピ
−ドでアクセスできるため、メモリシステム全体の平均
アクセス時間の短縮を図ることができることとなる。
【００２３】また、ラッチ手段を介して供給するアドレ
スを上位アドレス（アドレス信号のうちの上位ビット）
のみとしているので、ペ−ジ内のアドレスを示す下位ビ
ットを常にＣＰＵからの要求アドレスとして与えること
ができ、ＣＰＵの制御回路がアトビレ−ション等によ
り、ＣＰＵの要求からＲＯＭにアドレスを与えるまでの
遅延時間をゼロ若しくはバッファの遅延時間のみとし、
ペ−ジモ−ドアクセス可能な場合のアクセスをさらに高
速化している。さらに、ＤＲＡＭ用のアドレスバスを除
いたアドレスバスとデ−タバスを兼用することによりさ
らなるハ−ドウエア量の低減を図っている。
スを上位アドレス（アドレス信号のうちの上位ビット）
のみとしているので、ペ−ジ内のアドレスを示す下位ビ
ットを常にＣＰＵからの要求アドレスとして与えること
ができ、ＣＰＵの制御回路がアトビレ−ション等によ
り、ＣＰＵの要求からＲＯＭにアドレスを与えるまでの
遅延時間をゼロ若しくはバッファの遅延時間のみとし、
ペ−ジモ−ドアクセス可能な場合のアクセスをさらに高
速化している。さらに、ＤＲＡＭ用のアドレスバスを除
いたアドレスバスとデ−タバスを兼用することによりさ
らなるハ−ドウエア量の低減を図っている。
【００２４】
【発明の効果】以上説明したように本願請求項１乃至４
記載の発明によれば、簡単なハ−ドウエア構成により高
速アクセスが可能なメモリシステムを得ることができる
ものである。
記載の発明によれば、簡単なハ−ドウエア構成により高
速アクセスが可能なメモリシステムを得ることができる
ものである。
【００２５】
図１は、一実施例のメモリシステムの構成図 図２は、所定のアクセスにおけるタイミングチャ−トを
示す。
示す。
【００２６】
１０１ ＣＰＵ １０２ 制御Ａ
ＳＩＣ １０３ ＤＲＡＭ １０４ コ−ド
ＲＯＭ １０５ デ−タＲＯＭ １０６、１０８ バッファ １０７、１０９ ラッチ手段
ＳＩＣ １０３ ＤＲＡＭ １０４ コ−ド
ＲＯＭ １０５ デ−タＲＯＭ １０６、１０８ バッファ １０７、１０９ ラッチ手段
───────────────────────────────────────────────────── フロントページの続き (72)発明者 石井 智樹 東京都大田区中馬込１丁目３番６号株式会 社リコー内
Claims (4)
- 【請求項１】 所定のデ−タを記憶する記憶手段と、前
記記憶手段のアドレスを発行するアドレス発行手段と、
前記アドレスをラッチするラッチ手段と、前記ラッチ手
段により保持されている現在のアドレスと過去に保持さ
れていたアドレスとを比較する比較手段を有することを
特徴とするメモリシステム。 - 【請求項２】 ペ−ジモ−ドアクセス可能な読み出し専
用メモリに対しラッチ手段を介してアドレス発行手段か
らのアドレスを供給するとともに、前記ラッチ手段によ
り保持されている現在のアドレスと過去に保持されてい
たアドレスとを比較する比較手段を有することを特徴と
するメモリシステム。 - 【請求項３】 前記ラッチ手段を介して供給するアドレ
スは上位ビットのアドレスであることを特徴とする請求
項１又は２記載のメモリシステム。 - 【請求項４】 デ−タバスによりアドレスを伝達するこ
とを特徴とする請求項１又は２記載のメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24998495A JPH0991196A (ja) | 1995-09-27 | 1995-09-27 | メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24998495A JPH0991196A (ja) | 1995-09-27 | 1995-09-27 | メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0991196A true JPH0991196A (ja) | 1997-04-04 |
Family
ID=17201106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24998495A Pending JPH0991196A (ja) | 1995-09-27 | 1995-09-27 | メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0991196A (ja) |
-
1995
- 1995-09-27 JP JP24998495A patent/JPH0991196A/ja active Pending
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