KR20080020275A

KR20080020275A - 반도체 메모리 장치

Info

Publication number: KR20080020275A
Application number: KR1020060083560A
Authority: KR
Inventors: 이현우; 윤원주
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-08-31
Filing date: 2006-08-31
Publication date: 2008-03-05
Also published as: JP2008059741A; US7535270B2; US20080054964A1; JP5106002B2; KR100853462B1

Abstract

본 발명은 반도체 메모리 장치의 지연고정클럭을 출력하는데 있어서, 듀티비를 용이하게 맞추어서 출력할 수 있는 지연고정회로를 구비하는 반도체 메모리 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 시스템 클럭을 소정 타이밍동안 지연시킨 제1 클럭을 출력하기 위한 지연고정회로; 상기 제1 클럭의 제1 에지와 상기 제1 클럭을 반전한 제2 클럭의 제1 에지의 위상을 맞추기 위한 클럭동기회로; 및 상기 제1 클럭의 제2 에지와 상기 제2 클럭의 제2 에지의 타이밍 차이에 대응하여 상기 제1 클럭의 하이레벨구간과 로우레벨 구간의 비를 조절하는 듀티보정회로를 구비하는 반도체 메모리 장치를 제공한다.

반도체, 메모리, 지연고정루프, 듀티, 위상비교.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}

도1은 일반적인 지연고정루프의 동작을 나타내는 파형도.

도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도.

도3은 도2에 도시된 듀티보정부를 나타내는 회로도.

도4는 도2에 도시된 위상비교기의 일예를 나타내는 회로도.

도5는 도2에 도시된 딜레이라인과 루프 제어부의 일예를 나타내는 회로도.

도6은 도2에 도시된 듀티제어부의 일례를 나타내는 회로도.

도7은 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도.

* 도면의 주요부분에 대한 부호설명 *

100 : 클럭입력버퍼 200 : 지연고정회로

300 : 듀티보상회로 400 : 클럭출력버퍼

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 지연고정회로에 관한 것이다.

복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면 중앙처리장치(CPU)등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.

반도체 장치들로 구성된 시스템의 동작속도가 빨라지고, 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하거나 저장하도록 요구받아 왔다. 고속으로 데이터를 입출력시키기 위해서, 시스템 클럭을 입력받은 다음, 입력받는 시스템 클럭에 동기되어 데이터를 입/출력시킬 수 있는 동기식 메모리 장치가 개발되었다. 동기식 메모리 장치로도 요구되는 데이터 입출력속도를 만족시키기가 충분하지 않아서, 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터가 입/출력되는 DDR(Double Data Rate) 동기식 메모리 장치가 개발되었다.

DDR 동기식 메모리 장치는 시스템 클럭의 라이징 에지와 폴링에지에 각각 데이터를 입출력시켜야 하기 때문에 시스템 클럭의 한 주기 안에서 2개의 데이터를 처리해야 한다. 즉, DDR 동기식 메모리 장치는 클럭신호의 라이징 에지 및 폴링에지에 각각 데이터를 출력하거나 입력받아 저장해야만 하는 것이다. 특히 DDR 메모리 장치가 데이터를 출력하는 타이밍은 시스템 클럭의 라이징 에지 또는 폴링에지 에 정확하게 동기시켜 출력시켜야 한다. 이를 위해 DDR 메모리 장치의 데이터 출력회로는 입력된 시스템 클럭의 라이징 에지와 폴링에지에 동기시켜 데이터를 출력시킨다.

그러나, 메모리 장치에 입력된 시스템 클럭은 반도체 메모리 장치 내부에 배치된 클럭입력버퍼, 클럭신호를 전송하기 위한 전송라인등에 의해 필연적으로 지연시간을 가지고 데이터 출력회로에 도달하게 된다. 따라서 데이터 출력회로가 이미 지연시간을 가지고 전달된 시스템 클럭에 동기시켜 데이터를 출력하게 되면, 반도체 메모리 장치의 출력데이터를 전달받는 외부의 장치는 시스템 클럭의 라이징 에지와 폴링 에지에 동기되지 않은 데이터를 전달받게 된다.

이를 해결하기 위해, 반도체 메모리 장치는 클럭신호의 지연을 고정시키는 지연고정회로를 구비하고 있다. 지연고정회로는 시스템 클럭이 메모리 장치에 입력되어 데이터 출력회로로 전달될 때까지 메모리 장치의 내부 회로에 의해 지연되는 값을 보상하기 위한 회로이다. 지연고정회로는 시스템 클럭이 반도체 메모리 장치의 클럭 입력버퍼 및 클럭신호 전송라인등에 의해 지연되는 시간을 찾아내고, 찾아낸 값에 대응하여 시스템 클럭을 지연시켜 데이터 출력회로로 출력한다. 즉, 지연고정회로에 의해서, 메모리 장치에 입력된 시스템 클럭은 지연값이 일정하게 고정된 상태로 데이터 출력회로로 전달되는 것이다. 데이터 출력회로는 지연고정된 클럭에 동기시켜 데이터를 출력하며, 외부에서는 시스템 클럭에 정확하게 동기되어 데이터가 출력되는 것으로 판단하게 되는 것이다.

실제 동작은 데이터가 출력되어야 하는 시점보다 한 주기 앞 선 시점에서 지 연고정회로에서 출력되는 지연고정클럭이 출력버퍼에 전달되고, 전달된 지연고정클럭에 동기시켜 데이터를 출력하게 된다. 따라서 시스템 클럭이 메모리 장치의 내부회로에 의해 지연되는 만큼보다 더 빠르게 데이터를 출력시키는 것이 되는 것이다. 이렇게 함으로서, 메모리 장치의 외부에서는 메모리 장치에 입력된 시스템 클럭의 라이징 에지와 폴링에지에 각각 정확하게 동기되어 데이터가 출력되는 것처럼 보이는 것이다. 결국 지연고정회로는 데이터를 얼마만큼 더 빨리 출력시켜야 메모리 장치의 내부에서 시스템 클럭의 지연값을 보상할 수 있는지 찾아내는 회로이다.

도1은 일반적인 지연고정루프의 동작을 나타내는 파형도이다.

도1에 도시된 바와 같이, 지연고정루프는 입력된 클럭신호(CLKI)보다 일정하게 앞선 타이밍을 가지는 지연고정된 클럭신호(DLL_OUT)를 출력한다. 반도체 메모리 장치는 데이터(D0,D1,D2)를 지연고정된 클럭신호(DLL_OUT)에 동기시켜 출력한다. 이렇게 반도체 메모리 장치가 데이터를 출력시키면, 반도체 메모리 장치의 외부에서는 시스템 클럭신호(CLKO)에 정확하게 데이터가 출력되는 것으로 보인다.

한편, 반도체 메모리 장치에 입력되는 클럭신호의 주파수가 점점 더 높아짐에 따라 클럭신호의 라이징에지와 폴링에지에 모두 데이터를 출력시키는 DDR 메모리 장치가 데이터를 출력시키는 동작마진이 점점 더 줄어들고 있다. 따라서 반도체 메모리 장치의 지연고정루프에서 출력되는 지연고정된 클럭신호의 듀티비를 맞추는 것이 점점 더 중요해지고 있다. 지연고정된 클럭신호의 듀티비가 50:50으로 맞아야 반도체 메모리 장치가 데이터를 출력시키 위한 동작마진을 최대로 많이 확보할 수 있기 때문이다. 최근에 반도체 메모리 장치에 구비되는 지연고정루프는 듀티비를 맞추는 회로를 구비하고 있다.

그러나, 반도체 메모리 장치가 동작하게 되는 주변온도의 변화, 제공받는 전압의 레벨 변화와, 제조상태의 변화에 따라서 지연고정루프가 듀티비를 맞추어서 지연고정된 클럭신호를 출력하는 것이 점점 더 힘들어 지고 있다. 지연고정루프에서 출력하는 지연고정된 클럭신호의 듀티비가 제대로 맞지 않게 되면, 라이징클럭 또는 폴링클럭중 어느 한쪽의 클럭에 대한 동작마진이 부족하여 반도체 메모리 장치가 예정된 타이밍에 제대로 데이터를 외부로 출력할 수가 없게 된다.

본 발명은 반도체 메모리 장치의 지연고정클럭을 출력하는데 있어서, 듀티비를 용이하게 맞추어서 출력할 수 있는 지연고정회로를 구비하는 반도체 메모리 장치를 제공함을 목적으로 한다.

본 발명은 시스템 클럭을 소정 타이밍동안 지연시킨 제1 클럭을 출력하기 위한 지연고정회로; 상기 제1 클럭의 제1 에지와 상기 제1 클럭을 반전한 제2 클럭의 제1 에지의 위상을 맞추기 위한 클럭동기회로; 및 상기 제1 클럭의 제2 에지와 상기 제2 클럭의 제2 에지의 타이밍 차이에 대응하여 상기 제1 클럭의 하이레벨구간과 로우레벨 구간의 비를 조절하는 듀티보정회로를 구비하는 반도체 메모리 장치를 제공한다.

또한 본 발명은 시스템 클럭과 상기 피드백 클럭의 위상을 비교하기 위한 제1 위상비교기; 상기 시스템 클럭을 소정 지연시간 동안 지연시켜 출력하기 위한 제1 딜레이라인; 상기 제1 위상비교기의 비교결과에 대응하여 상기 제1 딜레이라인의 지연시간을 제어하기 위한 딜레이라인 제어부; 듀티제어신호에 응답하여 상기 딜레이라인 제어부에서 출력되는 클럭의 하이레벨구간과 로우레벨구간을 조절하여 제1 클럭으로 출력하기 위한 듀티보정부; 상기 제1 클럭을 모델링된 지연시간만큼 지연시켜 상기 피드백신호로 출력하는 레플리카 딜레이; 상기 제1 클럭의 제1 에지와 상기 제1 클럭을 반전한 제2 클럭의 제1 에지의 위상을 맞추기 위한 클럭동기회로; 및 상기 제1 클럭의 제2 에지와 상기 제2 클럭의 제2 에지의 타이밍 차이에 대응하여 상기 듀티보정부를 제어하기 위한 듀티보정제어부를 구비하는 반도체 메모리 장치를 제공한다.

또한 본 발명은 데이터의 출력 타이밍이 시스템 클럭에 동기될 수 있도록 상기 시스템 클럭을 소정 타이밍동안 지연고정시킨 제1 클럭을 생성하는 단계; 상기 지연고정된 제1 클럭을 반전한 제2 클럭을 생성하는 단계; 상기 제1 클럭의 제1 에지와 상기 제2 클럭의 제1 에지의 위상을 맞추는 단계; 및 상기 제1 클럭과 상기 제2 클럭의 제1 에지의 위상이 실질적으로 같아진 시점에서 상기 제1 클럭의 제2 에지타이밍과 상기 제2 클럭의 제2 에지타이밍 간의 차이에 대응하여 상기 제1 클럭의 하이레벨구간과 로우레벨 구간의 비를 조절하는 단계를 포함하는 반도체 메모리 장치의 구동방법을 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치의 블럭도이다.

도2를 참조하여 살펴보면, 본 실시예에 따른 반도체 메모리 장치는 클럭입력버퍼(100)와, 지연고정회로(200)와, 듀티보정블럭(300)과, 클럭출력버퍼(400)를 구비한다.

클럭입력버퍼(100)는 시스템 클럭신호(CLK,/CLK)를 입력받아 버퍼링한 내부클럭(ICLK)을 지연고정회로(200)로 출력한다. 지연고정회로(200)는 데이터의 출력 타이밍이 시스템 클럭(CLK,/CLK)에 동기 될 수 있도록 시스템 클럭(CLK,/CLK)을 소정 타이밍동안 지연시킨 제1 클럭(ICLK2)을 출력한다.

지연고정회로(200)는 위상비교기(210)와, 딜레이라인 제어부(220)와, 딜레이라인(230)과, 레플리카 딜레이(240)를 구비한다. 딜레이라인(230)는 코스(COARSE) 딜레이라인(230A)과 미세 딜레이라인(230B)을 구비한다. 위상비교기(210)는 시스템 클럭(CLK,/CLK)을 버퍼링한 내부클럭(ICLK) 피드백 클럭(FBCLK)의 위상을 비교한다.

코스 딜레이라인(230A)는 내부클럭(ICLK)을 소정 지연시간 동안 지연시켜 미세딜레이(230B)로 출력한다. 미세 딜레이라인(230B)은 코스 딜레이라인(230A)에서 출력하는 클럭신호를 소정 지연시간 지연시켜 듀티보정부(340)으로 출력한다. 코스 딜레이라인(230A)은 다수의 단위딜레이가 체인형태로 연결되어 있다. 딜레이라인제 어부(220)의 제어에 따라 내부클럭(ICLK)이 거쳐야 될 단위딜레이의 수가 정해진다. 내부클럭(ICLK)이 거쳐야 될 단위딜레이의 수에 따라 코스 딜레이라인(230A)에서 지연되는 지연시간이 정해진다. 미세 딜레이라인(230B)은 지연되는 값의 변동을 보다 미세하게 조정하기 위한 지연블럭이다. 미세 딜레이라인(230B)에 구비되는 단위 딜레이가 지연하는 코스 지연값이 코스 딜레이라인(230A)의 단위딜레이가 지연하는 코스 지연값보다 더 작다.

딜레이라인 제어부(220)는 위상비교기(210)의 비교결과에 대응하여 딜레이라인(230)의 지연시간을 제어한다. 레플리카 딜레이(240)는 듀티보정회로(300)에서 출력되는 클럭을 모델링된 지연시간만큼 지연시켜 피드백신호(FBCLK)로 출력한다. 모델링된 지연시간이란 시스템 클럭(CLK,/CLK)가 반도체 메모리 장치에 입력되어 데이터 출력회로에 전달되기까지 지연되는 값을 말한다. 레플리카 딜레이(240)는 시스템 클럭(CLK,/CLK)가 반도체 메모리 장치에 입력되어 데이터 출력회로에 전달되기까지 거치게 되는 회로와 유사한 회로를 구비하고 있다.

듀티보정블럭(300)은 클럭동기회로(300A)와 듀티보정회로(300B)를 구비한다. 클럭동기회로(300B)는 제1 클럭(ICLK2)의 상승에지와 제1 클럭(ICLK2)을 반전한 제2 클럭(ID2)의 상승에지의 위상을 맞추기 위한 회로이다. 듀티보정회로(300A)는 제1 클럭(ICLK2)의 하강에지와 제2 클럭(ID2)의 하강에지의 타이밍 차이에 대응하여 제1 클럭(ICLK2)의 하이레벨구간과 로우레벨 구간의 비를 조절하기 위한 회로이다.

클럭동기회로(300A)는 위상비교기(310), 듀티 보정용 딜레이라인(320) 및 루프제어부(330)를 구비한다. 위상비교기(310)는 제1 클럭((ICLK2)의 상승에지와 듀 티보정용 딜레이 라인(320)에서 출력되는 제1 클럭(ICLK2)의 반전된 클럭인 제2 클럭(ID2)의 상승에지를 비교한다. 듀티보정용 딜레이라인(320)는 루프제어부(330)의 제어에 따라 제1 클럭(ICLK2)을 소정시간 동안 지연시켜 출력한다. 듀티보정용 딜레이라인(320)은 제1 클럭(ICLK2)을 반전시켜 출력한다. 본 실시예에서는 듀티보정용 딜레이라인(320)이 제1 클럭(ICLK2)을 지연시킨 후, 반전하여 출력하는데, 별도의 반전회로를 듀티보정용 딜레이라인(320)의 출력단에 구비할 수도 있다. 루프제어부(330)는 위상비교기의 비교결과에 응답하여 듀티보정용 딜레이라인(320)의 지연시간을 제어하기 회로이다.

듀티보정회로(300B)는 듀티보정부(340), 위상비교기(350) 및 듀티제어부(360)를 구비한다. 위상비교기(350)는 딜레이라인(320)에서 출력되는 클럭(ID2)과 제1 클럭(ICLK@)의 상승에지의 위상이 실질적으로 같을 때, 딜레이라인(320)에서 출력되는 클럭을 반전한 제3 클럭과 제1 클럭(ICLK2)을 반전한 제4 클럭의 상승에지의 타이밍 차이를 비교한다. 듀티제어부(360)는 위상비교기(350)의 비교결과에 대응하는 듀티제어신호를 출력한다.. 듀티보정부(340)는 듀티제어신호에 응답하여, 제1 클럭(ICLK2)의 하이레벨구간과 로우레벨 구간의 비를 조절한다.

위상비교기(310,350)는 위상비교기(210)와 같은 방식으로 구현될 수 있다. 따라서 위상비교기(210)의 설계가 완료되면, 그대로 위상비교기(210)를 위상비교기(310,350)에 적용할 수 있다. 또한, 듀티보정용 딜레이라인(320)은 딜레이라인(230)과 같은 방식으로 구현할 될 수 있으며, 루프제어부(330)도 딜레이라인 제어부(220)와 같은 방식으로 구현될 수 있다. 따라서 딜레이라인 제어부(220)와, 딜 레이라인(230)의 설계가 완료되면, 같은 회로를 그대로 루프제어부(330)와 듀티보정용 딜레이라인(320)에 적용할 수 있다. 또한 듀티제어부(360)도 딜레이라인 제어부(220)의 회로를 그대로 적용할 수 있다.

그러나, 딜레이라인(320)에서 지연시키는 지연값은 딜레이라인(230)에서 지연시키는 지연값보다 작아도 되기 때문에, 딜레이라인(320)은 딜레이라인(230)이 가지는 단위딜레이의 수 보다 더 작게 구비하여도 된다. 구체적으로 딜레이라인(320)은 딜레이라인(230)이 가지는 단위딜레이의 반 정도만 구비하여도 된다. 딜레이라인(320)는 지연고정회로(230)에서 구비되는 코스 딜레이라인과 미세딜레이라인을 모두 구비할 수도 있고, 경우에 따라 어느 하나만 구비할 수도 있다.

지연고정회로의 딜레이라인(230)은 지연고정시키기 위해 클럭신호를 한주기 정도 지연시킬 수 있는 지연회로를 구비한다. 이에 반해, 이미 지연고정된 클럭(여기서는 제1 클럭(IUCLK2))을 반전한 클럭(여기서는 제2 클럭(ID2))의 상승에지를 지연고정된 클럭의 상승에지에 맞추기 위해서는 지연고정된 클럭의 반전된 클럭을 1/2주기정도만 지연시길 수 있으면 되기 때문이다.

클럭출력회로(400)은 듀티보정부(340)에서 출력되는 클럭(ICLK2)를 버퍼링하여 지연고정 및 튜티보정이 끝나 데이터 출력을 위한 기준클럭이 되는 출력클럭(CLKOUT)를 출력한다. 이 출력클럭(CLKOUT)에 응답하여 반도체 메모리 장치의 데이터 출력회로는 데이터를 외부로 출력하게 된다.

도3은 도2에 도시된 듀티보정부를 나타내는 회로도이다.

도3에 도시된 바와 같이, 듀티보정부(340)는 복수의 듀티제어신호(PU<0:N>) 에 대응하여 선택적으로 턴온되어, 일측을 통해 전원전압(VDDD)을 제공하기 위해 병렬로 배치된 다수의 피모스트랜지스터(MP1 ~ MPN)와, 게이트를 통해 딜레이라인 (230)에서 출력되는 클럭신호를 입력받으며, 피모스트랜지스터(MP1 ~ MPN)를 통해 제공되는 전원전압(VD)을 일측을 통해 입력받아 타측으로 전달하기 위한 피모스트랜지스터(T1)와, 게이트를 통해 딜레이라인(230)에서 출력되는 클럭신호를 입력받으며, 일측이 피모스트랜지스터(T1)의 타측에 접속된 앤모스트랜지스터(T2)와, 일측이 앤모스트랜지스터(T2)의 타측에 각각 접속되며, 복수의 듀티제어신호(PD<0:N>)에 응답하여 선택적으로 턴온되어 타측에 접지전압 공급단(VSS)이 접속된 타수의 앤모스트랜지스터(MN1~MNN)과, 피모스트랜지스터(T1)의 타측에 인가되는 신호를 반전하여 레플리카 딜레이(240)로 출력하기 위한 인버터(I1)를 구비한다.

듀티제어부(360)에서 복수의 듀티제어신호(PU<0:N>)와 듀티제어신호(PD<0:N>)에 따라 턴온되는 피모스트랜지스터(MP1 ~ MPN)와 앤모스트랜지스터(MN1~MNN)의 수가 정해진다. 피모스트랜지스터(MP1 ~ MPN)와 앤모스트랜지스터(MN1~MNN)의 턴온되는 수에 따라, 입력되는 클럭신호(A)의 하이레벨과 로우레벨의 구간이 보정이 되어 클럭(ICLK2)으로 출력되는 것이다.

도4는 도2에 도시된 위상비교기의 일예를 나타내는 회로도이다.

도4를 참조하여 살펴보면, 위상비교기(350)는 두 입력신호(A,B)의 위상을 비교하여 업신호(U) 또는 다운신호(D)를 출력하도록 되어 있다. 두 입력신호의 위상을 비교하는 위상비교기는 다양한 형태로 구현될 수 있는데, 본 실시에에서는 가장 간단한 형태인 D 플립플롭을 사용하여 두 입력신호의 위상을 비교하고 있다. 도4에 도시된 위상비교기(350)는 도2의 위상비교기(210,310,340)에 각각 적용될 수 있다.

도5는 도2에 도시된 딜레이라인과 루프 제어부를 나타내는 회로도이다.

도5에 도시된 바와 같이, 딜레이라인(320)은 다수의 단위딜레이(예를 들면 321)를 체인형태로 구비하고 있다. 루프제어부(330)는 다수의 단위 쉬프터 레지스터를 구비하고, 라이트쉬프팅신호(SR)와 레프트쉬프팅신호(SL)에 따라 하이레벨로 출력하는 신호의 위치를 쉬프팅시킨다. 루프제어부(330)에서 출력되는 다수의 신호중 하이레벨의 신호의 위치에 따라 딜레이라인(320)에 입력되는 클럭(ICLK2)이 거치게되는 단위딜레이의 수가 정해지는 것이다. 여기서 라이트쉬프팅신호(SR)와 레프트쉬프팅신호(SL)는 도4의 위상비교기에서 출력하는 업신호(U) 또는 다운신호(D)일 수 있다.

도6은 도2에 도시된 듀티제어부의 일예를 나타내는 회로도이다.

도6에 도시된 바와 같이, 듀티제어부(360)는 실질적인 회로구성은 도5의 루프제어부와 같은 회로구성을 가진다. 그러나, 도3에 도시된 듀티보정부의 회로가 복수의 듀티제어신호(PU<0:N>)와 듀티제어신호(PD<0:N>)를 입력받도록 되어 있기 때문에, 각 단위 쉬프터레지스터가 2개의 제어신호를 출력한다. 듀티제어부(360)는 위상비교기에서 출력되는 결과에 따라 각각 몇개의 듀티제어신호를 하이레벨과 로우레벨로 출력할 것 이지를 정하여 출력한다.

도7은 도2에 도시된 반도체 메모리 장치의 동작을 나타내는 파형도이다.

도7을 참조하여 살펴보면, 먼저 지연고정회로(200)에서는 내부클럭(ICLK)와 피드백 클럭(FBCLK)의 위상이 같을 때까지 동작을 한다. 내부클럭(ICLK)와 피드백 클럭(FBCLK)의 위상이 같아 진다는 것은 내부클럭(ICLK)가 지연되어야 할 지연값이 정해졌다는 것이고, 지연고정된 클럭은 듀티 보정부(340)의 출력클럭(ICLK2)가 된다.

계속해서 듀티보정회로(340)의 동작을 살펴본다. 먼저, 딜레이라인(320)는 지연고정된 제1 클럭(ICLK2)을 반전한 다음 일정한 지연값만큼 지연시켜 제2 클럭(ID2)을 출력한다.(도7의 A단계 참조)

이어서, 위상비교기(310)는 제1 클럭(ICLK2)과 제2 클럭(ID2)의 상승 에지가 같은지를 비교한다. 제1 클럭(ICLK2)의 상승에지와 제2 클럭(ID2)의 상승 에지의 차이에 대응하여 루프제어부(330)는 딜레이라인(320)에서 지연시키는 지연값을 제어한다. 제1 클럭(ICLK2)과 제2 클럭(ID2)의 상승 에지가 같을 때까지 위상비교기(310)와, 딜레이라인(320)과, 루프제어부(330)는 동작을 한다.(도7의 B단계 참조)

이어서, 제1 클럭(ICLK2)과 제2 클럭(ID2)의 상승 에지가 같을 때까지, 위상비교기(350)는 제1 클럭(ICLK2)을 반전한 클럭(/ICLK2) 제2 클럭(ID2)의 반전한 클럭의 상승에지를 비교한다. 듀티제어부(360)는 위상비교기에서 비교한 결과에 대응하여 듀티보정부로 다수의 듀티제어신호을 출력한다. 듀티보정부(340)는 듀티제어신호에 응답하여 하이레벨(T1)과 로우레벨(T2)의 구간이 각각 50:50 이 되는 클럭(ICLK2)를 출력한다.

이상과 같이, 본 실시예에 따른 반도체 메모리 장치는 듀티가 보정되고, 지연고정된 클럭을 생성하기 위해서, 듀티보정회로(300)를 구비하고 있다. 반도체 메 모리 장치에 입력되는 시스템 클럭의 주파수는 점점 더 높아지고 있기 때문에, 지연고정된 클럭의 듀티를 맞추는 일은 점점 더 중요해지고 있다.

본 실시예에 따른 반도체 메모리 장치의 듀티보정회로(300)는 지연고정회로에 이미 사용되었던 회로들을 대부분 이용하였다. 위상비교기(310), 딜레이라인(320), 루프제어부(330), 위싱비교기(350), 듀티제어부(360)은 하는 역할은 각각 정해져 있지만, 지연고정회로에 사용되었던 딜레이라인(230), 위상비교기(210), 딜레이라인 제어부(220)와 같은 회로로 구성할 수가 있다. 따라서 듀티보정을 하기 위해서 복잡하고 회로 면적이 매우 큰 회로가 아날로그-디지털 변환회로를 구비하는 경우도 있는데, 본 실시예에 따른 반도체 메모리 장치는 최소한의 회로만을 추가하여 듀티보정을 쉽게 수행할 수 있는 것이다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의해서 고속으로 동작하는 반도체 메모리 장치의 지연고정클럭의 듀티비를 보다 쉽게 맞출수 있다. 따라서 DDR 동기식 반도체 메모리 장치의 라이징클럭에서의 데이터 출력 마진과 폴링클럭에서의 데이터 출력 마진을 최대로 확보할 수 있다. 따라서 보다 신뢰성이 있는 반도체 메모리 장치를 쉽게 제조할 수 있다.

Claims

시스템 클럭을 소정 타이밍동안 지연시킨 제1 클럭을 출력하기 위한 지연고정회로;

상기 제1 클럭의 제1 에지와 상기 제1 클럭을 반전한 제2 클럭의 제1 에지의 위상을 맞추기 위한 클럭동기회로; 및

상기 제1 클럭의 제2 에지와 상기 제2 클럭의 제2 에지의 타이밍 차이에 대응하여 상기 제1 클럭의 하이레벨구간과 로우레벨 구간의 비를 조절하는 듀티보정회로

를 구비하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 클럭동기회로는

상기 제1 클럭을 소정 지연시간 동안 지연시켜 출력하기 위한 듀티보정용 딜레이라인;

듀티보정용 딜레이라인의 출력을 반전하여 출력하기 위한 반전수단;

상기 반전수단의 출력과 상기 제1 클럭의 제1 에지의 위상을 비교하기 위한 제1 위상비교기; 및

상기 제1 위상비교기의 비교결과에 응답하여 상기 듀티보정용 딜레이라인의 지연시간을 제어하기 위한 루프제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 듀티보정회로는

상기 반전수단의 출력과 상기 제1 클럭의 제1 에지의 위상이 실질적으로 같을 때, 상기 반전수단의 출력을 반전한 제3 클럭과 상기 제1 클럭을 반전한 제4 클럭의 제1 에지의 타이밍 차이를 비교하기 위한 제2 위상비교기;

상기 제2 위상비교기의 비교결과에 대응하는 듀티제어신호를 출력하는 듀티제어부; 및

상기 듀티제어신호에 응답하여 상기 제1 클럭의 하이레벨구간과 로우레벨 구간의 비를 조절하는 듀티보정부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 3 항에 있어서,

상기 지연고정회로는

상기 시스템 클럭과 상기 피드백 클럭의 위상을 비교하기 위한 제3 위상비교기;

상기 시스템 클럭을 소정 지연시간 동안 지연시켜 상기 듀티보정회로로 출력하기 위한 제2 딜레이라인;

상기 제3 위상비교기의 비교결과에 대응하여 상기 제2 딜레이라인의 지연시간을 제어하기 위한 딜레이라인 제어부; 및

상기 듀티보정회로에서 출력되는 클럭을 모델링된 지연시간만큼 지연시켜 상기 피드백신호로 출력하는 레플리카 딜레이를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 듀티보정부는

복수의 상기 듀티제어신호에 대응하여 선택적으로 턴온되어, 일측을 통해 전원전압을 제공하기 위해 병렬로 배치된 다수의 제1 피모스트랜지스터;

게이트를 통해 상기 딜레이라인에서 출력되는 클럭신호를 입력받으며, 상기 제1 피모스트랜지스터를 통해 제공되는 전원전압을 일측을 통해 입력받아 타측으로 전달하기 위한 제2 피모스트랜지스터;

게이트를 통해 상기 딜레이라인에서 출력되는 클럭신호를 입력받으며, 일측이 상기 제2 피모스트랜지스터의 타측에 접속된 제1 앤모스트랜지스터;

일측이 상기 제1 앤모스트랜지스터의 타측에 각각 접속되며, 복수의 상기 듀티 제어신호에 응답하여 선택적으로 턴온되어 타측에 접지전압 공급단이 접속된 타 수의 제2 앤모스트랜지스터; 및

상기 제2 피모스트랜지스터의 타측에 인가되는 신호를 반전하여 상기 레플리카 딜레이로 출력하기 위한 인버터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 듀티보정회로의 듀티보정용 딜레이라인에서 지연시킬 수 있는 지연양은 상기 지연고정회로의 딜레이라인에서 지연시킬 수 있는 지연양의 1/2인 것을 특징으로 하는 반도체 메모리 장치.
시스템 클럭과 상기 피드백 클럭의 위상을 비교하기 위한 제1 위상비교기;

상기 시스템 클럭을 소정 지연시간 동안 지연시켜 출력하기 위한 제1 딜레이라인;

상기 제1 위상비교기의 비교결과에 대응하여 상기 제1 딜레이라인의 지연시간을 제어하기 위한 딜레이라인 제어부;

듀티제어신호에 응답하여 상기 딜레이라인 제어부에서 출력되는 클럭의 하이레벨구간과 로우레벨구간을 조절하여 제1 클럭으로 출력하기 위한 듀티보정부;

상기 제1 클럭을 모델링된 지연시간만큼 지연시켜 상기 피드백신호로 출력하 는 레플리카 딜레이;

상기 제1 클럭의 제1 에지와 상기 제1 클럭을 반전한 제2 클럭의 제1 에지의 위상을 맞추기 위한 클럭동기회로; 및

상기 제1 클럭의 제2 에지와 상기 제2 클럭의 제2 에지의 타이밍 차이에 대응하여 상기 듀티보정부를 제어하기 위한 듀티보정제어부

를 구비하는 반도체 메모리 장치.
제 7 항에 있어서,

상기 클럭동기회로는

상기 제1 클럭을 소정 지연시간 동안 지연시켜 출력하기 위한 듀티보정용 딜레이라인;

듀티보정용 딜레이라인의 출력을 반전하여 출력하기 위한 반전수단;

상기 반전수단의 출력과 상기 제1 클럭의 제1 에지의 위상을 비교하기 위한 제2 위상비교기; 및

상기 제2 위상비교기의 비교결과에 응답하여 상기 듀티보정용 딜레이라인의 지연시간을 제어하기 위한 루프제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
제 8 항에 있어서,

상기 듀티보정제어부는

상기 반전수단의 출력과 상기 제1 클럭의 제1 에지의 위상이 실질적으로 같을 때, 상기 반전수단의 출력을 반전한 제3 클럭과 상기 제1 클럭을 반전한 제4 클럭의 제1 에지의 타이밍 차이를 비교하기 위한 제3 위상비교기; 및

상기 제3 위상비교기의 비교결과에 대응하는 듀티제어신호를 상기 듀티보정부로 출력하는 듀티제어부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
데이터의 출력 타이밍이 시스템 클럭될 수 있도록 상기 시스템 클럭을 소정 타이밍동안 지연고정시킨 제1 클럭을 생성하는 단계;

상기 지연고정된 제1 클럭을 반전한 제2 클럭을 생성하는 단계;

상기 제1 클럭의 제1 에지와 상기 제2 클럭의 제1 에지의 위상을 맞추는 단계; 및

상기 제1 클럭과 상기 제2 클럭의 제1 에지의 위상이 실질적으로 같아진 시점에서 상기 제1 클럭의 제2 에지타이밍과 상기 제2 클럭의 제2 에지타이밍 간의 차이에 대응하여 상기 제1 클럭의 하이레벨구간과 로우레벨 구간의 비를 조절하는 단계

를 포함하는 반도체 메모리 장치의 구동방법.
제 10 항에 있어서,

상기 제1 클럭의 제1 에지와 상기 제2 클럭의 제1 에지의 위상을 맞추는 단계는

상기 제1 클럭의 제1 에지와 상기 제2 클럭의 제1 에지의 위상을 비교하는 단계; 및

상기 위상비교에 따라 상기 제2 클럭의 제1 에지 타이밍을 지연시키는 단계를 포함하는 반도체 메모리 장치의 구동방법.
제 11 항에 있어서,

상기 제1 클럭의 하이레벨구간과 로우레벨 구간의 비를 조절하는 단계는

상기 반전수단의 출력과 상기 제1 클럭의 제1 에지의 위상이 실질적으로 같을 때, 제2 클럭의 반전된 클럭과 상기 제1 클럭을 반전한 클럭의 제1 에지의 타이밍 차이를 비교하는 단계; 및

상기 비교결과에 따라 상기 제1 클럭의 하이레벨 구간과 로우레벨 구간의 비를 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 구동방법.