JPH1172540A

JPH1172540A - 半導体装置及びその試験方法

Info

Publication number: JPH1172540A
Application number: JP9235026A
Authority: JP
Inventors: Hiroyoshi Tomita; 浩由富田; Nobutaka Taniguchi; 暢孝谷口; Yasuro Matsuzaki; 康郎松崎
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1997-08-29
Filing date: 1997-08-29
Publication date: 1999-03-16
Anticipated expiration: 2017-08-29
Also published as: JP3483437B2

Abstract

(57)【要約】【課題】ＤＬＬ回路を有する半導体装置の動作試験が
容易に行える半導体装置及びその試験方法の実現。【解決手段】クロックCLK を遅延させて遅延クロック
を出力する遅延量が可変の可変ディレイ21,23,31,33
と、遅延クロックに応じてタイミング調整信号を生成す
るタイミング調整信号発生回路18,19 と、対象信号のク
ロックに対する位相の進み具合を比較する位相比較器2
5,35 と、比較結果に基づいて可変ディレイにおける遅
延量を制御するディレイ制御ポインタ22,24,32,34 とを
備え、対象信号がクロックに対して所定の位相になるよ
うに制御するクロックタイミング安定化回路を有する半
導体装置において、クロックタイミング安定化回路は、
設定信号に応じて可変ディレイにおける遅延量が所望の
値になるようにディレイ制御ポインタの制御値を所定の
値に設定するポインタ位置制御回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディレイ・ロック
ド・ループ（Delay Locked Loop(DLL)) などのクロック
タイミング安定化回路(STC:Stabilized Timing Circui
t) を有する半導体装置の試験回路に関し、特にこのよ
うな半導体装置での特性試験が容易に行えるような機構
を内部に有する半導体装置に関する。

【０００２】

【従来の技術】近年の半導体装置は、その高速化に伴
い、外部クロックを内部に安定に供給するためにＤＬＬ
／ＰＬＬなどのＳＴＣを搭載するようになってきた。本
出願人は、特願平８−２１３８８２号及び特願平８−２
４５１１８号などで、ＤＬＬを使用したＳＴＣを設けた
半導体装置、特にシンクロナスＤＲＡＭにＤＬＬ回路を
設けた構成を開示している。

【０００３】図１は、ＤＬＬ回路を使用したクロックタ
イミング安定化回路の従来例の構成を示す図である。こ
の回路は、入力ラッチ１７に供給する内部クロック信号
（入力クロック）を外部クロックと同期させて、高精度
で入力データを取り込む回路である。図１に示すよう
に、外部クロックＣＬＫは入力バッファ１１で装置内に
取り込まれる。取り込まれたクロックは、分周器１２で
分周された後、可変ディレイ１３と１４、ディレイ制御
ポインタ１５、比較器１６、ダミーラッチ１８、及びダ
ミー入力バッファ１９で構成されるＤＬＬ回路に入力さ
れる。可変ディレイ１３と１４は、等価に作られてお
り、ディレイ制御ポインタ１５からの制御信号で遅延量
が調整できるようになっている。ダミーラッチ１８は、
可変ディレイ１４で遅延されたクロックに同期してダミ
ーデータをラッチし、それがダミー入力バッファ１９に
入力され、比較器１６に供給される。比較器１６では、
分周器１２の出力とダミー入力バッファ１９の出力の位
相を比較し、分周器１２の出力に対して、ダミー入力バ
ッファ１９の出力が進んでいるか遅れているかの比較結
果をディレイ制御ポインタ１５に出力する。ディレイ制
御ポインタ１５は、この比較結果に従って、分周器１２
の出力とダミー入力バッファ１９の出力の位相が一致す
る方向に、可変ディレイ１３と１４の遅延量を変化させ
る。

【０００４】入力バッファ１１とダミー入力バッファ１
９は等価に作られており、分周器１２の出力とダミー入
力バッファ１９の出力の位相が一致した時には、可変デ
ィレイ１４からダミーラッチ１８に供給されるクロック
は、外部クロックＣＬＫと同じ位相であり、同期してい
ることになる。可変ディレイ１３と１４は等価であり、
入力バッファ１７に供給される内部クロック（入力タイ
ミングクロック）も外部クロックＣＬＫと同期すること
になり、高精度に同期したクロックで入力データを取り
込めることになる。なお、図１では、入力ラッチ１７と
ダミー入力ラッチ１８に供給されるクロックは、分周器
１２の分ずれるが、このずれは無視できるものとした。
もし無視できない時には、可変ディレイ１３の前に、分
周器１２と等価な遅延を生じる素子を設ける。

【０００５】このクロックタイミング安定化回路は、電
源投入時に発生するスタータ信号によりディレイ制御ポ
インタ１５の制御値が初期値にリセットされ、その後ク
ロックが入力されると位相比較を行い、自動的にディレ
イ値が調整される。ロックオン検出器２０は、比較器１
６が比較する２つの信号の位相差が所定の範囲内に入っ
たことを検出した場合に、ディレイ値の調整が終了した
ことを示すロックオン信号を発生させる。

【０００６】

【発明が解決しようとする課題】半導体装置では、入力
データを取り込むタイミングなどについて仕様が定めら
れており、製造の最終段階で製造した半導体装置がこの
ような仕様を満たすかがテストされる。上記のようなク
ロックタイミング安定化回路（ＳＴＣ）を有する半導体
装置の場合には、ＳＴＣを構成するＤＬＬ回路の試験が
必要になる。

【０００７】しかし、従来の半導体装置は、ＤＬＬ回路
の性能を測定することを想定しておらず、顧客の動作条
件でＤＬＬ回路が確実に動作することを保証するのが困
難であった。例えば、ＤＬＬ回路の特性として、電源投
入後ＤＬＬ回路がロックオンするまでの時間、条件の変
動によりＤＬＬ回路がロックオン解除されてから再びロ
ックオンするまでの時間、ＤＬＬ回路がロックオンした
時の可変ディレイの段数などがあるが、このような特性
を検出することはできなかった。

【０００８】また、クロックタイミング安定化回路を有
する半導体装置は非常な高速動作が可能である。そのた
め、取込みタイミングの前後で入力データが確定してい
る必要のある時間である入力セットアップタイム／ホー
ルドタイムなどの高精度なタイミング測定が必要な試験
項目について、高性能のテスタで測定する必要があり、
試験コストの大幅な増加を招いていた。更に、半導体装
置の動作速度が一層向上すると、高性能のテスタであっ
てもその測定能力を越えてしまい、測定が行えない事態
になるのは明らかである。

【０００９】更に、ＤＬＬ回路がロックオンすると、位
相比較の頻度を大幅に下げて電力削減することが考えら
れている。そのために、ダミークロックの信号経路に分
周比が可変の分周器を設け、ロックオンするまでは低い
分周比で分周を行い、ロックオン後は高い分周比に切り
換えることにより、位相比較の頻度を変えていた。パワ
ーダウンリセットサイクルやセルフリフレッシュサイク
ルなどに入ったりそのサイクルから抜け出す時には、位
相比較の頻度を低い分周比に戻すが、従来のＤＬＬ回路
では、分周器内部の状態を初期化する機能がないため、
元に戻して何クロック後に位相比較が開始されるか分か
らなかった。そのため、分周比の低い状態から元に戻し
た１クロック目で位相比較を開始してしまうと、ＤＬＬ
回路の電源電圧などが安定しないうちに、位相比較して
しまうために正確な比較ができなかった。

【００１０】本発明は、このような問題点を解決するた
めのもので、ＤＬＬ回路に関係する特性およびＤＬＬ回
路を使用することにより動作速度を向上させた場合に難
しかった特性の測定が容易に行えるようにした半導体装
置及びその試験方法を実現することを目的とする。

【００１１】

【課題を解決するための手段】上記目的を実現するた
め、本発明の半導体装置は、ＤＬＬ回路で構成されるク
ロックタイミング安定化回路を有する半導体装置におい
て、（１）可変ディレイの遅延量を制御するディレイ制
御ポインタの制御値を所望の初期値に設定できるように
する機能、（２）位相比較器の比較動作を一時的に停止
させる機能、（３）ＤＬＬ回路がロックオンしたことを
外部に出力する機能、（４）ディレイ制御ポインタの制
御値を外部に出力する機能、及び（５）内部にデータ出
力回路を設けるか又は既存の出力回路を使用して出力デ
ータを出力できるようにし、それを入力回路で取り込ん
で出力データと比較できる機能を設ける。また、消費電
力を削減するため、分周比が可変の分周器を設ける場合
には、（６）位相比較の頻度を変える場合には、分周器
の分周比を所定の値、例えば小さな分周比に戻す機能が
必要である。また、上記の（１）のディレイ制御ポイン
タの制御値を所望の初期値に設定できるようにする機能
は、更に、（１Ａ）あらかじめ決まっている所定の初期
値に設定する機能と、（１Ｂ）外部から入力する任意の
初期値に設定する機能がある。

【００１２】上記のロックオンするまでの時間に関する
課題については、可変ディレイを所定の状態に設定して
からロックオンするまでの時間を測定する必要がある
が、上記の（１Ａ）又は（１Ｂ）の機能で可変ディレイ
を所定の状態に設定した後、ＤＬＬ回路の位相調整動作
を開始させ、（３）の機能によりロックオンしたことを
示す信号が出力されるまでの時間を検出する。この場
合、正確な測定を行うためには、（２）、（４）及び
（６）の機能が必要である。（４）の機能により、設定
したディレイ制御ポインタの制御値を確認でき、（２）
の機能により、可変ディレイを所定の状態に設定した後
クロックを再び入力してから、所定のクロック数後に位
相比較が開始されることを保証できる。

【００１３】また、上記の分周器に関する課題は、
（２）と（３）の機能を通常動作でも働かせることによ
り解決される。更に、入力セットアップタイム／ホール
ドタイムなどを高精度に測定する課題については、
（３）と（４）の機能により可変ディレイの１段分の遅
延時間を正確に検出した上で、（１Ｂ）の機能により入
力タイミングクロックのタイミングを順に変化させなが
ら（５）の機能で取り込んだデータと出力データの関係
を調べる。これにより、測定結果の検出は低速でも行え
るようになり、高性能のテスタを使用する必要はない。

【００１４】また、半導体装置の特性テストでは、クロ
ックの周波数を変化させながら行うテストが存在する
が、このようなテストを行う場合、従来のＤＬＬ回路で
は自動的にフィードバック制御が行われて、ディレイ制
御ポインタの制御値が変化してしまう。このテストは、
周波数を変化させながら行うテストであり、テスト中は
ディレイ制御ポインタの制御値は変化しないことが必要
である。（１）の機能や（２）の機能を使用すれば、こ
のようなテストが行えるようになる。

【００１５】（１Ａ）の機能は、例えば、パワーオンリ
セット信号又はテストモード信号に応じて、リセット信
号を所定期間発生させるリセット信号発生回路を設け、
ディレイ制御ポインタの制御値がを規定する回路部分を
リセット信号線に接続することにより実現できる。ま
た、この（１Ａ）の機能に加えて、位相比較器が外部信
号により、ディレイ制御ポインタの値を増加又は減少さ
せる比較結果を出力できるようにすれば、（１Ｂ）の機
能が実現できる。

【００１６】また、（１Ｂ）の機能は、ディレイ制御ポ
インタの制御値を規定する回路部分に、外部から直接所
定の値を書き込めるようにすることでも実現できる。可
変ディレイは遅延要素を多数段に接続した構成であり、
その位置を指定するディレイ制御ポインタの制御値も多
数の位置を指定できることが必要である。そのため、設
定する値はシリアルデータで入力することが望ましく、
シリアルデータの設定する値をシフトレジスタでパラレ
ルデータに変換した後、ディレイ制御ポインタに書き込
む。また、設定する値をコード化して入力し、それをデ
コーダで変換した後、設定するようにしてもよい。

【００１７】また、（１Ｂ）の機能は、従来のＤＬＬ回
路に、可変ディレイの前又は後に、遅延量が外部から設
定可能な調整ディレイを設けることでも実現できる。こ
の場合は、ＤＬＬ回路で制御される位相からずらす量が
任意に設定できることになる。同様の理由で、（４）の
機能を実現する場合には、ディレイ制御ポインタの制御
値をラッチ回路でラッチした後、シフトレジスタでシリ
アルデータに変換して出力することが望ましい。この場
合も、ディレイ制御ポインタの制御値をエンコーダでコ
ード化してから外部に出力するようにしてもよい。更
に、可変ディレイは複数個あり、ディレイ制御ポインタ
も複数個ある場合で、ディレイ制御ポインタの制御値の
差が必要な時には、内部に制御値の差を演算する演算回
路を設け、その演算結果を出力する。例えば、０°ＤＬ
Ｌ回路と他のＤＬＬ回路のディレイ制御ポインタの制御
値の差を演算したり、複数のＤＬＬ回路のうち最大の段
数を有する可変ディレイと他のＤＬＬ回路のディレイ制
御ポインタの制御値の差を演算したり、１８０°ＤＬＬ
回路と他のＤＬＬ回路のディレイ制御ポインタの制御値
の差を演算して出力する。

【００１８】（２）の機能は、位相比較器がリセット信
号などに応じて比較動作を停止するようにすることで実
現できる。（３）の機能は、ＤＬＬ回路のロックオン信
号を外部に出力するようにすることで実現できる。ＤＬ
Ｌ回路が複数個ある場合には、各ＤＬＬ回路のロックオ
ン信号の論理積を算出して半導体装置のロックオン信号
としたり、最大の段数の可変ディレイを有するＤＬＬ回
路のロックオン信号を、半導体装置のロックオン信号と
する。

【００１９】本出願人が特願平９−１４２４４１号で開
示しているような、可変ディレイを１段の遅延量が相対
的に大きな粗ディレイと、これに比べて１段の遅延量が
小さな精密ディレイを組み合わせて、遅延量の変化範囲
が大きく且つ細かな変化が可能であるＤＬＬ回路を使用
する場合には、ディレイ制御ポインタ及び位相比較器も
それぞれ精密用と粗用の２つずつ設けられ、ポインタ位
置制御回路も精密用と粗用の２つ設ける。

【００２０】この場合、ロックオン信号は、粗ＤＬＬ回
路と精密ＤＬＬ回路の両方がロックオンした時に、ロッ
クオン信号が発生されるようにすることが望ましい。し
かし、クロックにジッタがある場合には、精密ＤＬＬ回
路がロックオンすることがない場合があり得る。このよ
うな場合には、粗ロックオン信号が出力された後所定時
間経過後も精密ロックオン信号が出力されない時にはロ
ックオンしたとみなすようにしてもよい。これでも、発
生される遅延クロックの位相のずれは、粗可変ディレイ
の１段の遅延量より小さい。

【００２１】（５）の機能は、分周比が可変である分周
器を設けて、そこで分周された分周クロックを可変ディ
レイに入力する場合に、分周器は、リセット信号などの
設定信号に応じて、分周比を初期値にリセットするよう
にすることで実現できる。またこのようなＤＬＬ回路を
入力タイミングクロック発生回路に応用し、ＤＬＬ回路
はダミー用とし、ＤＬＬ回路のダミー用可変ディレイと
並行に等価な可変ディレイを設け、ダミークロックで位
相を比較して、その比較結果で実際の入力タイミングク
ロックとして使用されるクロックの位相を調整する構成
が、前記の特願平８−２４５１１８号などに開示されて
いる。この構成で（１Ａ）及び（１Ｂ）の機能を実現す
るには、ディレイ制御ポインタは、可変ディレイの遅延
量を制御する通常ディレイ制御ポインタと、ダミー可変
ディレイの遅延量を制御するダミーディレイ制御ポイン
タを別々に設け、それぞれの制御値を独立に所定の値に
設定できるようにする。

【００２２】例えば、（１Ａ）の機能により通常ディレ
イ制御ポインタとダミーディレイ制御ポインタの制御値
を所定の値に設定した後、位相比較器が、比較動作を停
止している間に、外部信号により通常ディレイ制御ポイ
ンタとダミーディレイ制御ポインタの値を増加又は減少
させる比較結果を出力できるようにすれば、タイミング
クロックとして使用される通常クロックとダミークロッ
クの位相差を、可変ディレイの１段当りの遅延量を単位
として任意の設定できる。

【００２３】また、通常ディレイ制御ポインタとダミー
ディレイ制御ポインタの制御値を独立に任意の値に設定
できるようにすれば、通常クロックとダミークロックの
位相差を任意に設定できる。この場合も、通常ディレイ
制御ポインタとダミーディレイ制御ポインタの制御値を
外部に読み出せることが望ましい。前述のように、可変
ディレイを精密ディレイと粗ディレイで構成する場合に
は、同様に、それぞれ独立に遅延量が設定できるように
する。

【００２４】また、可変ディレイの前又は後に調整ディ
レイを設け、ダミー可変ディレイの前又は後にダミー調
整ディレイを設け、それらの遅延量を設定できるように
すれば、通常クロックとダミークロックの位相差を任意
に設定できる。この場合、調整ディレイとダミー調整デ
ィレイの一方は遅延量が外部から設定可能で、他方は遅
延量が固定でもよい。また、固定の方の遅延量は、他方
のディレイの段数がゼロに設定された時の遅延量に等し
いか、他方のディレイの総段数の約半分の段数に設定さ
れた時の遅延量に等しくする。固定の方の遅延量が他方
のゼロ段に設定されていれば、他方の遅延量は遅れる方
向にのみ調整可能であり、固定の方の遅延量が他方のデ
ィレイの総段数の半分の遅延量に設定されていれば、遅
延量が増加する方向と減少する方向の両方に等しい範囲
調整可能である。

【００２５】前述のように、（１Ｂ）の機能により入力
セットアップタイム／ホールドタイムなどを高精度に測
定することが可能になるが、その場合、クロックに同期
して出力データを出力する出力バッファを設け、ＤＬＬ
回路はテストモード信号に応じて入力タイミングクロッ
クを前後にそれぞれ第２の所定位相ずらしたシフトクロ
ックを発生させるようにし、入力バッファは出力データ
をシフトクロックに同期してラッチし、ラッチしたデー
タを測定データとして外部に出力する測定データ出力回
路を設ける。また、出力データを出力するタイミングク
ロックを発生する出力タイミングクロック発生回路に
（１Ｂ）の機能を設け、出力データがクロックを前後に
それぞれ第２の所定位相ずらして出力できるようにして
もよい。

【００２６】これであれば、半導体装置で発生する出力
データで測定が行えるので、出力データとクロックの同
期ずれを考慮する必要がなく、測定データを分周して出
力すれば高性能のテスタを使用する必要がない。また、
半導体装置内にラッチしたデータと出力データの比較を
行うための比較回路を設け、比較結果を測定データとし
て出力すれば、更に測定が容易であり、特別なテスタが
必要なくなるので、使用されている状態でテストモード
中に測定を行うことも可能になる。出力バッファは、出
力データを半導体装置の実際に使用されているデータ出
力端子に出力し、入力バッファはここに出力された前記
出力データをラッチする。測定中に測定データを出力す
るためには、測定データをそのデータ出力端子以外のデ
ータ出力端子に出力する必要がある。測定データを一旦
レジスタに記憶するのであれば、測定が終了した後、そ
のデータ出力端子から測定データを出力することができ
る。また、出力バッファは、半導体装置内から外部に出
力しないダミー出力データを、ダミーデータ出力端子に
出力するようにしてもよい。

【００２７】更に、このような半導体装置の入力セット
アップタイム／ホールドタイムを測定する方法において
は、外部からシフトクロックのずれを変化させながら比
較結果を確認する動作を行い、比較結果の変化するずれ
を入力セットアップタイム／ホールドタイムとする。

【００２８】

【発明の実施の形態】図２は、本発明の第１実施例のク
ロックタイミング安定化回路の構成を示す図である。第
１実施例は入力タイミングクロック発生回路（入力タイ
ミング安定化回路）に本発明を適用した実施例である。
図２に示すように、第１実施例の回路は、外部クロック
ＣＬＫが入力され、内部クロック（ここでは内部クロッ
クもＣＬＫで表す。）を出力する入力バッファ１１と、
内部クロックを分周する分周器１２と、内部クロックを
精密ディレイ制御ポインタ２２の制御値で指示された量
だけ遅延させる精密ディレイ２１と、精密ディレイ２１
の出力を粗ディレイ制御ポインタ３２の制御値で指示さ
れた量だけ遅延させる粗ディレイ３１と、粗ディレイ３
１の出力する入力タイミングクロックに同期して入力デ
ータをラッチする入力ラッチ１７と、分周された分周ク
ロックをダミー精密ディレイ制御ポインタ２４の制御値
で指示された量だけ遅延させるダミー精密ディレイ２３
と、ダミー精密ディレイ２３の出力をダミー粗ディレイ
制御ポインタ３４の制御値で指示された量だけ遅延させ
るダミー粗ディレイ３３と、ダミー粗ディレイ３３の出
力するダミー入力タイミングクロックに同期してダミー
データをラッチするダミー入力ラッチ１８と、ダミー入
力ラッチ１８のラッチしたダミーデータを出力するダミ
ー出力バッファ１９と、分周クロックとダミー出力バッ
ファ１９の出力の位相を比較する精密比較回路２５及び
粗比較回路２５と、分周クロックとダミー出力バッファ
１９の出力の位相差が所定の値以下になったことを精密
比較回路２５及び粗比較回路２５が検出した時に、精密
ロックオン信号と粗ロックオン信号をそれぞれ発生する
精密ロックオン検出回路４１及び粗ロックオン検出回路
４２と、精密ロックオン信号と粗ロックオン信号からロ
ックオン信号を発生するロックオン信号発生回路４３
と、電源投入時に発生するスタータ信号及びテストモー
ド信号に応じてリセット信号を発生するリセット信号発
生回路４４とを有する。ダミー出力バッファ１９は、入
力バッファ１１と同等の構成を有しており、そこで生じ
る遅延は等しい。

【００２９】図２の構成は、図１の従来の構成で、可変
ディレイ１３と１４がそれぞれ精密用と粗用に分かれて
おり、それに応じてディレイ制御ポインタ１５及び比較
器１６も精密用と粗用に分けたものである。また、ディ
レイ制御ポインタを、入力タイミングクロックを発生す
る通常用可変ディレイとダミー用可変ディレイに別々に
設けて、通常用可変ディレイとダミー用可変ディレイを
別々の制御値に設定できるようにしている。具体的に
は、精密ディレイ回路２１、粗ディレイ回路３１、ダミ
ー精密ディレイ回路２３及びダミー粗ディレイ回路３３
の遅延量を制御するために、精密ディレイ制御ポインタ
２２、粗ディレイ制御ポインタ３２、ダミー精密ディレ
イ制御ポインタ３４及びダミー粗ディレイ制御ポインタ
３４が設けられている。精密ディレイ制御ポインタ２２
とダミー精密ディレイ制御ポインタ３４は、精密比較回
路２５の比較結果に基づいて制御値が変化するので、通
常の動作では制御値を同じように変化する。同様に、粗
ディレイ制御ポインタ３２とダミー粗ディレイ制御ポイ
ンタ３４も、粗比較回路３５の比較結果に基づいて制御
値が変化するので、通常の動作では制御値を同じように
変化する。

【００３０】図３は、第１実施例の粗位相比較回路３５
の比較部と粗ロックオン検出回路４５の構成を示す図で
あり、精密位相比較回路２５の比較部と精密ロックオン
検出回路４１も類似の構成を有する。この回路は、前述
の特願平８−２１３８８２号に開示されている回路であ
り、ここでは詳しい説明は省略するが、基本的な動作に
ついて簡単に説明する。この回路は、分周器１２の出力
する分周クロックＣを基準として出力バッファ１９の出
力Ｅの位相を判定する回路であり、その動作論理値を図
４に示す。φａが“高（Ｈ）”から“低（Ｌ）”に変化
する時点では、信号Ｅが信号Ｃに対して位相が進んでい
る時には、φｂが“Ｈ”、φｃが“Ｌ”、φｄが
“Ｈ”、φｅが“Ｌ”になり、信号Ｅが信号Ｃに対して
ほぼ同じ位相の時には、φｂが“Ｌ”、φｃが“Ｈ”、
φｄが“Ｈ”、φｅが“Ｌ”になり、信号Ｅが信号Ｃに
対して位相が遅れている時には、φｂが“Ｌ”、φｃが
“Ｈ”、φｄが“Ｌ”、φｅが“Ｈ”になる。また、Ｎ
ＡＮＤゲート５１はロックオン信号検出回路に相当し、
その出力ＪＳＴは、φｃとφｄを入力とするもので、信
号Ｅが信号Ｃに対してほぼ同じ位相の時に“Ｌ”にな
り、それ以外の時には“Ｈ”になる。なお、特願平９−
１４２４４１号に開示されているように、精密位相比較
回路２５の比較部は、若干のゲート回路を追加すること
により、小さなずれでも遅れているか進んでいるかの判
定ができるようになっている。

【００３１】図５は、第１実施例の粗位相比較回路３５
の増幅部の構成を示す図であり、同様に、特願平８−２
１３８８２号に開示されている回路であり、ここでは詳
しい説明は省略するが、基本的な動作について簡単に説
明する。この回路は、図３の比較部の出力するφａから
φｅの信号を受けて、ディレイ制御ポインタへ出力する
比較結果φＳＯ、φＳＥ、φＲＯ、φＲＥを発生する回
路であり、精密位相比較回路２５の増幅部も同様の構成
を有する。図２に示したように、本実施例では、粗ディ
レイ制御ポインタ３２とダミー粗ディレイ制御ポインタ
３４が設けられており、図４の粗位相比較回路３５の増
幅部は、粗ディレイ制御ポインタ３２に出力する通常用
と、ダミー粗ディレイ制御ポインタ３４に出力するダミ
ー用の比較結果をそれぞれ発生させる。通常の動作にお
いては、信号Ｅが信号Ｃに対して位相が進んでいる時に
は、φＳＯとφＳＥが変化し、φＲＯとφＲＥは“Ｌ”
に固定され、信号Ｅが信号Ｃに対してほぼ同じ位相の時
には、φＳＯ、φＳＥ、φＲＯ、φＲＥがすべて“Ｌ”
になり、信号Ｅが信号Ｃに対して位相が遅れている時に
は、φＳＯとφＳＥが“Ｌ”に固定され、φＲＯとφＲ
Ｅが変化する。

【００３２】また、通常用比較結果を発生させる上半分
の回路には、Ｐ、Ｑ、Ｒの端子が設けられており、これ
らの端子には図２の粗シフト信号が入力され、粗シフト
信号を制御することにより、ディレイ制御ポインタの制
御値を増加又は減少させる比較結果を発生させることが
できる。粗シフト信号は、通常“Ｌ”に固定されてお
り、遅延量を増加させるように変化させる時には、Ｑを
“Ｈ”に、Ｒを“Ｌ”にした上でＰにテスト用シフトク
ロックを入力させると、信号Ｅが信号Ｃに対して位相が
遅れている時の比較結果、すなわち、φＳＯとφＳＥが
“Ｌ”に固定され、φＲＯとφＲＥが変化する。また、
遅延量を減少させるように変化させる時には、Ｑを
“Ｌ”に、Ｒを“Ｈ”にした上でＰにテスト用シフトク
ロックを入力させると、信号Ｅが信号Ｃに対して位相が
進んでいる時の比較結果、すなわち、φＳＯとφＳＥが
変化し、φＲＯとφＲＥが“Ｌ”に固定される状態にな
る。

【００３３】更に、シフトレジスタ５２は、クロックＣ
ＬＫに同期して、リセット信号に対応した信号を発生さ
せる回路で、リセット信号が出力されている時には粗位
相比較回路３５の増幅部での比較結果の発生を停止し
て、φＳＯ、φＳＥ、φＲＯ、φＲＥがすべて“Ｌ”に
なり、リセット信号が出力されていない時には上記の動
作を行う。

【００３４】図６は、粗ディレイ回路３１又はダミー粗
ディレイ回路３３の構成と動作を説明する図であり、図
７は粗ディレイ制御ポインタ３２又はダミー粗ディレイ
制御ポインタ３４の構成を示す図であり、同様に、特願
平８−２１３８８２号に開示されている回路であり、こ
こでは詳しい説明は省略するが、基本的な動作について
簡単に説明する。ディレイ回路は、図６の（１）及び
（３）に示すように、ＮＡＮＤゲート４０１と４０２及
びインバータ４０３で構成される１段分の回路が多数接
続されている。φＥは１つ又は隣接する２つのみが
“Ｈ”になり、“Ｈ”になった段のＮＡＮＤゲート４０
１が通過状態になり、通過状態になる段の位置により入
力ＩＮが出力ＯＵＴとして出力されるまでの段数が異な
り、遅延量が変化する。なお、精密ディレイ制御ポイン
タ２２又はダミー精密ディレイ制御ポインタ２４の構成
は図７の構成であるが、精密ディレイ回路２１又はダミ
ー精密ディレイ回路２３の構成は、上記の特願平９−１
４２４４１号に開示されているように、各段の遅延量が
小さく設定されている。

【００３５】図７のディレイ制御ポインタは、位相比較
回路の比較結果φＳＯ、φＳＥ、φＲＯ、φＲＥに応じ
て、φＥを“Ｈ”にする位置を変化させる。すなわち、
φＳＯとφＳＥが“Ｌ”に固定され、φＲＯとφＲＥが
変化する時には、φＥの位置を右に移動させて遅延量を
増加させ、φＲＯとφＲＥが“Ｌ”に固定され、φＳＯ
とφＳＥが変化する時には、φＥの位置を左に移動させ
て遅延量を減少させ、φＳＯ、φＳＥ、φＲＯ、φＲＥ
がすべて“Ｌ”の時には、φＥの位置を動かさず、遅延
量を変化させない。

【００３６】各段の状態は２個のインバータで構成され
るフリップフロップで保持されるが、このフリップフロ
ップの両端はそれぞれトランジスタを介してグランドに
接続されており、いずれのトランジスタを導通させるこ
とによりフリップフロップの状態が設定できるようにな
っている。図示のようにリセット信号線とグランド線が
設けられており、各段の一方のトランジスタのゲートは
リセット信号線に、他方はグランド線に接続されてお
り、右側のトランジスタのゲートがリセット信号線に接
続されている段のフリップフロップは、リセット信号が
“Ｈ”になると、その段のφＥが“Ｈ”になる。ここで
は、リセット信号が出力されると、３番目と４番目のφ
Ｅが“Ｈ”になるように接続されている。この接続は製
造段階であらかじめ設定されている。

【００３７】ここで、前述のように、図５の位相比較回
路では、シフト信号Ｐ、Ｑ及びＲにより、φＥの位置を
左又は右に移動させるように、比較結果φＳＯ、φＳ
Ｅ、φＲＯ、φＲＥを変化させることが可能である。従
って、リセット信号で所定の位置のφＥのみを“Ｈ”に
した後、シフト信号Ｐ、Ｑ及びＲによりφＥの位置を左
又は右に移動させることで、ディレイ回路の遅延量を所
望の値に変化させることができる。

【００３８】また、各段のフリップフロップの状態を読
み出すために、スイッチ４１１とシフトレジスタ４１２
が設けられている。スイッチ４１１は、通常は導通状態
にあり、各段をフリップフロップの状態を読み出す時に
は、位置ラッチ信号を“Ｌ”に変化させ、その時の各段
のフリップフロップの状態をシフトレジスタ４１２に記
憶する。位置ラッチ信号を“Ｌ”に保持したままポイン
タ位置読出クロックを印加すると、シフトレジスタ４１
２は記憶した各段のフリップフロップの状態をシリアル
データに変換してポインタ位置信号ＰＰＳとして外部に
出力する。図２では、精密ディレイ制御ポインタ２２の
ポインタ位置信号をＦＰＰＳ、ダミー精密ディレイ制御
ポインタ２４のポインタ位置信号をＤＦＰＰＳ、粗ディ
レイ制御ポインタ３２のポインタ位置信号をＲＰＰＳ、
ダミー粗ディレイ制御ポインタ３４のポインタ位置信号
をＲＦＰＰＳで示している。なお、図２では、位置ラッ
チ信号とポインタ位置読出クロックは省略している。こ
のようにして各ディレイ制御ポインタの制御値が読み出
せるようになっている。

【００３９】図８は、ロックオン信号発生回路４３の構
成を示す図であり、（１）が回路構成を、（２）がその
動作タイムチャートを示す。この回路は、精密位相比較
回路２５と粗位相比較回路３５にそれぞれ設けられた、
図３に示したＮＡＮＤゲート５１が出力する精密ロック
オン信号ＪＳＴと粗ロックオン信号ＪＳＴから半導体装
置としてロックオン信号を発生させる回路である。精密
ＪＳＴと粗ＪＳＴはそれぞれロックオン状態で“Ｌ”に
なる信号である。精密位相比較回路２５の方が、粗位相
比較回路３５より小さな位相ずれを検出可能であるた
め、クロックタイミング安定化回路の起動後粗ＪＳＴの
方が先にロックオン、すなわち“Ｌ”になる。また、ロ
ックオンしている状態から、クロックのジッタなどによ
りロックオンしない状態になる場合には、精密ＪＳＴと
粗ＪＳＴが同時に、又は精密ＪＳＴの方が先に“Ｈ”に
なる。図８のロックオン信号発生回路は、ロックオンし
ていない状態からロックオンする時には、粗ＪＳＴが
“Ｌ”になり、更に精密ＪＳＴが“Ｌ”になった状態の
時にロックオン信号を発生させる。一度ロックオンする
と、精密ＪＳＴが“Ｈ”になってもロックオン信号は解
除されず、粗ＪＳＴも“Ｈ”になるとロックオン信号が
解除される。

【００４０】図９は、リセット信号発生回路４４の構成
を示す図である。この回路は、電源電圧レベル判定回路
の判定信号で、電源投入時に発生されるスタータ信号が
入力された後、クロックＣＬＫを所定数カウントすると
リセット信号を“Ｌ”にして、ＤＬＬ回路の動作を開始
させる回路であり、テストモード信号によっても強制的
にリセット信号を“Ｈ”にして、ＤＬＬ回路の動作をリ
セットさせることができる。

【００４１】図１０は、分周器１２の構成を示す図であ
る。図において、参照番号５３、５５から６０で示す分
周器Ｄ１と、５４で示す分周器Ｄ２は、それぞれ１／２
分周器であり、分周器Ｄ１の構成を図１１に、分周器Ｄ
２の構成を図１２に示す。また、分周制御回路６１の構
成を図１３に示す。ロックオン発生回路４３は、図２に
示したものである。分周リセット回路６２は、パワーダ
ウン信号、セルフリフレッシュ信号及びテストモード信
号に応じて、分周リセット信号と分周停止信号を発生さ
せる回路で、図２では分周リセット回路６２は他の部分
に設けられており、分周リセット信号と分周停止信号が
入力されるように示している。図示のように、１／２分
周器Ｄ１とＤ２が８個直列に接続されており、１段目の
Ｄ１はクロックＣＬＫを受けて１／２分周した出力Ｆを
２段目のＤ２に出力し、出力Ｇを分周制御回路６１に出
力する。また、２段目のＤ２は、出力ＡとＣをダミーＤ
ＬＬ回路に出力し、出力Ｈを３段目のＤ１に出力する。
３段目のＤ１から７段目のＤ１は、前段の出力をＣＬＫ
として受け、１／２分周したＦを次段に出力する。８段
目のＤ２は、出力ＡとＣをダミーＤＬＬ回路に出力する
と共に、出力Ｈを分周制御回路６１に出力する。２段目
と８段目のＤ２の出力ＡとＣは、分周制御回路６１の信
号Ｉで制御され、Ｉが“Ｈ”であれば２段目のＤ２か
ら、Ｉが“Ｌ”であれば８段目のＤ２から出力される。
１段目に入力されるクロックＣＬＫは順次１／２分周さ
れ、最終段の出力は１／２５６分周されることになる。
１／２分周器Ｄ１とＤ２は、それぞれ分周停止信号で動
作を停止すると共に、初期化される。

【００４２】分周制御回路６１は、ダミー精密ディレイ
回路２３に出力する分周クロックＡと、精密位相比較回
路２５と粗位相比較回路３５に出力する分周クロックＣ
を、２段目の１／２分周器Ｄ２の出力する１／４分周ク
ロックとするか、８段目の１／２分周器Ｄ２の出力する
１／２５６分周クロックとするかを制御する回路であ
る。ロックオン信号が解除されている場合には、信号Ｉ
が定常的に“Ｈ”になり、分周器の出力（Ａ，Ｃ）は１
／４分周で出力される。この時、８段目の１／２分周器
Ｄ２は１／２５６分周クロックの出力を停止する。ロッ
クオン状態であれば、信号ｄ３（Ｆ）からｄ８（Ｈ）
“Ｈ”になった時点で信号Ｉが“Ｌ”となるため、分周
器の出力（Ａ，Ｃ）は１／２５６分周で出力される。

【００４３】分周リセット信号はロックオン状態を一時
的に解除する信号であり、分周リセット信号が“Ｈ”に
なると信号Ｉが“Ｈ”になり分周器の出力（Ａ，Ｃ）は
１／４分周で出力されるが、分周リセット信号が“Ｈ”
になると直ちに信号Ｉが“Ｌ”になり分周器の出力
（Ａ，Ｃ）は１／２５６分周で出力される。パワーダウ
ン及びセルフリフレッシュサイクルの入った時又はそれ
から抜け出した時に、分周停止信号と分周リセット信号
を“Ｈ”にすれば、分周器１２は動作を停止し、内部が
初期化される。その後、分周停止信号を“Ｌ”にすれば
４クロック後に位相比較が開始される。これはテストモ
ード信号についても同様である。この４クロックの間、
精密位相比較回路２５と粗位相比較回路３５には分周ク
ロックが供給されないので比較動作は行われず、４クロ
ックが経過して安定した後、精密位相比較回路２５と粗
位相比較回路３５での比較動作が開始される。

【００４４】次に、第１実施例の入力クロックタイミン
グ安定化回路を有する半導体装置において、入力セット
アップ／ホールドタイムを測定できるようにするための
測定回路を説明する。図１４は、第１実施例の入力クロ
ックタイミング安定化回路を有する半導体装置に、入力
セットアップ／ホールドタイムを測定するために設けた
測定回路の構成を示す図である。図において、入力クロ
ックタイミング安定化回路７６が、これまで説明した第
１実施例の回路である。入力バッファ７７は、パッド７
５に入力された入力データを、入力クロックタイミング
安定化回路７６の出力する入力クロックＩＣＬＫでラッ
チする。この構成は、半導体装置に当然備わっている。
また、半導体装置は何らかの出力を行うが、この半導体
装置は出力タイミングについても第１実施例で説明した
ようなＤＬＬ回路を有する出力クロックタイミング安定
化回路７２を有しているとする。入力クロックタイミン
グ安定化回路７６からは、出力クロックタイミング安定
化回路７２にクロックＣＬＫが供給される。この実施例
では、出力クロックタイミング安定化回路７２の出力す
る出力クロックＰＣＬＫに応じてダミー出力データＤ−
ＤＱを発生させるダミーデータ発生回路７３と、ダミー
出力データＤ−ＤＱを出力クロックタイミング安定化回
路７２の出力する出力クロックＯＣＬＫに同期してパッ
ド７５にＤ−ＤＱＯとして出力するダミー出力バッファ
７４と、ダミー出力データＤ−ＤＱを出力クロックＰＣ
ＬＫに同期してシフトさせるシフトレジスタ７８と、シ
フトレジスタ７８の出力ＳＤをクロックＲＥ−ＣＬＫと
ＲＯ−ＣＬＫに同期して分周する分周器７９と、入力バ
ッファ７７でラッチした入力データＤｉｎをクロックＰ
Ｅ−ＣＬＫとＰＯ−ＣＬＫに同期して分周する分周器８
０と、分周器７９の出力Ｅ−ＯＵＴ及び０−ＯＵＴと、
分周器８０の出力Ｅ−ｉｎ及び０−ｉｎとを比較する比
較器８１と、データ出力パッド８３に出力する信号を、
分周器８０の出力Ｅ−ｉｎ及び０−ｉｎと比較器８１の
出力する比較結果と通常の出力データＤＱとの間で選択
するセレクタ８２とを有する。

【００４５】図１５はダミー出力バッファ７４の構成を
示す図であり、図１６はシフトレジスタ７８の構成を示
す図であり、図１７は１／２分周器８０の構成を示す図
であり、図１８は比較器８１の構成を示す図であり、図
１９は図１４の測定回路の動作を示すタイムチャートで
ある。図１５から図１８に示した回路はよく知られてい
る構成であり、ここでは詳しい説明は省略する。以下、
図１４の測定回路の動作を、図１９のタイムチャートを
参照しながら説明する。

【００４６】この例では、データはクロックの半周期で
変化するで変化するダブル・クロック・レートの信号で
あるとする。入力タイミング安定化回路７６は、外部ク
ロックＣＬＫを取込み、それを出力クロックタイミング
安定化回路７２に出力すると共に、外部クロックＣＬＫ
と位相の一致した入力クロックＩＣＬＫを発生させる。
この時、ＩＣＬＫの１つおきの信号で相互にずれたクロ
ックＰＥ−ＣＬＫとＰＯ−ＣＬＫも発生させる。すなわ
ち、ＰＥ−ＣＬＫは外部クロックＣＬＫの立ち上がりエ
ッジにパルスを有する信号で、ＰＯ−ＣＬＫは外部クロ
ックＣＬＫの立ち下がりエッジにパルスを有する信号で
ある。このような信号を生成する回路は、公知であるの
で、ここでは説明を省略する。入力バッファ７７から出
力される入力データＤｉｎは、ダブルクロックレートの
データであるから、分周器８０でクロックＰＥ−ＣＬＫ
とＰＯ−ＣＬＫに同期してＥ−ｉｎとＤ−ｉｎの通常の
クロックレートの２つのデータに変換される。

【００４７】出力クロックタイミング安定化回路７２
は、外部クロックＣＬＫから出力クロックＰＣＬＫ及び
それを少し遅延させたＯＣＬＫを発生させ、ダミーデー
タ発生回路７３、ダミー出力バッファ７４及びシフトレ
ジスタ７８に出力する。これに応じて、ダミーデータ発
生回路７３は測定に適したダミー出力データＤ−ＤＱを
発生させる。ダミー出力バッファ７４は、ＯＣＬＫに同
期してダミー出力データＤ−ＤＱをパッド７５にダミー
出力Ｄ−ＤＱＯとして出力する。この時、ダミー出力Ｄ
−ＤＱＯは外部クロックＣＬＫの変化エッジに同期して
変化するようにする。パッド７５に出力されたダミー出
力Ｄ−ＤＱＯは入力バッファ７７に入力データＤｉとし
て入力され、入力バッファ７７はこれを入力クロックＩ
ＣＬＫに同期して取り込む。

【００４８】一方、シフトレジスタ７８では、ダミー出
力データＤ−ＤＱが、外部クロックの半周期分遅延され
た後、分周器７９で上記と同様にクロックＲＥ−ＣＬＫ
とＲＯ−ＣＬＫに同期して通常のクロックレートの２つ
のデータＥ−ｏｕｔとＤ−ｏｕｔに変換される。従っ
て、Ｅ−ｏｕｔ及びＤ−ｏｕｔは取込みタイミングに関
係しないダミー出力データをシフトさせた信号なので、
Ｅ−ｉｎ及びＤ−ｉｎはＥ−ｏｕｔ及びＤ−ｏｕｔと比
較すれば、ダミー出力データの変化エッジの前後どちら
のデータを取り込んだかが分かる。この比較を行うの
が、比較器８１であり、比較結果Ｔ、Ｕ、Ｖ及びＷが出
力される。この比較結果及びＥ−ｉｎとＯ−ｉｎは、Ｄ
Ｑパッド８３を介して外部に出力されるが、同時には出
力できず、また、ＤＱパッド８３は通常は出力データの
出力に使用されるので、セレクタ８２で外部から指示し
た信号に従っていずれかを選択して外部に出力する。

【００４９】ここで、入力クロックＩＣＬＫもダミー出
力Ｄ−ＤＱＯも共に外部クロックＣＬＫの変化エッジで
変化するので、そのまま取り込んだのでは変化する前後
のどちらのデータを取り込むか不定である。ここで、す
でに説明した入力クロックタイミング安定化回路７６の
入力クロックＩＣＬＫのタイミングを任意の時間ずらす
機能を使用して、外部からの指示データにより入力クロ
ックＩＣＬＫを前後にすこしずつずらして取込み、取り
込んだデータの比較結果を得る。入力クロックＩＣＬＫ
を遅らせる場合、遅延量が大きくなるほど変化後のデー
タが安定して取り込めるが、安定して取り込める最小の
遅延量が入力セットアップタイムに相当する。また、入
力クロックＩＣＬＫを進める場合、進める量が大きくな
るほど変化前のデータが安定して取り込めるが、安定し
て取り込める最小の量が入力ホールドタイムに相当す
る。このような測定を各種の条件で行うことにより、入
力セットアップタイム／ホールドタイムが測定できる。

【００５０】上記の測定回路では、入力セットアップタ
イム／ホールドタイムを測定するために、本発明の機能
を使用して入力クロックの位相を前後にシフトさせた
が、出力ロックタイミング安定化回路７２に同様の機能
を持たせて出力データの位相を前後にシフトさせるよう
にしても同様に入力セットアップタイム／ホールドタイ
ムが測定できる。

【００５１】また、上記の測定回路では、測定のための
ダミー出力データを通常のデータの入力に使用される入
力バッファ７７を使用したが、この代わりにダミー入力
バッファを使用することも可能である。また、次に説明
するように、ダミー出力バッファの代わりに出力バッフ
ァを使用して測定のための出力データを出力することも
可能である。

【００５２】図２０は、図１４に示した測定回路の他の
構成例を示す図である。図１４の測定回路では、出力デ
ータをダミー出力バッファ７４から出力し、測定結果は
データ出力パッドから出力したが、図２０の測定回路で
は出力データを出力バッファ８４から出力する。この場
合、出力バッファ８４の出力先であるデータ出力パッド
８５は既に使用されているため、測定結果をここから出
力することができない。そこで、図２０の測定回路で
は、測定結果である比較結果と分周器８０の出力を一旦
レジスタ８６に記憶し、測定が終了した後、レジスタ８
６に記憶した測定結果を出力バッファ８４からデータ出
力パッド８５に出力する。

【００５３】図２１は、測定回路の更に他の構成例を示
す図である。この測定回路では、ある出力バッファ８４
から対応するデータ出力パッド８５に出力データを出力
し、入力バッファ７７がこれを取り込んで比較を行う
が、その測定結果は、他の出力バッファ８８から他のデ
ータ出力パッド９０に出力する。これであれば、測定を
行いながら測定結果を出力できるので、レジスタは必要
ない。

【００５４】図２２は、第２実施例の入力クロックタイ
ミング安定化回路の構成を示す図である。第１実施例と
異なるのは、各ディレイ制御ポインタの制御値を外部か
ら直接設定できる点と、ロックオン信号発生回路４３の
構成である。以下、第１実施例と異なる点についてのみ
説明する。図２３は、第２実施例のディレイ制御ポイン
タの構成を示す図である。参照番号９１で示す部分が、
図７のスイッチ４１１とシフトレジスタ４１２を除く部
分に相当する。スイッチ９２及びデコーダ９４が、ディ
レイ制御ポインタの制御値を外部から設定するための部
分であり、ラッチ９５及びエンコーダ９７が、ディレイ
制御ポインタの制御値を外部に読み出すための部分であ
る。

【００５５】例えば、可変ディレイが６４段である場
合、ディレイ制御ポインタのφＥも６４個あり、そのう
ちのいずれか１個又は隣接した２個を他と異なった状態
に設定する。従って、これを設定するためのデータはコ
ード化すれば６ビットのデータとして表せる。そこで、
第２実施例では、半導体装置に入力するディレイ制御ポ
インタの制御値の設定値をコード化して入力する。この
入力は６ビットのパラレルデータとして入力しても、シ
リアルデータとして入力てもよい。コード化された設定
値データは、デコーダ９４で６４個の出力のうちいずれ
か１個又は隣接した２個を他と異なった状態にするデー
タに変換され、ディレイ制御ポインタの６４段のフリッ
プフロップをそのデータに対応した状態に設定する。

【００５６】ディレイ制御ポインタの制御値を外部に読
み出す場合も同様に、ラッチ９５はディレイ制御ポイン
タの６４段のフリップフロップの状態をラッチする。エ
ンコーダはこれを６ビットのデータにコード化して外部
に出力する。なお、第１実施例では、ディレイ制御ポイ
ンタの制御値を外部に読み出す場合にシフトレジスタを
使用してパラレルデータをシリアルデータに変換した
が、ディレイ制御ポインタの制御値を外部から設定する
場合にも、同様に、外部からシリアルデータの形で設定
値を入力し、シフトレジスタでパラレルデータに変換し
た後、スイッチを介して設定するようにすることも可能
である。

【００５７】なお、図２２では、精密ディレイ制御ポイ
ンタ２２、ダミー精密ディレイ制御ポインタ２４、粗デ
ィレイ制御ポインタ３２及びダミー粗ディレイ制御ポイ
ンタ３４の制御値を設定するポインタ制御信号をＳＰＣ
Ｓ、ＤＳＰＣＳ、ＲＰＣＳ及びＤＲＰＣＳで示してい
る。図２４は、第２実施例のロックオン信号発生回路の
構成を示す図である。図８と比較して明らかなように、
第１実施例のロックオン信号発生回路にＡＮＤゲートと
カウンタ９８が加えられている点が異なる。クロックに
ジッタがある場合に、精密ＤＬＬ回路がロックオンしな
い場合があり得る。そのような場合にはロックオン信号
が出力されないことになり、半導体装置が動作を開始で
きなくなるという問題がある。このような場合、クロッ
クのジッタが粗ディレイの１段分より小さければ粗ロッ
クオン信号が発生されるので、第２実施例では粗ロック
オン信号が発生されればロックオンしたと見なす。図２
４の回路では、粗ロックオン信号が“Ｌ”に変化した
後、カウンタ９８で計数する所定のクロック数の間に精
密ロックオン信号が“Ｌ”に変化しない場合には、ロッ
クオン信号を発生させる。この所定クロック数は、精密
位相比較回路２５において、精密ディレイの可変段数分
の回数以上、比較動作が行なわれるように決定される。
これは、精密ディレイの段数分以上の回数比較動作を行
っても、精密ＤＬＬ回路がロックオンしない時には、ク
ロックのジッタのために何回比較動作を行ってもロック
オンすることはないと見なすためで、その時には強制的
にロックオンさせるためである。

【００５８】図２５は、第３実施例の入力クロックタイ
ミング安定化回路の構成を示す図である。第３実施例で
は、図１に示した従来例の構成において、ダミー用可変
ディレイ１０２の後に、一定の遅延量の固定ディレイ１
１２を配置し、可変ディレイ１０１の後に外部から遅延
量が設定できる可変ディレイ１１１を配置する。可変デ
ィレイ１１１の遅延量を制御するディレイ制御ポインタ
１１３と、テストモード時に外部からディレイ制御ポイ
ンタ１１３の制御値を設定するテストモードポインタ制
御回路１１４が設けられている。ディレイ制御ポインタ
１１３及びテストモードポインタ制御回路１１４は、例
えば図２３に示した第２実施例のディレイ制御ポインタ
と制御値を書き込むための回路が使用される。

【００５９】第３実施例の入力クロックタイミング安定
化回路では、ダミー用クロックを使用して外部クロック
との位相調整を行いながら、入力クロックの位相をそこ
から任意にずらすことができる。なお、固定ディレイ１
１２の遅延量を、可変ディレイ１１１が０段の時の遅延
量に等しく設定すれば、入力クロックはダミークロック
に対して遅れる方向にのみズラスことが可能で、固定デ
ィレイ１１２の遅延量を、可変ディレイ１１１が総段数
の１／２段の時の遅延量に等しく設定すれば、入力クロ
ックはダミークロックに対して遅れる方向と進む方向の
両方に等しい範囲ずらすことが可能である。

【００６０】図２６は、第４実施例の入力クロックタイ
ミング安定化回路の構成を示す図である。第４実施例で
は、可変ディレイを精密ディレイと粗ディレイに分け、
その間に固定ディレイ１２１と、外部から遅延量が設定
できる可変ディレイ１２２を設けている。但し、第４実
施例では、入力クロックの経路に固定ディレイ１２１
を、ダミークロックの経路に可変ディレイ１２２を配置
している。動作は第３実施例と同じである。

【００６１】図２７は、第５実施例の入力クロックタイ
ミング安定化回路の構成を示す図である。参照番号１０
で示すのは０°用の入力クロックタイミング安定化回路
で、図２や図２２で示す回路が使用されるが、ディレイ
制御ポインタの位置は読み出せるようになっていない。
前述のダブル・クロック・レート方式のクロック方式で
は、１８０°ずれた入力クロックを発生させる必要があ
る。参照番号１３６から１４１で示す要素が１８０°ず
れた入力クロックを発生させる回路である。０°用の入
力クロックタイミング安定化回路１０の入力ラッチ１７
に印加される入力クロックは、精密ディレイ１３１と粗
ディレイ１３２で遅延され、１８０°ずれた入力クロッ
クとなる。０°用の入力クロックタイミング安定化回路
１０の分周器１２の出力する分周クロックＡは、精密デ
ィレイ１３４と粗ディレイ１３５で遅延された後、更に
精密ディレイ１３６と粗ディレイ１３７で遅延される。
精密比較器１４０と粗比較器１４１では、粗ディレイ１
３７の出力が分周器１２の出力する分周クロックＣに対
して遅れているか進んでいるかが比較される。そして、
精密ディレイ制御ポインタ１３８と粗ディレイ制御ポイ
ンタ１３９は、それぞれ精密比較器１４０と粗比較器１
４１の比較結果に基づいて、粗ディレイ１３７の出力と
分周クロックＣの位相が一致するように、各ディレイの
遅延量を変化させる。ここで、精密ディレイ１３１、１
３４及び１３６は等価になるように作られており、粗デ
ィレイ１３２、１３５、１３７も等価になるように作ら
れており、共通の精密ディレイ制御ポインタ１３８と粗
ディレイ制御ポインタ１３９で制御されるため、粗ディ
レイ１３７の出力と分周クロックＣの位相が一致した時
には、粗ディレイ１３２と１３５の出力は等しく、粗デ
ィレイ１３７の出力、すなわち分周クロックＣに対して
位相が正確に１８０°ずれることになる。

【００６２】第１及び第２実施例では、ディレイ制御ポ
インタの制御値を読み出せるようにしたが、その目的は
可変ディレイ１段分のディレイ値を求め、ＤＬＬ回路を
使用した入力セットアップタイム／ホールドタイム試験
に利用するためである。従って、第１から第４実施例の
ように、位相比較を行う信号の経路にダミーラッチ１８
やダミー入力バッファ１９が設けられているのは、可変
ディレイ１段分のディレイ値を正確の測定するという点
では好ましくない。図２７に示すように、１８０°ずれ
た入力クロックを発生させるための位相比較の経路には
これらのダミーラッチ１８やダミー入力バッファ１９を
必要としないので、可変ディレイの遅延量が高精度で測
定できる。従って、第５実施例では、１８０°ずれた入
力クロックを発生させるディレイ制御ポインタの制御値
を読み出せるようにして、ディレイ制御ポインタの制御
値と測定した可変ディレイの遅延量を対応させることに
より、可変ディレイの１段当りの遅延量を正確に測定し
ている。なお、半導体装置内においては、可変ディレイ
は同じプロセスで形成されるので、同じ特性を有すると
考えられる。

【００６３】図２８は、第５実施例のロックオン信号発
生回路の構成を示す図である。第５実施例の半導体装置
では、図２７に示したように、０°用ＤＬＬ回路と共に
１８０°用ＤＬＬ回路が設けられているが、この他にも
１２０°用や９０°用のＤＬＬ回路が設けられている。
このように多数のＤＬＬ回路がある場合には、それぞれ
のＤＬＬ回路で、図３に示しＮＡＮＤゲート５１を設け
てロックオン信号が検出されるが、半導体装置として
は、全てのＤＬＬ回路がロックオンした時にロックオン
したと判定する。そのため、第５実施例のロックオン信
号発生回路は、０°ＤＬＬ回路１５１のロックオン検出
回路１６１、１８０°ＤＬＬ回路１５２のロックオン検
出回路１６２、１２０°ＤＬＬ回路１５３のロックオン
検出回路１６３、及び１２０°ＤＬＬ回路１５４のロッ
クオン検出回路１６４の出力の論理積をＡＮＤゲート１
６５で算出して、それをロックオン信号としている。

【００６４】また、図２８に示すように、代表的なＤＬ
Ｌ回路のロックオン信号、図では０°ＤＬＬ回路１５１
のロックオン検出回路１６１の出力を半導体装置のロッ
クオン信号とすることもできる。図２９は、第６実施例
のロックオン信号発生回路の構成を示す図であり、可変
ディレイの１段当りの遅延量を測定する構成の例を示し
ている。参照番号１７１から１７５で示す部分は、１２
０°ずれたクロックを発生させる部分である。参照番号
１７６から１７８は、４８０°ずれたクロックを発生さ
せる部分である。比較器１７８は、４８０ディレイ１７
６で４８０°分遅延されダミー出力回路１７９とダミー
入力バッファ１８０を経由した信号と、可変ディレイ１
７１の出力する１２０°ずれたクロックの位相を比較す
る。ディレイ制御ポインタ１７７は、その比較結果に従
って４８０°ディレイ１７６の遅延量を制御する。従っ
て、２つのＤＬＬ回路がロックオンした状態では、２つ
のディレイ制御ポインタ１７４と１７７の制御値はちょ
うど３６０°、すなわちクロックの１周期分ずれている
ことになる。従って、演算器１８１で２つのディレイ制
御ポインタ１７４と１７７の制御値の差を演算して出力
するようにすれば、可変ディレイのクロックの１周期分
の段数が分かる。

【００６５】

【発明の効果】以上説明したように、本発明によれば、
ＤＬＬ回路を有する半導体装置の試験、特にＤＬＬ回路
に関係する試験が容易に行えるようになる。具体的に
は、入力セットアップタイム／ホールドタイムが高性能
のテスタを使用せずに高精度に行えるようになり、あら
ゆる条件でＤＬＬ回路がロックオンするまでの時間が容
易に測定できるようになる。

【図面の簡単な説明】

【図１】入力クロックタイミング安定化回路の従来例の
構成を示す図である。

【図２】第１実施例の入力クロックタイミング安定化回
路の従来例の構成を示す図である。

【図３】第１実施例の位相比較回路（比較部）とロック
オン検出回路の構成を示す図である。

【図４】第１実施例の位相比較回路（比較部）とロック
オン検出回路の動作論理値を示す図である。

【図５】第１実施例の位相比較回路（増幅部）の構成を
示す図である。

【図６】可変ディレイ回路の構成と動作を示す図であ
る。

【図７】第１実施例のディレイ制御ポインタの構成を示
す図である。

【図８】第１実施例のロックオン信号発生回路の構成と
動作を示す図である。

【図９】第１実施例のリセット信号発生回路の構成を示
す図である。

【図１０】第１実施例の分周器の構成を示す図である。

【図１１】第１実施例の分周器を構成する要素の構成を
示す図である。

【図１２】第１実施例の分周器を構成する要素の構成を
示す図である。

【図１３】第１実施例の分周制御回路の構成を示す図で
ある。

【図１４】第１実施例の入力セットアップタイム／ホー
ルドタイム測定回路の構成を示す図である。

【図１５】ダミー出力バッファの構成を示す図である。

【図１６】シフトレジスタの構成を示す図である。

【図１７】１／２分周器の構成を示す図である。

【図１８】比較器の構成を示す図である。

【図１９】入力セットアップタイム／ホールドタイム測
定のタイミングチャートである。

【図２０】測定回路の他の例を示す図である。

【図２１】測定回路の他の例を示す図である。

【図２２】第２実施例の入力クロックタイミング安定化
回路の構成を示す図である。

【図２３】第２実施例のディレイ制御ポインタの構成を
示す図である。

【図２４】第２実施例のロックオン信号発生回路の構成
を示す図である。

【図２５】第３実施例の入力クロックタイミング安定化
回路の構成を示す図である。

【図２６】第４実施例の入力クロックタイミング安定化
回路の構成を示す図である。

【図２７】第５実施例の入力クロックタイミング安定化
回路の構成を示す図である。

【図２８】第５実施例のロックオン信号発生回路の構成
を示す図である。

【図２９】第６実施例の入力クロックタイミング安定化
回路の構成を示す図である。

【符号の説明】１１…入力バッファ１２…分周器１７…入力ラッチ１８…ダミー入力ラッチ１９…ダミー入力バッファ２１…精密ディレイ回路２２…精密ディレイ制御ポインタ２３…ダミー精密ディレイ回路２４…ダミー精密ディレイ制御ポインタ２５…精密比較回路３１…粗ディレイ回路３２…粗ディレイ制御ポインタ３３…ダミー粗ディレイ回路３４…ダミー粗ディレイ制御ポインタ３５…粗比較回路４１…精密ロックオン検出回路４２…粗ロックオン検出回路４３…ロックオン信号発生回路４４…リセット信号派生回路

Claims

【特許請求の範囲】

【請求項１】クロックを遅延させて遅延クロックを出
力し、遅延量が可変の可変ディレイと、前記遅延クロックに応じて、タイミング調整の対象とな
る対象信号を生成するタイミング調整信号発生回路と、前記対象信号の前記クロックに対する位相の進み具合を
比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイ
における遅延量を制御するディレイ制御ポインタとを備
え、前記対象信号が前記クロックに対して所定の位相に
なるように制御するクロックタイミング安定化回路を有
する半導体装置において、前記クロックタイミング安定化回路は、設定信号に応じ
て、前記可変ディレイにおける遅延量が所望の値になる
ように、前記ディレイ制御ポインタの制御値を所定の値
に設定するポインタ位置制御回路を備えることを特徴と
する半導体装置。
【請求項２】請求項１に記載の半導体装置であって、前記位相比較器は、前記設定信号に応じて比較動作を停
止する半導体装置。
【請求項３】請求項１又は２に記載の半導体装置であ
って、電源電圧レベル判定回路の判定信号に応じて、前
記クロックに同期したリセット信号を発生させ、該リセ
ット信号を前記設定信号として出力するリセット信号発
生回路を備える半導体装置。
【請求項４】請求項１又は２に記載の半導体装置であ
って、前記ポインタ位置制御回路は、パワーオンリセット信号又はテストモード信号に応じ
て、前記設定信号を所定期間発生させるリセット信号発
生回路と、前記ディレイ制御ポインタの、前記設定信号を供給する
設定信号線への接続回路とを備える半導体装置。
【請求項５】請求項４に記載の半導体装置であって、前記位相比較器は、当該半導体装置の外部信号により、
前記ディレイ制御ポインタの値を増加又は減少させるこ
とが可能である半導体装置。
【請求項６】請求項１又は２に記載の半導体装置であ
って、当該半導体装置の外部から入力される前記所定の値を、
前記ディレイ制御ポインタに書き込むポインタ値書き込
み回路を備える半導体装置。
【請求項７】請求項６に記載の半導体装置であって、前記所定の値は、当該半導体装置にシリアルデータで入
力され、前記ポインタ値書き込み回路は、前記シリアルデータを
パラレルデータに変換するシフトレジスタを備え、該シ
フトレジスタの出力する前記パラレルデータを前記ディ
レイ制御ポインタに書き込む半導体装置。
【請求項８】請求項６又は７に記載の半導体装置であ
って、前記所定の値は、当該半導体装置にコード化された形で
入力され、前記ポインタ値書き込み回路は、前記コード化された所
定の値をデコードするデコーダを備える半導体装置。
【請求項９】請求項１から８のいずれか１項に記載の
半導体装置であって、前記ディレイ制御ポインタの前記制御値を当該半導体装
置の外部に読み出すポインタ値読み出し回路を備える半
導体装置。
【請求項１０】請求項９に記載の半導体装置であっ
て、前記ポインタ値読み出し回路は、前記ディレイ制御ポインタの前記制御値をラッチするラ
ッチ回路と、該ラッチ回路の出力をシリアルデータに変換するシフト
レジスタとを備える半導体装置。
【請求項１１】請求項９又は１０に記載の半導体装置
であって、前記ポインタ値読み出し回路は、前記ディレイ制御ポインタの前記制御値をコード化する
エンコーダを備え、当該半導体装置の外部には、前記デ
ィレイ制御ポインタの前記制御値のコード化した値を出
力する半導体装置。
【請求項１２】請求項９から１１のいずれか１項に記
載の半導体装置であって、前記可変ディレイは複数個あり、前記ディレイ制御ポイ
ンタも複数個あり、該複数のディレイ制御ポインタの制御値の差を演算する
演算回路を備え、該演算回路の算出値を読み出す半導体
装置。
【請求項１３】請求項１２に記載の半導体装置であっ
て、前記可変ディレイと前記ディレイ制御ポインタで構成さ
れる前記クロックタイミング安定化回路が複数個あり、
該複数個のクロックタイミング安定化回路のうち１つ
は、０°の位相のクロックを発生する０°ＤＬＬ回路で
あり、前記演算回路は、前記０°ＤＬＬ回路と他のＤＬ
Ｌ回路の前記ディレイ制御ポインタの制御値の差を演算
する半導体装置。
【請求項１４】請求項１３に記載の半導体装置であっ
て、前記０°ＤＬＬ回路との前記ディレイ制御ポインタの制
御値の差を演算されるＤＬＬ回路は、前記複数のＤＬＬ
回路のうち最大の段数を有する可変ディレイを有する半
導体装置。
【請求項１５】請求項１３に記載の半導体装置であっ
て、前記０°ＤＬＬ回路との前記ディレイ制御ポインタの制
御値の差を演算されるＤＬＬ回路は、１８０°の位相の
クロックを発生する１８０°ＤＬＬ回路である半導体装
置。
【請求項１６】クロックを遅延させて遅延クロックを
出力し、遅延量が可変の可変ディレイと、前記遅延クロックに応じて、タイミング調整の対象とな
る対象信号を生成するタイミング調整信号発生回路と、前記対象信号の前記クロックに対する位相の進み具合を
比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイ
における遅延量を制御するディレイ制御ポインタとを備
え、前記対象信号が前記クロックに対して所定の位相に
なるように制御するクロックタイミング安定化回路を有
する半導体装置において、前記クロックタイミング安定化回路は、前記可変ディレ
イの前又は後に、前記遅延クロックを遅延させ、遅延量
が外部から設定可能な調整ディレイを備えることを特徴
とする半導体装置。
【請求項１７】請求項１から１６のいずれか１項に記
載の半導体装置であって、クロックタイミング安定化回路は、前記対象信号が前記
クロックに対して前記所定の位相から所定の範囲内に入
ったことを検出した時にロックオン信号を外部に出力す
るロックオン検出回路を備える半導体装置。
【請求項１８】請求項１７に記載の半導体装置であっ
て、前記クロックタイミング安定化回路が複数個あり、前記複数個のクロックタイミング安定化回路の前記ロッ
クオン信号の論理積を算出する演算回路を備え、該演算
回路の出力を当該半導体装置のロックオン信号とする半
導体装置。
【請求項１９】請求項１７に記載の半導体装置であっ
て、前記クロックタイミング安定化回路が複数個あり、前記複数個のクロックタイミング安定化回路のうち、最
大の段数を有する可変ディレイを有するクロックタイミ
ング安定化回路の前記ロックオン信号を、当該半導体装
置のロックオン信号とする半導体装置。
【請求項２０】請求項１から１６のいずれか１項に記
載の半導体装置であって、前記可変ディレイは、前記遅延量が相対的に小さい精密
可変ディレイと、前記遅延量が前記精密可変ディレイの
遅延量に比べて相対的に大きい粗可変ディレイとを直列
に接続した構成であり、前記ディレイ制御ポインタは、前記精密可変ディレイの
遅延量を制御する精密ディレイ制御ポインタと、前記粗
可変ディレイの遅延量を制御する粗ディレイ制御ポイン
タとを備え、前記位相比較器は、相対的に高い分解能で位相を比較
し、比較結果を前記精密ディレイ制御ポインタに供給す
る精密位相比較器と、該精密位相比較器の分解能より相
対的に低い分解能で位相を比較し、比較結果を前記粗デ
ィレイ制御ポインタに供給する粗位相比較器とを備え、前記ポインタ位置制御回路は、前記精密ディレイ制御ポ
インタに所定の値を設定する精密ポインタ位置制御回路
と、前記粗ディレイ制御ポインタに所定の値を設定する
粗ポインタ位置制御回路とを備え、前記精密可変ディレイと前記粗可変ディレイの遅延量を
所望の値に設定できる半導体装置。
【請求項２１】請求項２０に記載の半導体装置であっ
て、前記精密位相比較器が、前記対象信号が前記クロックに
対して前記所定の位相から所定の範囲内に入ったことを
検出した時に精密ロックオン信号を出力する精密ロック
オン検出回路と、前記粗位相比較器が、前記対象信号が前記クロックに対
して前記所定の位相から所定の範囲内に入ったことを検
出した時に粗ロックオン信号を出力する粗ロックオン検
出回路と、前記粗ロックオン信号と前記精密ロックオン信号が共に
出力した時に、前記クロックタイミング安定化回路がロ
ックオンしたことを示すロックオン信号を発生するロッ
クオン信号発生回路と備える半導体装置。
【請求項２２】請求項２１に記載の半導体装置であっ
て、前記ロックオン信号発生回路は、前記粗ロックオン信号
が出力された後所定時間経過後も前記精密ロックオン信
号が出力されない時には、前記クロックタイミング安定
化回路がロックオンしたことを示すロックオン信号を発
生する半導体装置。
【請求項２３】請求項２２に記載の半導体装置であっ
て、前記所定時間は、前記精密位相比較器において、前
記精密可変ディレイの可変段数分の回数以上、比較動作
が行なわれるように決定される半導体装置。
【請求項２４】請求項２０に記載の半導体装置であっ
て、前記粗位相比較器が、前記対象信号が前記クロックに対
して前記所定の位相から所定の範囲内に入ったことを検
出した時に粗ロックオン信号を出力する粗ロックオン検
出回路を備え、前記粗ロックオン信号は、前記クロックタイミング安定
化回路がロックオンしたことを示す半導体装置。
【請求項２５】請求項１から２４のいずれか１項に記
載の半導体装置であって、前記クロックを分周し、分周比が可変である分周器を備
え、前記可変ディレイには前記分周器で分周された分周クロ
ックが入力され、前記位相比較器は、前記対象信号の前記分周クロックに
対する位相を判定する半導体装置。
【請求項２６】請求項２５に記載の半導体装置であっ
て、前記分周器は、前記設定信号に応じて、当該分周器の分
周比を初期値にリセットする半導体装置。
【請求項２７】クロックを遅延させて遅延クロックを
出力し、遅延量が可変の可変ディレイと、該可変ディレイと等価で、前記クロックを遅延させてダ
ミー遅延クロックを出力するダミー可変ディレイと、前記ダミー遅延クロックに応じて、タイミング調整の対
象となる対象信号を生成するタイミング調整信号発生回
路と、前記対象信号の前記クロックに対する位相の進み具合を
比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイ
及び前記ダミー可変ディレイにおける遅延量を制御する
ディレイ制御ポインタとを備え、前記対象信号のが前記
クロックに対して所定の位相になるように制御するクロ
ックタイミング安定化回路を有する半導体装置におい
て、前記ディレイ制御ポインタは、前記可変ディレイの遅延
量を制御する通常ディレイ制御ポインタと、前記ダミー
可変ディレイの遅延量を制御するダミーディレイ制御ポ
インタとを備え、前記クロックタイミング安定化回路は、設定信号に応じ
て、前記通常ディレイ制御ポインタの制御値を所定の値
に設定する通常ポインタ位置制御回路と、前記ダミーデ
ィレイ制御ポインタの制御値を所定の値に設定するダミ
ーポインタ位置制御回路とを備え、前記遅延クロックと前記ダミー遅延クロックの間の位相
差を任意に設定できることを特徴とする半導体装置。
【請求項２８】請求項２７に記載の半導体装置であっ
て、前記位相比較器は、比較動作を停止している間に、当該
半導体装置の外部信号により、前記通常ディレイ制御ポ
インタ及び前記ダミーディレイ制御ポインタの値を増加
又は減少させる比較結果を出力可能である半導体装置。
【請求項２９】請求項２７に記載の半導体装置であっ
て、当該半導体装置の外部から入力される前記所定の値を、
前記ディレイ制御ポインタに書き込むポインタ値書き込
み回路を備える半導体装置。
【請求項３０】請求項２７から２９のいずれか１項に
記載の半導体装置であって、前記通常ディレイ制御ポインタと前記ダミーディレイ制
御ポインタの前記制御値を当該半導体装置の外部に読み
出すポインタ値読み出し回路を備える半導体装置。
【請求項３１】請求項２７から３０のいずれか１項に
記載の半導体装置であって、前記可変ディレイは、前記遅延量が相対的に小さい精密
可変ディレイと、前記遅延量が前記精密可変ディレイの
遅延量に比べて相対的に大きい粗可変ディレイとを直列
に接続した構成であり、前記ダミー可変ディレイは、前記遅延量が相対的に小さ
いダミー精密可変ディレイと、前記遅延量が前記精密可
変ディレイの遅延量に比べて相対的に大きいダミー粗可
変ディレイとを直列に接続した構成であり、前記通常ディレイ制御ポインタは、前記精密可変ディレ
イの遅延量を制御する精密ディレイ制御ポインタと、前
記粗可変ディレイの遅延量を制御する粗ディレイ制御ポ
インタとを備え、前記通常ディレイ制御ポインタは、前記ダミー精密可変
ディレイの遅延量を制御するダミー精密ディレイ制御ポ
インタと、前記ダミー粗可変ディレイの遅延量を制御す
るダミー粗ディレイ制御ポインタとを備え、前記位相比較器は、相対的に高い分解能で位相を比較
し、比較結果を前記精密ディレイ制御ポインタに供給す
る精密位相比較器と、該精密位相比較器の分解能より相
対的に低い分解能で位相を比較し、比較結果を前記粗デ
ィレイ制御ポインタに供給する粗位相比較器とを備え、前記通常ポインタ位置制御回路は、前記精密ディレイ制
御ポインタに所定の値を設定する精密ポインタ位置制御
回路と、前記粗ディレイ制御ポインタに所定の値を設定
する粗ポインタ位置制御回路とを備え、前記通ダミーポインタ位置制御回路は、前記ダミー精密
ディレイ制御ポインタに所定の値を設定するダミー精密
ポインタ位置制御回路と、前記ダミー粗ディレイ制御ポ
インタに所定の値を設定するダミー粗ポインタ位置制御
回路とを備える半導体装置。
【請求項３２】クロックを遅延させて遅延クロックを
出力し、遅延量が可変の可変ディレイと、該可変ディレイと等価で、前記クロックを遅延させてダ
ミー遅延クロックを出力するダミー可変ディレイと、該ダミー可変ディレイで遅延された遅延クロックに応じ
て、タイミング調整の対象となる対象信号を生成するタ
イミング調整信号発生回路と、前記対象信号の前記クロックに対する位相の進み具合を
比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイ
及び前記ダミー可変ディレイにおける遅延量を制御する
ディレイ制御ポインタとを備え、前記対象信号の前記ク
ロックが所定の位相になるように制御するクロックタイ
ミング安定化回路を有する半導体装置において、前記可変ディレイの前又は後に設けられ、前記遅延クロ
ックを更に遅延させる調整ディレイと、前記ダミー可変ディレイの前又は後に設けられ、前記ダ
ミー遅延クロックを更に遅延させるダミー調整ディレイ
とを備え、前記調整ディレイと前記ダミー調整ディレイの少なくと
も一方は、遅延量が外部から設定可能であり、前記遅延クロックと前記ダミー遅延クロックの間の位相
差が任意に設定可能であることを特徴とする半導体装
置。
【請求項３３】請求項３２に記載の半導体装置であっ
て、前記調整ディレイの遅延量は外部から設定可能で、前記
ダミー調整ディレイの遅延量は固定である半導体装置。
【請求項３４】請求項３２に記載の半導体装置であっ
て、前記調整ディレイの遅延量は固定で、前記ダミー調整デ
ィレイの遅延量は外部から設定可能である半導体装置。
【請求項３５】請求項３３又は３４に記載の半導体装
置であって、前記調整ディレイ又は前記ダミー調整ディレイの固定の
遅延量は、他方のディレイの段数がゼロに設定された時
の遅延量に等しい半導体装置。
【請求項３６】請求項３３又は３４に記載の半導体装
置であって、前記調整ディレイ又は前記ダミー調整ディレイの固定の
遅延量は、他方のディレイの総段数の約半分の段数に設
定された時の遅延量に等しい半導体装置。
【請求項３７】請求項３１から３６のいずれか１項に
記載の半導体装置であって、前記可変ディレイは、前記遅延量が相対的に小さい精密
可変ディレイと、前記遅延量が前記精密可変ディレイの
遅延量に比べて相対的に大きい粗可変ディレイとを直列
に接続した構成であり、前記ダミー可変ディレイは、前記遅延量が相対的に小さ
いダミー精密可変ディレイと、前記遅延量が前記精密可
変ディレイの遅延量に比べて相対的に大きいダミー粗可
変ディレイとを直列に接続した構成であり、前記ディレイ制御ポインタは、前記精密可変ディレイの
遅延量を制御する精密ディレイ制御ポインタと、前記粗
可変ディレイの遅延量を制御する粗ディレイ制御ポイン
タとを備え、前記位相比較器は、相対的に高い分解能で位相を比較
し、比較結果を前記精密ディレイ制御ポインタに供給す
る精密位相比較器と、該精密位相比較器の分解能より相
対的に低い分解能で位相を比較し、比較結果を前記粗デ
ィレイ制御ポインタに供給する粗位相比較器とを備える
半導体装置。
【請求項３８】請求項２７から３７のいずれか１項に
記載の半導体装置であって、前記クロックを分周し、分周比が可変である分周器を備
え、前記可変ディレイには前記分周器で分周された分周クロ
ックが入力され、前記位相比較器は、前記対象信号の前記分周クロックに
対する位相を判定する半導体装置。
【請求項３９】請求項３８に記載の半導体装置であっ
て、前記分周器は、前記設定信号に応じて、当該分周器の分
周比を初期値にリセットする半導体装置。
【請求項４０】クロックを遅延させて遅延クロックを
出力し、該遅延クロックの遅延量を調整して位相が前記
クロックに対して第１の所定位相である入力タイミング
クロックを発生させる入力タイミングクロック発生回路
と、前記入力タイミングクロックに同期して前記出力データ
をラッチする入力バッファとを備える半導体装置におい
て、前記クロックに同期して出力データを出力する出力バッ
ファを備え、前記入力タイミングクロック発生回路は、テストモード
信号に応じて、前記入力タイミングクロックを前後にそ
れぞれ第２の所定位相ずらしたシフトクロックを発生さ
せ、前記入力バッファは、前記出力データを、前記シフトク
ロックに同期してラッチし、該ラッチしたデータを測定データとして外部に出力する
測定データ出力回路を備えることを特徴とする半導体装
置。
【請求項４１】請求項４０に記載の半導体装置であっ
て、前記ラッチしたデータを前記出力データと比較する比較
回路を備え、前記測定データ出力回路は、前記比較回路
の比較結果を測定データとして出力する半導体装置。
【請求項４２】請求項４０に記載の半導体装置であっ
て、第２の所定位相は、外部から設定可能である半導体装
置。
【請求項４３】請求項４０又は４１に記載の半導体装
置であって、前記出力バッファは、前記出力データを当該半導体装置
のデータ出力端子に出力し、前記入力バッファは、前記データ出力端子に出力された
前記出力データをラッチし、前記測定データ出力回路は、前記測定データを、前記デ
ータ出力端子以外の当該半導体装置のデータ出力端子に
出力する半導体装置。
【請求項４４】請求項４０又は４１に記載の半導体装
置であって、前記出力バッファは、前記出力データを当該半導体装置
のデータ出力端子に出力し、前記入力バッファは、前記データ出力端子に出力された
前記出力データをラッチし、前記測定データ出力回路は、前記測定データを一旦記憶
するレジスタを備え、前記測定データを、前記データ出力端子に出力する半導
体装置。
【請求項４５】請求項４０から４２のいずれか１項に
記載の半導体装置であって、前記出力バッファは、当該半導体装置内で発生させた外
部に出力しないダミー出力データを、ダミーデータ出力
端子に出力し、前記入力バッファは、前記ダミーデータ出力端子に出力
された前記出力データをラッチする半導体装置。
【請求項４６】請求項４５に記載の半導体装置であっ
て、前記測定データ出力回路は、前記測定データを、当該半
導体装置のデータ出力端子に出力する半導体装置。
【請求項４７】クロックを遅延させて遅延クロックを
出力し、該遅延クロックの遅延量を調整して位相が前記
クロックに対して第１の所定位相である入力タイミング
クロックを発生させる入力タイミングクロック発生回路
と、前記入力タイミングクロックに同期して前記出力データ
をラッチする入力バッファとを備える半導体装置におい
て、前記クロックを、テストモード信号に応じて、前後にそ
れぞれ第２の所定位相ずらしたシフトクロックを発生さ
せる出力タイミングクロック発生回路を備え、前記シフトクロックに同期して出力データを出力する出
力バッファと、前記入力バッファでラッチしたデータを測定データとし
て外部に出力する測定データ出力回路を備えることを特
徴とする半導体装置。
【請求項４８】請求項４７に記載の半導体装置であっ
て、前記ラッチしたデータを前記出力データと比較する比較
回路を備え、前記測定データ出力回路は、前記比較回路
の比較結果を測定データとして出力する半導体装置。
【請求項４９】請求項４７に記載の半導体装置であっ
て、第２の所定位相は、外部から設定可能である半導体装
置。
【請求項５０】請求項４７又は４８に記載の半導体装
置であって、前記出力バッファは、前記出力データを当該半導体装置
のデータ出力端子に出力し、前記入力バッファは、前記データ出力端子に出力された
前記出力データをラッチし、前記測定データ出力回路は、前記測定データを、前記デ
ータ出力端子以外の当該半導体装置のデータ出力端子に
出力する半導体装置。
【請求項５１】請求項４７又は４８に記載の半導体装
置であって、前記出力バッファは、前記出力データを当該半導体装置
のデータ出力端子に出力し、前記入力バッファは、前記データ出力端子に出力された
前記出力データをラッチし、前記測定データ出力回路は、前記測定データを一旦記憶
するレジスタを備え、前記測定データを、前記データ出力端子に出力する半導
体装置。
【請求項５２】請求項４７から４９のいずれか１項に
記載の半導体装置であって、前記出力バッファは、当該半導体装置内で発生させた外
部に出力しないダミー出力データを、ダミーデータ出力
端子に出力し、前記入力バッファは、前記ダミーデータ出力端子に出力
された前記出力データをラッチする半導体装置。
【請求項５３】請求項５２に記載の半導体装置であっ
て、前記測定データ出力回路は、前記測定データを、当該半
導体装置のデータ出力端子に出力する半導体装置。
【請求項５４】クロックを遅延させて遅延クロックを
出力し、遅延量が可変の可変ディレイと、前記遅延クロックに応じて、タイミング調整の対象とな
る対象信号を生成するタイミング調整信号発生回路と、前記対象信号の前記クロックに対する位相の進み具合を
比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイ
における遅延量を制御するディレイ制御ポインタとを備
え、前記対象信号が前記クロックに対して所定の位相に
なるように制御するクロックタイミング安定化回路を有
する半導体装置において、前記位相比較器は、テストモード信号に応じて比較動作
を停止することを特徴とする半導体装置。
【請求項５５】前記クロックを分周し、分周比が可変
である分周器と、分周されたクロックを遅延させて遅延クロックを出力
し、遅延量が可変の可変ディレイと、前記遅延クロックに応じて、タイミング調整の対象とな
る対象信号を生成するタイミング調整信号発生回路と、前記対象信号の前記分周されたクロックに対する位相の
進み具合を比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイ
における遅延量を制御するディレイ制御ポインタとを備
え、前記対象信号が前記クロックに対して所定の位相に
なるように制御するクロックタイミング安定化回路を有
する半導体装置において、前記分周器は、設定信号に応じて、分周比を初期値にリ
セットすることを特徴とする半導体装置。
【請求項５６】前記クロックを分周し、分周比が可変
である分周器と、分周されたクロックを遅延させて遅延クロックを出力
し、遅延量が可変の可変ディレイと、前記遅延クロックに応じて、タイミング調整の対象とな
る対象信号を生成するタイミング調整信号発生回路と、前記対象信号の前記分周されたクロックに対する位相の
進み具合を比較する位相比較器と、該位相比較器の比較結果に基づいて、前記可変ディレイ
における遅延量を制御するディレイ制御ポインタとを備
え、前記対象信号が前記クロックに対して所定の位相に
なるように制御するクロックタイミング安定化回路を有
する半導体装置において、前記ディレイ制御ポインタの前記制御値を当該半導体装
置の外部に読み出すポインタ値読み出し回路を備えるこ
とを特徴とする半導体装置。
【請求項５７】可変ディレイでクロックを遅延させ、
該遅延されたクロックに対して第１の所定位相になるよ
うに調整して入力タイミングクロックを発生させるディ
レイ・ロックド・ループを有する入力タイミングクロッ
ク発生回路と、前記入力タイミングクロックに同期して前記出力データ
をラッチする入力バッファとを備える半導体装置のセッ
トアップ／ホールド時間を測定する測定方法であって、テストモード信号に応じて、前記入力タイミングクロッ
クを前後にそれぞれ第２の所定位相ずらしたシフトクロ
ックを、前記半導体装置内で発生させ、前記半導体装置内に設けた出力バッファから、前記クロ
ックに同期して出力データを出力し、前記入力バッファで、前記シフトクロックに同期して前
記出力データをラッチし、該ラッチしたデータを前記出力データと比較し、該比較結果を測定データとして出力する工程を、前記第
２の所定位相を変えて行うことを特徴とする半導体装置
の測定方法。