KR19990035792A - 주파수 발생 회로 및 수신 장치 - Google Patents

주파수 발생 회로 및 수신 장치 Download PDF

Info

Publication number
KR19990035792A
KR19990035792A KR1019980700451A KR19980700451A KR19990035792A KR 19990035792 A KR19990035792 A KR 19990035792A KR 1019980700451 A KR1019980700451 A KR 1019980700451A KR 19980700451 A KR19980700451 A KR 19980700451A KR 19990035792 A KR19990035792 A KR 19990035792A
Authority
KR
South Korea
Prior art keywords
frequency
clock
output
counter
signal
Prior art date
Application number
KR1019980700451A
Other languages
English (en)
Inventor
파울 스테워트 마르스톤
에베르트 데 판 펠듀이젠
Original Assignee
엠. 제이. 엠. 반캄
코닌클리케 필립스 일렉트로닉스 엔. 브이
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엠. 제이. 엠. 반캄, 코닌클리케 필립스 일렉트로닉스 엔. 브이 filed Critical 엠. 제이. 엠. 반캄
Publication of KR19990035792A publication Critical patent/KR19990035792A/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0331—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop with a digital phase-locked loop [PLL] processing binary samples, e.g. add/subtract logic for correction of receiver clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/02—Automatic control of frequency or phase; Synchronisation using a frequency discriminator comprising a passive frequency-determining element

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

수신 장치는 클럭 주파수 발생 장치를 포함하며 이 클럭 주파수 발생 장치는 제 1 실시예에서는 주파수가 원하는 클럭 주파수보다 더 높은 저가의 발진기를 포함하며 제 2 실시예에서는 주파수가 원하는 클럭 주파수보다 더 낮은 저가의 발진기를 포함한다. 상기 저가의 발진기의 출력으로부터 펄스를 감소시킴으로써(제 1 실시예) 또는 상기 저가의 발진기의 출력에/으로부터 펄스를 부가/감소시킴으로써(제 2 실시예), 특정한 허용 공차 범위 내에서 안정한 클럭 주파수가 발생된다. 상세히 설명하면, 수신 장치는 전송된 신호를 수신하는 수단(10, 12)과, 전송되어 수신된 신호로부터 반복 기준 신호를 유도하는 수단(14, 16)과, 실질적으로 원하는 주파수에 해당하는 주파수를 갖는 클럭 신호를 발생하는 클럭 신호 발생 수단(22, 24, 32), 및 연속적인 기준 신호들 사이의 각각의 시간 주기에서 발생된 클럭 주파수가 임의로 설정된 값과 관련해서 변하는지를 판단하고 발생된 클럭 신호의 주파수를 조정하는데 사용되는 제어 신호를 제공하는 수단(36, 42, 46)을 포함한다.

Description

주파수 발생 회로 및 수신 장치
여러 종류의 주파수 발생 회로가 당 분야에 공지되어 있다. 예를 들어 온도 제어 수정 발진기가 공지되어 있는데 통상적으로 주파수 안정성을 위해 높은 허용 공차 수정(high tolerance crystal)을 필요로 한다. 수정을 정밀하게 절단할수록 비용은 더 많이 들어간다. 주파수의 안정성을 위해서 온도 제어 오븐에 수정을 위치시키는 것이 공지되어 있다. 무선 장치 특히 휴대용 무선 장치에서 오븐을 사용하면 공간을 차지하고 상당한 전력을 소모한다는 단점을 갖는다.
DE 44 03 1241 A1 에는 클럭 회로에서 수정 발진기를 동기화시키기 위해 정교한 무선 타이밍 신호를 사용하는 무선 클럭 회로가 개시되어 있다.
주파수 합성기 회로도 또한 알려져 있는데 일반적으로 분할 동작에 의해 원하는 주파수를 얻는 고 안정 기준 발진기를 필요로 한다.
본 발명은 주파수 발생 회로 및 이 주파수 발생 회로를 포함하는 수신 장치에 관한다. 수신 장치의 예로는 디지털 페이징 수신기가 있다.
본 명세서에서 "수신 장치" 라는 용어는 응답 재 페이징 장치나 무선 및/또는 셀룰러 전화기를 포함할 수 있는 송수신기 장치의 적어도 수신부를 포함하는 것으로 이해해야 한다.
도 1은 수신된 페이징 신호에서 연속적인 동기화 코드 워드의 발생을 도시하는 타이밍 다이어그램.
도 2는 본 발명의 일 실시예의 블록도.
도 3은 본 발명의 제 2 실시예의 블록도.
도 4는 보정되지 않은 클럭 펄스 파형과 보정된 클럭 펄스 파형에 대한 파형 다이어그램.
도 5는 소프트웨어를 포함하는 본 발명의 실시예의 하드웨어의 개략적인 블록도.
도 6은 도 5에 도시된 실시예와 관련된 동작의 흐름도.
본 발명의 목적은 저가의 수정 발진기를 사용하여 보정된 주파수 발생 수단을 제공하는 것이다.
본 발명의 한 관점에 따라 주파수 발생 회로가 제공되며 이 주파수 발생 회로는 외부 소스에 의해 주파수 발생 회로로 반복 기준 신호를 유도하는 수단과, 원하는 주파수에 실질적으로 대응하는 주파수를 갖는 클럭 신호를 발생하는 수단과, 연속하는 기준 신호들 사이의 각각의 시간 주기에서 발생된 클럭 주파수가 임의로 설정된 값과 관련해서 변하는지를 판단하며 발생된 클럭 신호의 주파수를 조정하기 위해 사용되는 제어 신호를 제공하는 수단을 포함한다.
본 발명의 다른 관점에 따라, 수신 장치가 제공되며 이 수신 장치는 전송된 신호를 수신하는 수단과, 수신된 신호로부터 반복 기준 신호를 유도하는 수단과, 원하는 주파수에 실질적으로 대응하는 주파수를 갖는 클럭 신호를 발생하는 클럭 신호 발생 수단과, 연속적인 기준 신호들 사이의 각각의 시간 주기에서 발생된 클럭 주파수가 임의로 설정된 값과 관련해서 변하는지를 판단하며 발생된 클럭 신호의 주파수를 조정하는데 사용되는 제어 신호를 제공하는 수단을 포함한다.
본 발명은 셀룰러 및 무선 전화기 및 디지털 페이징과 같은 애플리케이션에서 신호 타이밍이 통상적으로 5 ppm(parts per million)으로 정확하게 기준 신호로서 사용될 수 있는 신뢰성에 기초한다. 연속적인 동기화 코드 워드 사이의 시간 주기가 실질적으로 일정하기 때문에 모든 실제적인 목적상 연속적인 시간 주기의 지속 기간이 실질적으로 일정하고 전송 안테나로부터의 전파 시간과는 독립적이며 그래서 전송 안테나로부터의 거리에 관계없이 유지된다.
본 발명을 첨부된 도면을 참조해서 예를 들어 설명한다.
도면에서 동일한 참조 부호는 대응하는 특징을 나타내는데 사용되었다.
도 1을 참조하면 동기화된 신호 프로토콜을 갖는 페이징 시스템의 보정된 시간 인터벌에서 발생하는 동기화 코드 워드 SCW의 발생을 도시한다. 도시된 실시예에서 프로토콜은 6.8초의 지속 기간을 갖는 사이클을 포함한다. 각각의 사이클은 3개의 배치 B1, B2, B3으로 분할되는데 각각의 배치는 2.2667s의 지속 기간을 갖는다. 각각의 배치에는 어드레스/데이터 코드 워드가 될 수 있는 코드 워드가 포함된 복수의 프레임(도시되지 않음)이 포함되어 있다. 페이징 수신기에 제공된 디코더는 각각의 동기화 코드 워드의 종료의 발생에서 타이밍 펄스를 생성하는 수단을 포함한다.
도 2에서 안테나(10)에 의해 수신된 입력 신호는 수신기 단(12)에 인가된다. 수신기 단(12)에서 복조된 신호는 디코더(14)에 인가되는데 이 디코더는 동기화(sync) 코드 워드 검출기(16)를 포함한다. 검출기(16)는 sync 코드 워드가 출력(18)상에서 검출되었다는 표시를 제공하는 수단을 포함한다. sync 코드 워드가 검출되었다는 표시는 동기화 코드 워드의 종료에서 발생되는데 이것은 시작에서보다도 더 정확한 시간 기준이다. 디코더(14)는 주파수 발생 회로가 제공하는 클럭 신호를 수신하기 위한 입력(20)을 갖는다.
주파수 발생 회로는 200 ppm 에 이르는 높은 허용 공차 수정을 갖는 저가의 수정 발진기(22)를 포함한다. 수정 발진기의 공칭 출력 주파수는 디코더(14)의 클럭 입력(20)으로 제공되는 클럭 신호의 주파수보다 더 높다. 수정 발진기(22)의 출력은 본 실시예에서 카운터(24)를 포함하는 조정 가능 누산기에 먼저 인가되는데 상기 카운터는 입력(26, 28)을 포함하고 이 입력들에 카운터 다운 또는 업의 모듈러스(modulus)를 조정하기 위한 신호가 인가된다. 카운터(24)는 오버플로 출력(30)을 갖는다. 카운터(24)는 카운터의 카운트가 현재의 모듈러스 값과 같고 그래서 오버플로 펄스가 출력(30)에 제공될 때에 동작한다.
영국 특허 명세서 GB-A-2062315의 도 1 및 2를 참조해서 설명된 형태가 될 수 있는 펄스 스왈로우 회로(pulse swallow circuit)는 수정 발진기(22)의 출력을 수신하도록 접속된 입력과 카운터(24)의 출력에 접속된 감산 입력(34)을 갖는다. 펄스 스왈로우 회로(32)의 동작에서 입력(34)에 오버플로 펄스가 발생할 때 수정 발진기 주파수의 사이클은 스왈로우 되거나(swallowed) 제거된다. 이 네트 효과(net effect)는 수정 발진기(22)로부터의 공칭 주파수를 디코더(14)에 필요한 클럭 주파수의 공칭 주파수에 가까운 값으로 감소시킨다.
클럭 신호의 주파수를 제어하기 위해, 프리-러닝(free-running) 카운터(36)가 제공되는데 이 카운터는 펄스 스왈로우 회로(32)로부터 유도되는 클럭 신호를 수신하기 위한 입력(38)을 구비한다. 카운터(36)는 sync 코드 워드 검출기(16)의 출력에 접속된 리셋 입력(40)을 구비한다. 일단 카운터(36)가 리셋되면 카운터는 리셋 신호가 입력(40)으로 인가될 때까지 시간 주기 동안 클럭 주파수 신호를 누산한다. 카운터(36)의 모듈러스는 보정된 발진기 주파수가 원하는 주파수에 있다면 연속적인 기준 펄스들 사이의 정수 배로 순환되도록 되어 있다. 그렇지만, sync 동기 코드 워드의 발생에서 클럭 주파수가 높다면 카운터의 최상위 비트는 "0"이 되며(왜냐하면 오버플로잉으로 인해 제로를 통과하기 때문에) 낮다면 최상위 비트는 "1"이 된다(왜냐하면 그 최대값에 아직 도달하지 못했기 때문에).
두 개의 AND 게이트(42, 46)가 제공된다. AND 게이트(42)의 입력들은 sync 동기 코드 워드 검출기(16)의 출력(18)과 카운터(36)의 출력(48)에 접속되어 있으며, 그 출력은 최상위 비트(msb)를 갖는다. 출력(18)은 AND 게이트(46)의 한 입력에 접속되어 있다. 인버터(44)는 AND 게이트(46)의 제 2 입력에 접속되어 있으며 인버터의 입력은 카운터(36)의 출력(48)에 접속되어 있다. AND 게이트(42)는 카운터(24)의 업(up) 입력(26)에 접속되어 있으며 AND 게이트(46)의 출력은 카운터(24)의 다운(down) 입력(28)에 접속되어 있다.
주파수 발생 회로의 동작에서 수정 발진기 주파수의 사이클은 위에서 언급한 바와 같이 스왈로우 되며 그 결과적인 클럭 주파수는 검출기(14)의 클럭 입력(20)과 카운터(36)의 입력(38)에 인가된다. 연속적인 리셋 펄스들이 입력(40)으로 인가되면 클럭 주파수는 높게 되어 출력(48)상의 최상위 비트가 "0" 이 되고 그래서 AND 게이트(46)의 출력이 높게 되고 카운터(24)의 다운 입력(28)에 신호가 인가된다. 이로 인해 모듈러스가 1 만큼 감소되어 수정 발진기 사이클이 더 스왈로우 되고 이에 의해 결과적인 클럭 주파수는 감소하게 된다. 반대로 출력(48)상의 최상위 비트가 "1" 이면 주파수는 낮게 되고 그래서 출력은 AND 게이트(42)에 의해 카운터(24)의 업 입력(26)으로 제공되는데 이것은 그 모듈러스를 감소시키게 되어 펄스가 덜 스왈로우 되어 결과적인 클럭 주파수가 증가하게 된다.
위에서 언급한 회로는 표준 허용 공차 대역 ±100 ppm(parts per million)을 갖도록 절단되는 수정을 사용하는 것에 특히 적절하다. 그렇지만, 다른 허용 공차도 또한 상기 회로를 실행할 때 수용될 수 있다. 몇몇 통상적인 허용 공차를 요약하면 다음과 같다.
수정 절단 ±100 ppm
온도 -6 ppm
수명(5년) ±7 ppm
발진기 성분 및 스트레이 ±8 ppm
전송 비트 레이트 ±5 ppm
전체 허용 공차 +120 내지 -187 ppm 또는 307 ppm의 범위
예를 들어 76800 Hz의 원하는 주파수가 필요하다면 공칭 수정 주파수는 76800 Hz 이상의 최소 187 ppm 이 되어야 한다. 보정되지 않은 발진기 주파수가 필요한 주파수에 접근하기 때문에 펄스 스왈로우 회로(32)의 여기(excitation) 사이의 발진 사이클의 수 n 은 매우 커지게 된다. 그러므로, 모듈러스 수 n, 즉
은 카운터(24)의 크기를 감소시키도록 제한되어야 하는데, 여기서 fOSC는 보정되지 않은 발진기 주파수이고 fMAIN은 필요한 주 클럭 주파수(76800 Hz)이다.
주어진 값에서 카운터(24)의 분해능(resolution)은 다음과 같다.
하나의 배치(B1, B2, 또는 B3)와 관련해서 한 클럭 주기의 분해능은 다음과 같다.
카운터의 분해능은 배치의 주기 2.2667s의 한 클럭 주기의 반, 즉 r = 2.85 ppm 으로 가정하고, 그러면 n ≈ (106/R)1/2= 592 가 된다.
n = 592 가 n의 최소값이고 가장 높은 발진기 주파수 fCRYSTAL+ 120 에 대응하면 n 의 최소값, 보통값, 및 최대값이 다음과 같이 될 수 있다.
nMIN nTYP nMAX
n 592 637 731
r(ppm) 2.85 2.46 1.87
fOSC(Hz) 76930 76920 76905
그러므로, n 이 보통의 값일 때 실제 공칭 수정 주파수는 fOSC의 그것이 된다.
fCRYSTAL= 76920 Hz
이것은 76800Hz + 1570 ppm 의 표준 주파수이다.
도 1에 주어진 사이클 시간, 즉 6.8초를 사용하면 76800 Hz에서의 클럭 사이클의 보정된 수는 52240이 된다.
카운터(36)의 모듈러스는 기대하는 최대 클럭 편차를 허용할 정도로만 필요하다. 예를 들어 수정 절단으로 인한 고정된 허용 공차를 극복하도록 보상 회로가 설정되었다면 발생할 수 있는 가변 허용 공차는 67 + 7 + 5 = 79 ppm 보다 결코 크게 되지 않는다. 실제로 그러한 오프셋이 발생하여 동작 동안 보상되지 않은 채 유지된다면 배치의 종료 쪽으로 나타나는 데이터는 회복되지 않는다.
522240 이 255×211이고 그래서 11 비트 카운터가 6.8s 주기에서 255번 사이클 된다는 것을 유념해야 한다. ±79 ppm 은 522240에서 ±41 클럭과 같다. 이것은 가장 큰 값이며 클럭 사이클의 카운터(24)는 한 6.8s 주기에서 기대되는 수와는 다르게 될 수 있다. 그러므로 모듈러스 ±64의 7 비트 카운터는 전체 발진기 오프셋 범위를 안정하게 수용하게 된다. 양호하게는 카운터의 모듈러스는 충분히 크게 되어 한 모듈러스 값의 등급의 크기를 갖는 에러는 생기지 않게 될 것인데 왜냐하면 그렇지 않으면 잘못된 방향으로의 보정이 이루어지게 되는 위험이 존재하기 때문이다. 출력(48)상의 msb가 1 이면, sync 코드 워드는 이전의 것에 비해 늦게 검출되며 그래서 보상된 클럭이 전송된 데이터에 비해 빠르게 러닝된다. 그러한 경우에, 카운터(24)의 모듈러스는 감소되며(n≤n-1에 따라) 이로 인해 6.8s 마다 클럭 주기가 더 스왈로우된다. 결론적으로 내부 클럭 레이트는 2와 3 ppm 사이에서 감소된다.
반대로, msb가 0 이면 n 값은 증가되어 내부 클럭 레이트가 증가하게 된다.
낮은 노이즈 레벨에서 연속적으로 데이터를 수신하는 조건하에서는 내부 클럭이 수신된 데이터 레벨의 6 ppm 내에서 유지된다. 6.8 주기당 3 ppm 이상의 온도 변화는 정확하게 추적할 수 있다.
예를 들어 전송 중의 의도적인 브레이크나, 페이드(fade) 때문에 데이터가 디코더(14)에서 무용지물이 될 때, 또는 캐리어 손실 모드(carrier lost mode)를 가정하면, sync 코드 워드가 검출되기 않기 때문에 보상값은 일정하게 유지될 것이다.
도 3은 보정되지 않은 발진기 주파수가 보정되지 않은 클럭 주파수보다 더 낮거가 또는 높을 수 있는 정도까지 보정되지 않은 발진기 주파수가 변할 때 주파수를 정확하게 할 수 있는 본 발명의 실시예를 도시한다. 주파수가 낮은 경우에는 펄스가 부가된다.
도시된 수신 장치는 안테나(10)를 포함하는 수신부(12)를 포함한다. 수신부(12)는 디코더(14)에 신호를 제공하며 이 신호는 디코더에서 디코드되며 상기 디코더에는 sync 코드 워드 검출기(16)가 포함되어 있다. 마이크로컨트롤러(50)는 상기 디코더(16)에 결합되어 있고 판독 전용 메모리(52)에 저장된 프로그램 소프트웨어에 따라 동작된다. 디코더(14)는 후술하는 바와 같은 클럭 주파수 발생 회로로부터 유도되는 보정된 클럭 신호를 위해 클럭 입력(20)을 갖는다.
클럭 신호 발생 회로는 저가의 수정 발진기(22)를 포함하며 상기 발진기는 예를 들어 76.8 kHz의 보정된 클럭 주파수와 관련해서 변하는 출력 주파수를 발생하며, 이 주파수는 디코더의 입력(20)으로 제공된다. 보정되지 않은 클럭 신호는 본 실시예에서 16 단 프리 러닝 다운-카운터인 인터벌-카운터(54)의 클럭 입력(56)으로 제공된다. 카운터(54)에 로드된 최상위 7 비트가 후술되는 인터벌 레지스터(58)의 출력으로부터 유도되며 최하위 9 비트는 재로드되는 2진수 "1"을 포함한다. 카운터(54)의 모든 출력 "0's"는 카운터(54)의 로드 입력(62)과 2개의 입력 AND 게이트(64, 66)의 입력들에 각각 결합되어 있다. AND 게이트(64, 66)는 각각 "부가(add)" 와 "삭제(delete)" 신호를 제공하는데 이 신호들은 D형 플립-플롭(68, 70)의 D 입력들로 인가된다. 보정되지 않은 클럭 신호는 플립-플롭(68)의 클럭 입력 C와, 인버터(72)와, 2-입력 AND 게이트(74)의 한 입력에 인가되며, 상기 게이트(74)의 제 2 입력은 플립-플롭(70)의 출력으로부터 유도된다. 인버터(72)의 출력은 플립-플롭(70)의 클럭 입력 C와, 지연 단(76)과, 3 입력 AND 게이트(78)의 한 입력으로 인가된다. 플립-플롭(68)의 Q 출력은 AND 게이트(78)의 제 2 입력에 결합되어 있다. 통상적으로 보정되지 않은 클럭 주기의 1/4의 등급의 시간 지연을 갖는 지연 단(76)의 출력은 인버터(80)와 2 입력 AND 게이트(82)의 한 입력에 결합되어 있으며, 상기 게이트(82)의 제 2 입력은 AND 게이트(74)의 출력으로부터 유도된다. 인버터(80)의 출력은 AND 게이트(78)의 제 3 입력에 결합되어 있다. AND 게이트(78, 82)의 출력들은 OR 게이트(84)의 입력들에 각각 접속되어 있으며 상기 OR 게이트의 출력으로부터 보정된 클럭 주파수가 유도된다.
상기 보정된 클럭 신호는 디코더의 입력(20)과 측정 카운터(36)의 클럭 입력(38)으로 제공되며, 상기 측정 회로는 리셋 입력(40)을 가지며 이 리셋 입력은 sync 코드 워드 검출기(16)의 출력에 접속되어 있다. 카운터(36)는 그 msb 단(86)으로부터의 출력(48)을 갖는다. 입력들을 갖는 논리 단(88)이 제공되는데, 상기 입력들은 sync 코드 워드 검출기(16)의 출력을 수신하고, msb 단(86)의 출력(48)을 수신하고, 인터벌 레지스터(58)의 모든 "1"s 출력을 수신하며, 셋/리셋/토글 플립-플롭(90)의 Q 출력을 수신한다. 마이크로컨트롤러(50)는 인터벌 레지스터(58)에 7 비트를 로드한다.
논리 단(88)은 인터벌 레지스터(58)의 대응하는 입력 Incr 및 Decr에 연결되어 있는 증가 및 감소 출력과 플립-플롭(90)의 토글 입력 T에 연결되어 있는 토글 출력을 제공한다.
마이크로컨트롤러(50)는 입력 레지스터(58)의 로드 입력 L 과 입력 AND 게이트(92, 94)의 입력들에 연결되어 있는 로드 신호를 제공한다. 마이크로컨트롤러(50)는 7 비트가 포함되어 있는 8 비트를 병렬로 제공하는데 상기 7 비트는 인터벌 레지스터(58)로 로드된다. 이 8 비트는 AND 게이트(92)의 입력과 인버터(96)에 인가되며, 인버터의 출력은 AND 게이트(94)의 제 2 입력에 인가된다. AND 게이트(92, 94)의 출력은 플립-플롭(90)의 셋 S 및 리셋 R 에 각각 인가된다. 플립-플롭(90)의 Q 및 는 AND 게이트(64, 66)의 제 2 입력들에 각각 인가된다.
인터벌 레지스터(58)는 7 비트 병렬 출력을 제공하는데 이 출력은 인터벌 카운터(54)의 msb 위치와 마이크로컨트롤러(50)에 인가된다.
본 실시예의 동작상의 기본적인 개념은 클럭 펄스를 규칙적인 인터벌로 부가 또는 삭제함으로써 발진기(22)의 부정확성을 보상하는 것이다. 클럭 펄스가 부가되어야 하는지 삭제되어야 하는지 또한 인터벌이 증가되어야 하는지 또는 감소되어야 하는지를 결정하기 위해 수신된 두 개의 동기화 워드 사이의 시간이 측정된다. 전송 비트 레이트는 ±5 ppm 내의 정확성을 갖는 것으로 가정한다.
이 측정을 위해 프리 러닝 7-비트 업-카운터(36)는 그 입력(38)으로 인가되는 보정된 클럭 신호에 의해 클럭된다. 이 카운터는 27배의 일련의 클럭후 항상 동일한 위치를 갖는다. 입력(40)에 sync 코드 워드가 발생하면 출력(48)상의 최상위 비트(msb)의 값이 주목되고 카운터(38)는 리셋된다.
msb 가 "0" 이면 측정 카운터(36)는 고속으로 동작하게 되고 그래서 클럭 펄스를 삭제하는 인터벌이 감소해야만 되거나 또는 클럭 펄스를 부가하는 인터벌이 증가해야만 된다. msb 가 "1" 이면 측정 카운터(36)는 저속으로 동작하게 되고 그래서 클럭 펄스를 삭제하는 인터벌은 증가해야만 되거나 또는 클럭 펄스를 부가하는 인터벌이 감소되어야만 한다. 부가 또는 삭제는 플립-플롭(90)에 의해 결정된다.
인터벌은 인터벌 카운터(54)에 의해 생성되는데 상기 인터벌 카운터는 발진기(22)로부터 유도되는 보정되지 않은 클럭 신호에 의해 클럭된다. 이 다운-카운터(54)가 제로에 이르면 클럭 펄스는 부가되거나 삭제된다. 다음의 인터벌에 대한 길이를 결정하는 값과 함께 재로드된다.
인터벌 레지스터(58)에 의해 인터벌 값이 주어지는데 이것은 증가되거나 감소될 수 있다. 인터벌의 증가 또는 감소는 위에서 언급한 바와 같이 측정 회로(36)의 msb에 의해 결정된다. 인터벌 레지스터(58)가 그 최대값(모든 "1"을 포함하여)에 다다르고 msb 가 증가가 이루어져야 함을 나타낼 때는, 오버플로우가 없기 때문에 증가가 일어나지 않으며, 그 대신에 논리 단(88)이 출력을 생성하는데 이 출력으로 인해 플립-플롭(90)이 토글된다.
시스템 리셋에서 인터벌 레지스터(58)와 플립-플롭(90)은 마이크로컨트롤러(50)에 의해 로드된다. 로딩값은 생성에서 확립된 발진기 주파수의 편차에서 유도될 수 있으며 EEPROM에 저장된다. 대안적으로 자기-정렬(self-alignment)이 이루어지도록 모든 "1"이 될 수 있다.
펄스를 부가하거나 삭제하기 위해, 발진기(22)로부터의 보정되지 않은 클럭 신호는 인버터(72)에서 반전되며 또한 AND 게이트(74, 78, 및 82) 및 인버터(80)에 의해 펄스들은 구형파의 상승 및 하강 엣지에서 생성될 수 있다. 공칭 펄스 지속 기간은 76.8 kHz의 1/4 주기, 즉 3.25μsec 로 되어야 한다. 그렇지만, 허용 공차는 발진기 출력의 충격 계수(duty cycle)에 따라 매우 커질 수 있다.
통상적으로 클럭 펄스는 구형파의 상승 엣지에서 발생된다. 펄스가 삭제되어야만 할 때 D형 플립-플롭(70)은 구형파의 하강 엣지에서 설정되며 이것은 다음의 상승 엣지에서 펄스를 금지시킨다.
펄스가 부가되어야만 할 때는 D형 플립-플롭(68)이 구형파의 상승 엣지에서 설정되어 다음의 하강 엣지에서 펄스를 인에이블시킨다. 펄스를 부가하거나 삭제하는 동작은 진리표의 구성을 고침으로써 수정할 수 있다.
도 4에서 위 도면은 발진기(22)에 의해 생성되는 보정되지 않은 파형을 도시하며 아래 도면은 펄스가 A 에서는 부가되고 D 에서는 삭제된 보정된 클럭 신호를 도시한다.
인터벌 레지스터(58)가 증가되어야 하는지 또는 감소되어야 하는지를 결정하기 위해 보정된 클럭 펄스의 레이트는 수신된 sync 워드를 참조해서 측정된다. 7-비트 측정 카운터(36)는 보정된 클럭 펄스로 동작한다. sync 워드가 정확하게 수신되었다면 카운터(36)의 msb 는 플립-플롭(90)의 상태와 함께 사용되어 인터벌 레지스터(58)를 증가시키거나 감소시킨다. 동시에 카운터(36)는 리셋된다.
보정된 클럭 주파수가 느릴 때 측정 카운터(36)는 제로 상태로 이르지 않게 될 것이고 다음 sync 워드가 도착할 때 그래서 msb는 "1"이 될 것이다. 반대로 클럭이 빠를 때는 카운터(36) 값이 제로보다 크게 될 것이고 msb 는 "0"이 될 것이다. 클럭 주파수가 보정될 때 카운터(36)는 정확하게 제로가 될 것이지만 이 상황은 "빠르게" 일어날 것이고 그래서 인터벌 레지스터(58)는 항상 증가되거나 감소하게 될 것이다. 인터벌의 증가 및 감소 사이의 비는 평균 클럭 속도를 전송기의 정확성에 따라 76.8 kHz 의 정확한 주파수에 근접하게 할 것이다.
7-비트 측정 카운터(36)로 수용될 수 있는 최대 주파수 편차는 다음과 같이 계산될 수 있다.
측정 카운터(36)는 ±64의 값을 유지할 수 있다. 보정된 클럭은 연속적인 sync 워드 사이의 64 펄스들의 차이보다 더 느리거나 더 빠르게 되도록 나타날 때, 실제로 너무 빠를 때 클럭이 너무 느리게 된다거나 또는 그 반대로 되는 것을 알 수 있다.
플립-플롭(90), 인터벌 레지스터(58), 및 인터벌 카운터(54)의 동작을 이제 설명하기로 한다. 초기화일 때 마이크로컨트롤러(50)는 8-비트 값을 제공한다. 8-비트 중 7 최하위 비트는 인터벌 레지스터(58)에 로드되고 8 비트값 중 최상위 비트는 AND 게이트(92) 및 인버터(96)에 인가된다. 인터벌 레지스터(58)는 16-비트 인터벌 카운터(54)의 최상위 7 비트를 로드하는데 사용된다. 최하위 9 비트는 "1"s 와 함께 로드된다. 로딩은 인터벌 카운터(54)가 제로로(모두 "0"s)다운 카운트될 때 행해진다. 또한 이 때 클럭 펄스는 플립-플롭(90)에 따라 부가되거나 삭제된다.
sync 워드가 수신될 때 인터벌 레지스터(58)는 측정 카운터(36)의 msb와 플립-플롭(90)의 상태에 따라 증가되거나 감소된다. 그렇지만, 인터벌 레지스터(58)가 모든 "1"s를 포함하고 msb 및 플립-플롭(90)에 따라 인터벌 레지스터(58)가 증가될 때, 증가는 일어나지 않으며 그 대신에 플립-플롭(90)은 토글된다. 다음의 표는 증가/감소 및 토글 논리를 나타낸다. 첫 번째 4 행은 인터벌 레지스터(58)로부터의 모든 "1"s 출력이 존재하지 않을 때의 정상적인 동작에 관한 것이고 아래 4 행은 인터벌 레지스터(58)에서 0/1 상황이 발생할 때의 상황에 관한 것이다. 이것은 예를 들어 스위치 온에서 또는 발진기 주파수가 원하는 주파수 근처에 있을 때 발생한다.
입력 출력
측정 카운터(36)의 msb 플립-플롭(90)(+ = 부가,- = 삭제) 모두 "1"s 인터벌 레지스터(58) 플립-플롭(90)
0 - 0 감소 변화없음
1 - 0 증가 변화없음
0 + 0 감소 변화없음
1 + 0 증가 변화없음
0 - 1 감소 변화없음
1 - 1 변화없음 토글
0 + 1 변화없음 토글
1 + 1 감소 변화없음
인터벌 레지스터(58) 및 플립-플롭(90)의 내용은 예를 들어 전송의 종료에서 마이크로컨트롤러(50)에 의해 판독될 수 있다.
인터벌 레지스터(58)를 1만큼씩 증가시키거나 감소시킬 때 ppm에서의 보정의 상대적 증가 또는 감소 인터벌 레지스터의 절대값에 크게 의존한다. 레지스터의 실제 내용에 의거해서 인터벌 레지스터(58)를 증가시키거나 감소시킴으로써 안정화 시간(stabilisation time)은 짧아질 수 있다. 이것을 실행하는 한 가지 방법은 인터벌 레지스터(58)의 msb가 "1"(값 64-127)인 것으로 판단될 때 1 대신에 16 만큼씩 증가시키거나 감소시키는 것이다. 도 3을 참조하면, Incr/Decr 16 라인 97(점선으로 도시됨)은 논리 단(88)을 인터벌 레지스터(58)의 입력에 결합시키고 레지스터(58)의 msb는 라인(58)(점선으로 도시됨)에 의해 논리 단(88)의 입력에 결합되어 있다.
안정화 시간을 단축하려는 이 접근은 큰 온도 변화를 추적할 때 효과적인 것으로 밝혀졌다.
실시예는 이제 보정 방법을 부분적으로 소프트웨어적으로 실행하는 것에 대해 설명할 것인데 이 방법은 측정 및 보정 인터벌을 특정한 요구 및 상황에 적합시키도록 유연성을 제공하는 이점이 있다.
소프트웨어 실행과 함께 클럭 펄스를 부가하거나 삭제하는 방법은 도 3에 도시된 바와 같이 동일하게 유지할 수 있다. 측정 카운터는 보정된 클럭에 의해 클럭되어 계속해서 러닝한다. 프로세서가 msb를 판독하면 0 으로 리셋될 것이다. 이 방법에서 프로세서는 측정 지속 기간을 결정한다.
msb의 상태는 인터벌이 증가될 것인지 감소될 것인지를 판단한다.
도 5는 플립-플롭(90)의 장치, 인터벌 레지스터(58), 및 소프트웨어 제어용 인터벌 카운터(54)를 도시한다.
소프트웨어는 펄스가 부가되어야 하는지 감소되어야 하는지를 결정하기 위해 플립-플롭(90)을 셋 또는 리셋시키고 인터벌 레지스터(58)에 클럭 펄스의 수의 512 배를 로드한다. 인터벌 카운터(54)가 모든 "0"s 에 다다를 때 클럭 펄스는 증가되거나 삭제되고 카운터(54)에는 인터벌 레지스터(58)로부터 최상위 7 비트가 로드되며 9 최하위 비트는 모두 "1"s 이 된다.
설명의 편리상 소프트웨어 개념을 sync 코드 워드가 1200 보(baud)로 발생할 때 매 480ms 마다 발생하는 POCSAG에서의 클럭 보정을 참조해서 설명한다. 모든 sync 코드 워드에서, 프로세서에는 인터럽트가 주어진다. 일단 매 3 개가 인터럽트 되면 측정 카운터(36)의 msb 가 판독되고 카운터는 리셋된다. 이때 인터벌 레지스터(58)와 플립-플롭(90)은 다음과 같은 차이점을 고려하여 하드웨어 실행에 대해 위에서 도시된 표에 언급된 바와 동일한 방식으로 프로세서에 의해 다루어진다.
플립-플롭(90)의 상태와 인터벌 레지스터(58)의 내용은 내부 RAM 위치에 제공된다. 위에서 언급한 표에서 인용한 입력들은 이 RAM 위치로부터 발생된다. 여기서 "모든"1"s"는 부가(addition)가 일어난다면 인터벌 레지스터(58)가 오버플로우된다는 것을 의미한다. 마지막으로, 인터벌 레지스터의 증가 및 감소는 다음의 표에 도시된 바와 같이 내부 레지스터의 현재의 내용에 따른 양에 따라 행해진다.
인터벌 레지스터의현재의 내용 인터벌 레지스터가 증가되거나 또는 감소되는 것에 의한 양 보정 단계 크기(ppm)
15까지 1 ＞2.81
16 - 31 2 3.7 - 5.62
32 - 47 3 2.5 - 5.5
48 - 63 5 2.35 - 4.15
64 - 95 9 1.9 - 4.2
95 - 127 19 2.28 - 3.00
평균 보정은 적어도 단계당 3 ppm 이다.
도 6은 sync 코드 워드 인터럽트 루틴의 클럭 보정 일부에 대한 흐름도이다.
인터럽트가 발생하면 인터럽트 카운트는 감소된다. 카운트가 1 이면 값이 감소되며 이와 함께 인터벌 레지스터는 (위의 두 번째 표에 따라) 수정된다. 인터럽트 카운트가 0에 다다르면 인터벌 레지스터는 새롭게 된다. 이것은 매 3 인터럽트마다 발생한다. 인터벌 레지스터(58)가 새롭게 되는 것은 첫 번째 위의 표에 따라 행해진다.
RAM 위치 : 인터럽트 카운트
Add/sub 값
인터벌 값 및 +/- 비트
조건 : "인터럽트 카운트"는 1-3이다.
도 6을 보다 상세히 참조해 보면, 블록(100)은 인터럽트 카운트의 감소에 관련된다. 블록(102)에서 카운트가 제로인지를 알기 위해 검사가 이루어진다. 대답이 N(아니오)이면 카운트가 "1"일 때 블록(104)에서 검사가 이루어진다. N 이 아니라면 흐름도는 다시 블록(106)으로 진행한다. 그렇지만, 카운트가 "1"(Y)이면 블록(108)에서 더하기/빼기 값이 "1"로 설정된다. 블록(110)에서, 인터벌 값에서 "16"이 감해지고 블록(112)에서 인터벌 값이 네거티브인지를 알기 위해 검사가 이루어진다. Y 이면 흐름도는 블록(106)으로 되돌아간다. 대안적으로 N 이면 블록(114)에서 더하기/빼기 값이 "2"로 설정된다. 블록(116)에서, 인터벌 값에서 "16" 이 감해지고 블록(118)에서, 인터벌 값이 네거티브인지를 알기 위해 검사가 이루어진다. Y 이면 흐름도는 블록(106)으로 되돌아간다. 대안적으로 N 이면 블록(120)에서 더하기/빼기 값이 "3"으로 설정되고 블록(122)에서 인터벌 값에서 "16"이 감해진다. 블록(124)에서 인터벌 값이 네거티브인지를 알기 위해 검사가 이루어진다. Y 이면 흐름도는(106)으로 되돌아간다. 대안적으로 N 이면 블록(126)에서 더하기/빼기 값이 "5"로 설정된다. 블록(128)에서 인터벌 값에서 "16"이 감해진다. 블록(130)에서 인터벌 값이 네거티브인지를 알기 위해 검사가 이루어진다. Y 이면 흐름도는 블록(106)으로 되돌아간다. 대안적으로 N 이 아니면 블록(132)에서 더하기/빼기 값이 "9"로 설정된다. 블록(134)에서 인터벌 값으로부터 "32"가 감해진다. 블록(136)에서, 인터벌 값이 네거티브인지를 알기 위해 검사가 이루어진다. Y 이면 흐름도는 블록(106)으로 되돌아간다. 대안적으로 N 이 아니면 블록(138)에서 더하기/빼기 값이 "19"로 설정되고 흐름도는 블록(106)으로 되돌아간다.
블록(102)으로 되돌아가서, 카운트가 제로이면 블록(140)에서 인터럽트 카운트가 "3"으로 설정된다. 블록(142)에서 측정 카운터(36)(도 3)의 msb가 판독된다. 블록(144)에서 msb가 "1"인지를 알기 위해 검사가 이루어진다. 대답이 예(Y)이면 블록(146)에서 더하기/빼기 비트가 제로인지를 알기 위해 검사가 이루어지며 블록(144)에서 대답이 아니오(N)이면 블록(148)에서 더하기/빼기 비트가 "1"인지를 알기 위해 검사가 이루어진다. 블록(146)에서의 대답이 아니오(N)이고 블록(148)에서의 대답이 예(Y)이면 블록(150)에서 인터벌 값에서 더하기/빼기 값이 감해진다. 블록(152)에서 새로운 값이 RAM 에 저장되고 블록(154)에서 새로운 값이 인터벌 레지스터로 로드된다. 그런 다음 흐름도는 블록(156)으로 진행한다.
블록(146)으로부터의 대답이 예(Y)이고 블록(148)에서의 대답이 아니오(N)이면 블록(158)에서 인터벌 값에 더하기/빼기 값이 더해진다. 블록(160)에서, 내부값 카운터가 오버플로우되면 검사가 이루어진다. N 이면 블록(162)에서 새로운 값이 RAM에 저장된다. 이 새로운 값은 블록(164)에서 인터벌 레지스터로 로드된다. 그런 다음 흐름도는 블록(166)으로 진행한다.
블록(160)으로부터의 대답이 예(Y)이면 블록(168)에서 더하기/빼기 비트가 토글된다 블록(170)에서 원래의 값이 인터벌 레지스터로 로드되고 흐름도는 블록(172)으로 진행한다.
위에서 언급한 주파수 발생 회로는 다른 공지된 페이징 시스템과 함께 사용될 수 있는데 그러한 예로는 "ERMES"로 알려진 "ETSI 표준과 "FLEX"로 알려진 모토로라 주변 장치 표준이 있다. 특히 측정 카운터(36)의 용량은 각각의 표준에 알맞도록 조정되어야 한다. ERMES와 함께 사용되는 경우 두 동기화 이벤트 사이의 시간이 1 사이클이 될 것이고 이것은 1분에 해당한다. 76.8 kHz의 클럭 주파수에서 클럭 펄스의 수는 한 사이클에 4,608,000이 된다. 한 사이클의 주기를 넘어서면 230 클럭 펄스의 등급의 오프셋이 발생할 수 있다. 그러한 오프셋과 조화를 이루기 위해서는 적어도 9-비트 측정 카운터가 필요하게 된다.
FLEX의 경우에는 사이클 주기가 4 분이고 프레임은 1.875초의 지속 기간을 갖는다. 측정 카운터가 프레임 주기를 넘어서 동작하게 되면 7-비트 측정 카운터는 충분하게 된다. 그렇지만, 4 분 사이클 주기가 사용되었다면 76.8 kHz에서 18,432,000 클럭 펄스가 존재하게 된다. 50 ppm의 지속 기간이 가정되면 900 클럭 펄스 이상의 오프셋이 발생할 수 있고 그러한 오프셋과 조화를 이루기 위해 적어도 11 비트의 측정 카운터가 필요하게 된다.
어느 경우이든지, 1분(ERMES)의 측정 시간과 4분(FLEX)의 측정 시간은 1 펄스에 의한 보정 메커니즘 증가/감소는 너무 길어서 수렴되지 않는다는 것을 의미한다. 이 문제를 극복하기 위해서는 msb의 상태나 측정 카운터(36)의 오버플로우를 적용하기보다는 실제로 측정된 값을 적용하여 소프트웨어 기술에 의해 어떤 값이 인터벌 값이 되어야 하는지를 결정하는 것이 바람직하다.
인터벌 값을 달성하기 위한 한 방법은 클럭 펄스의 수를 카운트하는 것이 될 수도 있는데, 클럭 펄스의 수는 인터벌 카운터(54)의 용량, 216을 초과한다. 각각의 오버플로우에서, 인터럽트는 주어지고 오버플로우의 수를 카운트함으로써 클럭 펄스의 전체수는 결정될 수 있다. 이 수는 보정값과 비교되고 그 차이는 ppm 으로 측정된 실제의 편차로 전송된다. 실제의 편차는 클럭 펄스를 부가하거나 삭제하기 위한 새로운 인터벌 값을 결정하는데 사용된다.
위에서 언급한 바로부터 당 분야에 익숙한 기술인들에게는 다른 변형이 있을 수 있다는 것은 분명하다. 그러한 변형은 수신 장치와 그 부품의 설계, 제조, 및 사용에 이미 공지된 다른 특징을 포함하며 또한 위에서 이미 언급한 특징들을 대신하거나 또는 그 특징들에 부가될 수 있는 다른 특징들을 포함할 수 있다. 비록 청구범위는 본 애플리케이션에서 특정한 특징들의 조합으로 정형화되었지만 본 발명에서 서술된 범주는 어떤 청구항에 현재 청구된 바와 같은 동일한 발명에 관련되는지 안되는지에 상관없이, 본 발명을 행하는 것과 같은 동일한 기술적 문제를 일부 또는 모두 완화하든지 못하다든지에 상관없이 여기서 외적으로 또는 내적으로 또는 그 생성과 관련해서 서술된 새로운 특징이나 또는 그 특징들의 새로운 조합을 포함한다. 본 출원인은 이에 의해 본 애플리케이션 및 본 애플리케이션으로부터 유도된 다른 애플리케이션의 진행 동안 그러한 특징 및/또는 그러한 특징들의 조합에 정형될 수 있다는 알리는 바이다.

Claims (10)

  1. 외부 소스가 생성하는 반복 기준 주파수를 주파수 발생 회로에 유도하는 수단, 실질적으로 원하는 주파수에 해당하는 주파수를 갖는 클럭 신호를 발생하는 수단, 및 연속적인 기준 신호들 사이의 각각의 시간 주기에서 발생된 클럭 주파수가 임의로 설정된 값과 관련해서 변하는지를 판단하며 발생된 클럭 신호의 주파수를 조정하는데 사용되는 제어 신호를 제공하는 수단을 포함하는 것을 특징으로 하는 주파수 발생 회로.
  2. 전송된 신호를 수신하는 수단, 상기 전송되어 수신된 신호로부터 반복 기준 신호를 유도하는 수단, 실질적으로 원하는 주파수에 해당하는 주파수를 갖는 클럭 신호를 발생하는 클럭 신호 발생 수단, 및 연속적인 기준 신호들 사이의 각각의 시간 주기에서 발생된 클럭 주파수가 임의로 설정된 값과 관련해서 변하는지를 판단하며 발생된 클럭 신호의 주파수를 조정하는데 사용되는 제어 신호를 제공하는 수단을 포함하는 것을 특징으로 하는 수신 장치.
  3. 제 2 항에 있어서, 동기화 코드 워드가 실질적으로 동일한 인터벌로 전송되는 시스템에서 사용하기 위해, 상기 반복 기준 신호를 유도하는 수단은 sync 코드 워드 검출기인 것을 특징으로 하는 수신 장치.
  4. 제 3 항에 있어서, sync 코드 워드 검출기는 실질적으로 동기화 코드 워드의 종료에 해당하는 타이밍 펄스를 생성하는 것을 특징으로 하는 수신 장치.
  5. 제 3 항 또는 4 항에 있어서, 클럭 신호 발생 수단은 원하는 주파수보다 더 큰 주파수를 발생하기 위한 수정 발진기, 상기 수정 발진기에 결합된 입력을 갖는 펄스 스왈로우 회로, 조정 가능한 누산기의 출력에 결합된 출력 및 제어 입력을 포함하며, 상기 수정 발진기 출력은 또한 상기 조정 가능한 누산기에 인가되는 것을 특징으로 하는 수신 장치.
  6. 제 5 항에 있어서, 상기 조정 가능한 누산기는 조정 가능한 모듈러스 카운터를 포함하며, 상기 카운터의 모듈러스는 상기 클럭 주파수 판단 수단으로부터의 제어 신호에 응답해서 조정 가능한 것을 특징으로 하는 수신 장치.
  7. 제 5 항 또는 6 항에 있어서, 상기 클럭 주파수 판단 수단은 상기 펄스 스왈로우 회로의 출력에 결합된 입력과, 반복 기준 신호를 제공하는 상기 수단에 결합된 리셋 입력, 및 최상위 비트를 제어 신호로서 제공하는 출력을 구비하는 프리 러닝 카운터인 것을 특징으로 하는 수신 장치.
  8. 제 2 항에 있어서, 클럭 신호 발생 수단을 수정을 포함하되 그 수정의 허용 공차가 원하는 주파수에 주어진 허용 공차보다 실질적으로 더 큰 수정 발진기와, 원하는 주파수에 비해 너무 낮거나 너무 높게 되는 수정 발진기 주파수에 응답해서 수정 발진기의 출력으로부터 펄스를 부가하거나 감소시키며 또한 상기 부가하거나 감소시키는 것이 이루어지는 간격을 연장하거나 짧게 하는 수단을 포함하는 것을 특징으로 하는 수신 장치.
  9. 제 8 항에 있어서, 기준 신호에 의해 결정되는 주기 동안 주파수 보정 회로에 의해 생성되는 펄스를 카운트하기 위해 측정 카운터가 제공되며, 상기 측정 카운터의 최상위 비트(msb)를 검사하기 위해 또한 보정된 신호가 제공되도록 수정 발진기 출력으로부터 펄스를 부가해야 할지 또는 감소해야 할지를 결정하기 위한 수단이 제공되는 것을 특징으로 하는 수신 장치.
  10. 제 8 항 또는 9 항에 있어서, 수정 발진기의 출력에 결합된 인터벌 카운터의 지속 기간을 세팅하는 인터벌 레지스터, 및 비교적 큰 보정이 필요하다는 검출에 응답해서 보정된 주파수가 원하는 주파수의 허용 공차 범위 내에 있다면 보정이 필요한 값보다 더 큰 값만큼 인터벌 레지스터를 증가시키거나 감소시키는 수단을 포함하는 것을 특징으로 하는 수신 장치.
KR1019980700451A 1996-05-23 1997-04-01 주파수 발생 회로 및 수신 장치 KR19990035792A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
GBGB9610801.4A GB9610801D0 (en) 1996-05-23 1996-05-23 Frequency generating circuit
GB9610801.4 1996-05-23

Publications (1)

Publication Number Publication Date
KR19990035792A true KR19990035792A (ko) 1999-05-25

Family

ID=10794196

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980700451A KR19990035792A (ko) 1996-05-23 1997-04-01 주파수 발생 회로 및 수신 장치

Country Status (9)

Country Link
US (1) US6167097A (ko)
EP (1) EP0840965B1 (ko)
JP (1) JPH11510031A (ko)
KR (1) KR19990035792A (ko)
CN (1) CN1198277A (ko)
DE (1) DE69708025T2 (ko)
GB (1) GB9610801D0 (ko)
IN (1) IN191644B (ko)
WO (1) WO1997044930A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030096930A (ko) * 2002-06-18 2003-12-31 삼성전기주식회사 프로그램가능 분주기의 투 모듈러스 카운터
KR100723537B1 (ko) * 2006-09-12 2007-05-30 삼성전자주식회사 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6629256B1 (en) * 2000-04-04 2003-09-30 Texas Instruments Incorporated Apparatus for and method of generating a clock from an available clock of arbitrary frequency
US6504486B1 (en) * 2000-11-06 2003-01-07 Sun Microsystems, Inc. Dual voltage sense cell for input/output dynamic termination logic
US6799134B2 (en) * 2002-08-09 2004-09-28 Texas Instruments Incorporated Characterization of self-timed sequential circuits
US8132041B2 (en) * 2007-12-20 2012-03-06 Qualcomm Incorporated Method and apparatus for generating or utilizing one or more cycle-swallowed clock signals
US7764131B1 (en) 2008-09-23 2010-07-27 Silicon Labs Sc, Inc. Precision, temperature stable clock using a frequency-control circuit and dual oscillators
US7830216B1 (en) * 2008-09-23 2010-11-09 Silicon Labs Sc, Inc. Precision, temperature stable clock using a frequency-control circuit and a single oscillator
US8058940B1 (en) 2008-10-24 2011-11-15 Silicon Laboratories Inc. Dual in-situ mixing for extended tuning range of resonators
JP5124622B2 (ja) * 2010-07-26 2013-01-23 能美防災株式会社 火災感知器および火災報知設備
CN109995346B (zh) * 2019-03-06 2020-08-04 杭州城芯科技有限公司 一种基于时钟吞咽电路的高频时钟同步电路
CN112865791B (zh) * 2021-01-11 2024-01-23 星宸科技股份有限公司 频率产生器装置、图像处理芯片以及频率信号校正方法
CN115037285A (zh) * 2022-05-26 2022-09-09 深圳数马电子技术有限公司 时钟校准装置、设备及方法
CN115001457A (zh) * 2022-05-26 2022-09-02 深圳数马电子技术有限公司 时钟校准电路、装置及方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4280099A (en) * 1979-11-09 1981-07-21 Sperry Corporation Digital timing recovery system
DE3616590A1 (de) * 1986-05-16 1987-11-19 Blaupunkt Werke Gmbh System zur decodierung von datensignalen
US5052026A (en) * 1989-02-07 1991-09-24 Harris Corporation Bit synchronizer for short duration burst communications
JP3181396B2 (ja) * 1992-09-29 2001-07-03 沖電気工業株式会社 クロック発生回路
DE4403124C2 (de) * 1994-02-02 1997-02-13 Telefunken Microelectron Verfahren zum Betrieb einer Funkuhr
JP2929965B2 (ja) * 1995-03-31 1999-08-03 日本電気株式会社 無線通信端局

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030096930A (ko) * 2002-06-18 2003-12-31 삼성전기주식회사 프로그램가능 분주기의 투 모듈러스 카운터
KR100723537B1 (ko) * 2006-09-12 2007-05-30 삼성전자주식회사 클럭 신호 발생 방법 및 장치와 이를 이용한 클럭 주파수제어 방법 및 장치

Also Published As

Publication number Publication date
DE69708025T2 (de) 2002-06-20
IN191644B (ko) 2003-12-13
EP0840965A1 (en) 1998-05-13
WO1997044930A1 (en) 1997-11-27
EP0840965B1 (en) 2001-11-07
US6167097A (en) 2000-12-26
JPH11510031A (ja) 1999-08-31
CN1198277A (zh) 1998-11-04
DE69708025D1 (de) 2001-12-13
GB9610801D0 (en) 1996-07-31

Similar Documents

Publication Publication Date Title
KR19990035792A (ko) 주파수 발생 회로 및 수신 장치
KR100577545B1 (ko) 무선통신장치에서 저전력 클록을 동기시키기 위한 방법
KR0173014B1 (ko) 적응적 무선 수신기 제어 방법 및 장치
JP4994456B2 (ja) 電子機器の効率的なクロック較正
EP1248373B1 (en) Apparatus for and method of generating a clock from an available clock of arbitrary frequency
KR20080068910A (ko) 슬립 클록 주파수를 추정하는 장치 및 방법
KR0148204B1 (ko) 무선 선택 호출 수신기용 시간 보정 시스템
EP1145438B1 (en) Oscillator using a calibration means
US20060045215A1 (en) Method and apparatus for frequency correcting a periodic signal
US5920216A (en) Method and system for generating digital clock signals of programmable frequency employing programmable delay lines
US6292062B1 (en) Method and apparatus for implementing a high-precision interval timer utilizing multiple oscillators including a non-optimal oscillator
US4004090A (en) Bit synchronization circuit
CA2016255A1 (en) Elastic buffer circuit
EP0924947A1 (en) Power saving in a digital cellular system terminal
US7551010B2 (en) PLL circuit and design method thereof
US6618456B1 (en) Asynchronous timing oscillator re-synchronizer and method
JP2765245B2 (ja) シリアルクロック発生回路
US6176611B1 (en) System and method for reducing power consumption in waiting mode
US11175691B1 (en) Power-optimized ranging sequence by snapshot clock switching
EP1006659A1 (en) Timer circuit, sequence generator arrangement, fractional-N PLL and method therefor
JP2002009684A (ja) 送信タイミング可変回路
JPH06152583A (ja) ディジタル情報受信装置およびビット同期補正方法
KR900002636B1 (ko) 디지탈 교환기의 송신클럭동기장치
JP2692071B2 (ja) 位相同期パルス発生回路
JPH10257004A (ja) 通信装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application