KR20080068910A - 슬립 클록 주파수를 추정하는 장치 및 방법 - Google Patents

슬립 클록 주파수를 추정하는 장치 및 방법 Download PDF

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마이클 마오 왕
친나파 케이. 가나파티
진지아 베이
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콸콤 인코포레이티드
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Abstract

본 발명은 온도 보상 수정 발진기와 같은 고속 클록을 이용하여 슬립 또는 저속 클록의 주파수를 추정하는 장치 및 방법에 관한 것이다. 개시된 장치는, 아직 고속 클록에 동기화되지 않지만, 슬립 클록 기간의 각 사이클을 발생시키는 슬립 클록 동기화 펄스들을 수신하는 제1 카운터를 갖는 추정기를 포함한다. 슬로우 클록 동기 펄스들은 미리 결정된 개수로 카운트업되며; 그로 인해 전체 카운트 신호가 발생된다. 제2 카운터는 전체 카운트 신호를 수신하고 전체 카운트 신호가 수신된 각각의 시간을 증가시킨다. 제3 카운터는 전체 카운트 신호가 발생할 때까지 고속 클록 사이클들을 카운트한다. 저속 및 고속 클록 사이클들의 카운트들의 개수에 기초하여, 저속 클록의 주파수는 측정을 실행하기 위해 고속 클록의 도메인에서만 사용하는 것을 결정할 수도 있으며, 그로 인해 측정의 정확도를 고속 클록의 정확도와 필적하게 한다. 개시된 장치는 또한 개시된 추정기를 사용하는 집적 회로 및 송수신기를 포함한다. 대응하는 방법들이 또한 개시된다.

Description

슬립 클록 주파수를 추정하는 장치 및 방법{APPARATUS AND METHODS FOR ESTIMATING A SLEEP CLOCK FREQUENCY}
본 발명은 슬립 클록 주파수를 추정하는 방법 및 장치에 관한 것이며, 특히 온도 보상 수정 발진기(TCXO)와 같은 고성능 클록을 이용하여 슬립 클록 주파수를 추정하는 방법 및 장치에 관한 것이다.
모바일 전화들과 같은 모바일 송수신기들은 통상적으로 시스템 시간을 유지하는 장치 내에서 다양한 기능들을 위해 매우 정확한 타이밍을 제공하는 온도 보상 수정 발진기(TCXO)를 사용한다. 그러나 TCXO와 같은 클록들은 대략 1.5mA의 전류를 소모하는, 상대적으로 큰 전력량을 사용한다. 모바일 송수신기의 배터리 수명을 증진시키기 위해, 장치 내에서 가장 많은 전류를 소모하는 유닛들을 전력 절약 모드로 설정하고 저전력 슬립 회로들을 이용하여 시스템 시간을 유지하는 것이 공지되어 있다. TCXO의 높은 전류 소모로 인해, 슬립 회로들을 위한 시스템 시간을 유지하기 위해 이러한 장치를 사용하는 것은 에너지 효율적이지 않다.
따라서, TXCO 장치들보다 훨씬 낮은 전력(예를 들어, 200㎂의 전류를 소모하는 클록) 및 낮은 주파수(예를 들어, 30-60kHz)를 갖는 슬립 제어기를 이용하여 슬립 또는 전력 절약 모드들 동안 시스템 타이밍을 유지하는 것이 알려져 있다. 이 는 통상적으로, 클록 주파수가 변동하는 경향이 있기 때문에, 시간 유지에서 소정의 정확성을 희생하고 비용 효율적인 수정 발진기 클록으로 달성된다. 이러한 클록은 일명 "슬립 클록" 또는 "저속 클록"으로 알려져 있다.
송수신기가 슬립 모드로부터 웨이크업하면, 슬립 클록에 의해 유지되는 것과 같이 정확한 시스템 시간을 갖는 것이 중요하다. 슬로우 클록이 슬립 모드들 동안 시스템 타이밍을 위해 사용되기 때문에, 클록 타이밍의 정확성은, 모바일 송수신기가 CDMA 기반 네트워크와 같은 무선 네트워크로부터 수신된 정보에 기초하여 타이밍의 재획득에 앞서 웨이크업할 때 시스템 시간에 직접적으로 영향을 미칠 것이다. 따라서, 슬로우 클록 주파수의 우수한 추정이 바람직하다. 그러나 모바일 장치들에 의해 사용된 알려진 타이밍 추정은 초기 보정을 위해서만 통상적으로 사용되며, 슬로우 클록 시간 트래킹은 의사 잡음(PN) 코드 타이밍에만 종속된다. 그러나 PN 타이밍(예를 들어, 직교 주파수 분할 다중화(OFDM))를 사용하지 않는 소정의 무선 시스템들에서, 이러한 타이밍은 이용가능하지 않다. 따라서, 이러한 시스템들에서, 슬립 클록 타이밍의 정확성은 한층 더 중요하다. 특히, OFDM의 경우, 이러한 시스템들은 심볼간 간섭에 의해 악화되는 동기화 타이밍과 같은 타이밍 에러에 더욱 민감하다.
추정치를 결정하기 위해 고속 클록을 이용함으로써 슬립 클록 주파수의 정확한 추정을 제공하는 장치 및 방법들이 제공된다. 일 실시예에서, 슬립 클록 주파수 추정기는 고속 클록과 동기화되고 슬립 클록의 기간에 대응하는 기간을 갖는 슬립 클록 동기화 펄스들을 카운트하고, 다수의 슬립 클록 동기화된 펄스들이 미리 결정된 수에 도달할 때 적어도 하나의 전체 카운트 신호를 출력하도록 구성된 제1 카운터를 포함하는 슬립 클록 주파수 추정기가 개시된다. 추정기는 수신된 전체 카운트 신호 각각에 대해 1의 카운트만큼의 증가 및 전체 카운트 신호를 수신하도록 구성된 제2 카운터, 및 고속 클록 사이클들을 카운트하고 각각의 슬로우 클록 사이클 동안 제1 레지스터에 의한 저장을 위해 적어도 제1 레지스터에 대해 고속 클록 사이클들의 개수의 값을 출력하는 제3 카운터를 더 포함한다.
다른 실시예에 따라, 제1 클록 신호와 제2 클록 신호를 수신하고 제1 클록에 대해 동기화되는 것과 같이 제2 클록의 각각의 사이클에 대해 적어도 하나의 동기화 펄스를 출력하도록 구성된 동기화기를 갖는 클록 주파수 추정기가 개시된다. 제1 카운터는 또한 적어도 하나의 클록 동기화 펄스를 수신하도록 포함되고 구성되는데, 제1 카운터는 각각의 수신된 클록 동기화 펄스에 따라 제1 카운트를 증가시키고, 제1 카운트가 미리 결정된 수에 도달할 때 전체 카운트 신호를 출력하도록 구성된다. 더욱이, 제2 카운터는 전체 카운트 신호가 수신될 때마다 하나의 카운트만큼 증분 및 전체 카운트 신호를 수신하도록 포함 및 구성되며, 제3 카운터는 제1 클록 신호를 수신하고, 수신된 각각의 제1 클록 사이클에 대해 제2 카운트를 증가시키고, 제2 카운트를 출력하도록 포함 및 구성되며, 적어도 하나의 레지스터는 제1 카운터에 의해 수신된 각각의 클록 동기화 펄스에 대해 제2 카운트를 저장하도록 구성된다.
또 다른 개시된 예에서, 무선 송수신기에 사용하기 위한 프로세싱 회로는 제1 클록에 동기화되는 것과 같이 슬립 클록의 각각의 사이클에 대해 적어도 하나의 슬립 클록 동기화 펄스를 출력하고, 슬립 클록에 의해 출력된 슬립 클록 신호 및 고속 클록에 의해 출력된 고속 클록 신호를 수신하도록 구성된 동기화기를 포함하며; 슬립 클록 주파수 추정기는 슬립 클록의 기간에 대응하는 기간을 가지며 고속 클록과 동기화된 슬립 클록 동기화 펄스들을 카운트하고, 다수의 슬립 클록 동기화 펄스들이 미리 결정된 수에 도달할 때 적어도 하나의 전체 카운트 신호를 출력하도록 구성된 제1 카운터; 수신된 각각의 전체 카운트 신호에 대해 하나의 카운트만큼 증분 및 전체 카운트 신호를 수신하도록 구성된 제2 카운터; 제1 클록 사이클들을 카운트하고 각각의 슬로우 클록 사이클에 대해 제1 레지스터에 의한 저장을 위해 최소한 제1 레지스터로 고속 클록 사이클들의 개수의 값을 출력하도록 구성된 제3 카운터; 및 적어도 하나의 레지스터로부터의 측정 시간 기간 동안 고속 클록 사이클들의 카운트를 수신하고, 측정 기간 동안 발생한 고속 클록 사이클들의 개수를 결정하고, 제1 및 제2 카운터들로부터 카운트들을 수신하고, 측정 시간 기간 동안 발생한 슬립 클록 사이클들의 카운트를 결정하고, 고속 및 저속 클록 사이클들의 결정된 카운트들에 기초하여 슬립 클록 주파수의 추정치를 결정하도록 구성된 프로세서를 포함한다.
또 다른 실시예에서, 이동 통신 네트워크에서 사용하기 위한 무선 장치가 개시되는데 상기 무선 장치는, 제1 클록에 동기화되는 것과 같은 슬립 클록의 각각의 사이클에 대해 적어도 하나의 슬립 클록 동기화 펄스를 출력하고 슬립 클록에 의해 출력된 슬립 클록 신호 및 고속 클록에 의해 출력된 고속 클록 신호를 수신하도록 구성된 동기화기를 포함한다. 또한, 고속 클록과 동기화되고 슬립 클록의 기간에 대응하는 기간을 갖는 슬립 클록 동기화된 펄스들을 카운트하고 다수의 슬립 클록 동기화된 펄스들이 미리 결정된 수에 도달할 때 적어도 하나의 전체 카운트 신호를 출력하도록 구성된 제1 카운터; 및 수신된 각각의 전체 카운트 신호에 대해 하나의 카운트만큼 증분 및 전체 카운트 신호를 수신하고 각각의 저속 클록 사이클에 대해 제1 레지스터에 의한 저장을 위해 적어도 제1 레지스터로 고속 클록 사이클들의 수의 값을 출력하도록 구성된 제2 카운터를 포함하는 슬립 클록 주파수 추정기가 포함된다. 끝으로, 무선 장치는 적어도 하나의 레지스터로부터 측정 시간 기간 동안 고속 클록 사이클들의 카운트를 수신하고 측정 기간 동안 발생하는 고속 클록 사이클들의 개수를 결정하고, 제1 및 제2 카운터들로부터 카운트들을 수신하고, 측정 시간 기간 동안 발생하는 슬립 클록 사이클들의 카운트를 결정하고, 고속 및 저속 클록 사이클들의 결정된 카운트들에 기초하여 슬립 클록 주파수의 추정을 결정하도록 구성된 프로세서를 포함한다.
또 다른 실시예에서, 고속 클록을 갖는 슬립 클록의 주파수를 추정하는 방법이 개시된다. 상기 방법은 저속 클록 사이클들의 미리 결정된 개수에 의해 결정된 만큼 미리 결정된 측정 기간 동안 발생하는 슬립 클록의 각 사이클에 대해 슬립 클록 카운터를 증가시키는 단계; 미리 결정된 측정 기간의 각각의 저속 클록 사이클 동안 발생하는 적어도 하나의 레지스터에서 고속 클록 사이클들의 카운팅된 개수를 저장하고 고속 클록 사이클 카운트를 결정하도록 고속 클록의 각각의 사이클에 대해 고속 클록 카운터를 증가시키는 단계; 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 개수 및 슬립 클록 카운터의 슬립 클록 사이클들의 개수를 결정하는 단계; 및 슬립 클록 사이클들의 결정된 개수 및 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 결정된 개수에 기초하여 슬립 클록의 추정된 주파수를 결정하는 단계를 포함한다.
또 다른 예에서, 컴퓨터 판독 가능 매체는, 프로세서에 의해 실행될 때, 프로세서가 고속 클록으로 슬립 클록의 주파수를 추정하는 방법을 실행하게 하는 명령들을 저장한다. 실행된 방법은 저속 클록 사이클들의 결정된 개수에 의해 결정된 만큼 미리 결정된 측정 기간 동안 발생하는 슬립 클록의 각 사이클에 대해 슬립 클록 카운터를 증가시키는 단계; 미리 결정된 측정 기간의 각각의 저속 클록 사이클 동안 발생하는 적어도 하나의 레지스터에서 고속 클록 사이클들의 카운팅된 개수를 저장하고 고속 클록 사이클 카운트를 결정하도록 고속 클록의 각각의 사이클에 대해 고속 클록 카운터를 증가시키는 단계; 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 개수 및 슬립 클록 카운터의 슬립 클록 사이클들의 개수를 결정하는 단계; 및 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 결정된 개수 및 슬립 클록 사이클들의 결정된 개수에 기초하여 슬립 클록의 추정된 주파수를 결정하는 단계를 포함한다.
또 다른 예에 따라, 고속 클록으로 슬립 클록의 주파수를 추정하는 장치는, 고속 클록과 동기된 각각의 저속 클록 사이클에 대해 동기화된 펄스를 형성하고 고속 클록과 슬립 클록을 동기화시키기 위한 수단; 저속 클록 사이클들의 미리 결정된 개수에 의해 결정된 만큼 미리 결정된 측정 기간 동안 발생하는 슬립 클록의 각각의 사이클에 대해 슬립 클록 카운트를 증가시키는 수단; 고속 클록 사이클 카운트를 결정하기 위해 제1 클록의 각각의 사이클에 대해 고속 클록 카운트를 증가시키는 수단; 미리 결정된 측정 기간의 각각의 저속 클록 사이클 동안 발생하는 고속 클록 사이클들의 카운팅된 개수를 저장하는 수단; 슬립 클록 카운트로부터 슬립 클록 사이클들의 개수를 결정하는 수단; 저장 수단에 저장된 고속 클록 사이클들의 개수를 결정하는 수단; 및 고속 클록 사이클들의 미리 결정된 개수 및 저속 클록 사이클들의 미리 결정된 개수에 기초하여 슬립 클록의 추정된 주파수를 결정하는 수단을 포함한다.
도1은 본 발명에 따라 슬립 클록 주파수 추정기를 이용하는 무선 장치의 예의 블록도이다.
도2는 측정 에러와 측정 시간 사이의 관계를 나타낸 그래프이다.
도3은 도1의 저속 클록 주파수 추정기의 구조의 예를 나타낸 블록도이다.
도4는 도 3의 추정기에 따라 발생하는 신호들 사이의 관계를 나타낸 타이밍도이다.
도5는 본 발명에 따른 슬립 클록 주파수 추정기의 블록도이다.
도6은 도5의 추정기에서 발생하는 다양한 신호들 및 카운트들을 나타낸 타이밍도이다.
도7은 슬립 클록 주파수를 추정하는 방법의 예를 나타낸 흐름도이다.
도8은 슬립 클록 주파수 추정을 이용하는 통신 시스템에 사용하는 무선 장치 의 다른 예를 나타낸 블록도이다.
본 발명의 출원은 다른 더욱 정밀한 타입의 클록(예를 들어, TCXO 고속 클록)을 이용하여 제1 타입의 클록(예를 들어, 저속 또는 슬립 클록)의 주파수를 추정하는 방법 및 장치를 개시한다. 부가적으로, 개시된 방법 및 장치는 제1 타입의 클록의 클록 드리프팅 영향을 최소화하는 미리 결정된 길이에 대해 측정된 최신의 연속한 추정을 제공한다.
도1은 모바일 송수신기와 같은 모바일 네트워크에 사용되는 무선 장치(100)의 예를 도시한다. 무선 장치(100)는 안테나(101)를 통해 기지국과 같은 다른 장치들과 무선 통신 신호들을 주고 받는다. 무선 장치(100)는 고속 클록을 이용하여 저속 클록을 추정하는 저속 도는 슬립 클록 주파수 추정기(102)를 포함한다. 도시된 바와 같이, 클록 추정기(102)는 고속 클록(108) 및 저속 클록(110) 각각으로부터 클록 신호들(104 및 106)을 수신한다. 고속 클록(108)은 TCXO 또는 유사한 장치인데, 이는 저속 클록(110)과 비교하여 상대적으로 높은 주파수(예를 들어, 44.4 MHz 또는 66.6 MHz)에서 동작하며 더 높은 수준의 타이밍 정확도를 갖는다. 대조적으로, 저속 클록(110)은 더 낮은 주파수(예를 들어, 30-60 kHz)에서 동작하며 더 적은 전력을 소모하여 슬립 타이밍에 더욱 이상적이게 한다.
고속 및 저속 클록(108 및 110)은 독립적으로 동작하며 서로 동기적이다. 저속 클록 주파수 추정기(102)는 고속 클록 사이클들을 카운트함으로써 저속 클록 사이클들의 개수를 카운트하도록 구성되며, 그 결과 정확한 저속 클록 주파수를 추 정하는데 더 높은 정확도를 제공한다. 저속 및 고속 클록들이 비동기이므로, 추정기(102)는 고속 클록을 저속 클록에 동기화시키는 동기화기(도면에 미도시됨)를 포함한다. 이어 추정기(102)는 고속 클록을 이용하여 저속 클록의 사이클의 개수(NSC)의 카운트는 물론, 저속 클록 사이클들의 개수 동안 발생하는 고속 클록 사이클들의 개수(NFC)의 카운트를 결정할 수도 있다. 추정기(102)는 이러한 정보를 마이크로프로세서(112)로 제공하는데, 이는 NSC 및 NFC를 결정하기 위해 추정기(102) 내에서 레지스터들로부터 실제로 간단하게 카운트 데이터를 판독하고 저속 클록 주파수의 최신 추정을 도출할 수도 있다. 카운트 데이터의 이러한 판독은, 추정기(102)가 일 실시예에서 활성 또는 어웨이크 모드에서 연속적으로 동작함에 따라, 소정의 시간에 행해질 수 있다. 일 예에서, 마이크로프로세서는 모바일(100)이 예를 들어, 슬립 상태에 놓이기 전에 시스템(100)이 슬립 모드 타이머를 세팅할 목적으로 슬립 모드로 진입하는 것을 제어하는 마이크로프로세서(112)에 앞서 데이터를 판독할 것이다.
추정기(102)는 이러한 예에 따라 모바일(100)이 저속 클록 요동 에러 및 양자화 에러를 최소화하기 위해 어웨이크인 동안 저속 클록(110)을 연속적으로 카운트한다. 고속 클록들과 저속 클록들 사이의 비동기로 인해, NFC의 측정 에러는 -1 내지 +1 고속 클록 칩들 또는 사이클들의 범위이다. 저속 클록(fSC)의 추정된 주파수는 마이크로프로세서(112)에 의해 계산될 수도 있으며, 이하의 관계에 기초하여 도출된다:
Figure 112008041040854-PCT00001
여기서, fFC는 고속 클록 주파수이며, NSC는 카운팅된 저속 클록 사이클들의 개수이며, NFC는 카운팅된 고속 클록 사이클들의 개수이다. NSC 및 NFC는 추정기(102)의 레지스터(이후에 논의됨)로부터 판독된다.
또한, 본 발명에 따른 추정기(102)에 대한 추정 에러(ε)가 이하의 관계에 의해 결정될 수도 있음을 주의해야 한다:
Figure 112008041040854-PCT00002
여기서, Tmeasure는 모바일(100) 어웨이크 시간에 의해 한정되는 연속한 측정 시간이며, εFC는 TCXO 고속 클록(108)의 자동 주파수 제어(AFC)로 인한 것과 같은 고속 클록의 에러이며, εSC는 슬립 클록 드리프트와 같은 저속 클록(110)의 에러이다. 만일 연속한 측정 시간이 충분히 작아서 어떠한 현저한 드리프트도 발생하지 않는 것으로 가정하여, 고속 클록 AFC 에러 및 슬립 클록 드리프트를 무시하면, ±1 양자화로인한 에러는 다음과 같이 표시될 수 있다.
Figure 112008041040854-PCT00003
식(3)에서 알 수 있듯이, 에러는 연속한 측정 시간 및 고속 클록 주파수에 반비례한다. 따라서, 연속한 측정 시간 또는 고속 클록 주파수 중 하나가 증가함에 따라, 에러를 감소할 것이다. 도2는 이러한 관계를 나타낸 그래프로서, ppm(parts per million)으로 측정된 에러는 측정 시간이 더 길수록 신속하게 감소하며, 더 높은 클록 주파수에서 더 작다(예를 들어, 44.4 MHz를 보여주는 곡선(200) 대 66.6MHz를 보여주는 곡선(202)). 예로서, 만일 고속 클록 주파수가 44.4 MHz이고, 측정 시간이 4 msec이면(이는 예로써, 5개의 OFDM 실볼들과 대응됨), 추정 에러는 대략 5.5 ppm일 것이며, 만일 특정 시간이 40 msec로 증가되면, 에러는 대략 0.55 ppm으로 감소된다.
따라서, 도2로부터, 측정 시간이 길수록, 추정 정확도가 우수하다는 것이 명백하다. 그러나 더 긴 측정 시간이 갖는 장점은, 만일 시간 측정이 너무 많이 증가되면, 추정 에러가 슬립 클록의 주파수 드리프트로 인해 다시 유도될 수 있다는 사실 때문에 감소된다. 따라서, 본 발명에 따른 추정기(102)는 너무 짧고 너무 긴 측정 시간들의 단점을 상쇄시키도록 구성된다. 결론적으로, 추정기(102)는 모바일(100)이 웨이크업 하자마자 카운팅을 시작하고 TCXO 고속 클록(108)이 측정 시간을 감소시키기 위해 커지는 동안 카운팅을 유지한다. 다른 한편, 오래된 측정치들은, 이들이 저속 클록 드리프팅 효과들을 감소시키기 위해 미리 결정된 길이를 초과할 경우 폐기된다. 결론적으로, 추정기(102) 내의 레지스터들에 유지된 측정치들은 가장 최신의 측정치이다. 개시된 추정치(102)의 다른 특징들은 측정치가 요구되는 소정의 시간에 측정치가 이용가능(즉, 지연이 없음)하고, 카운팅 프로세스는 양자화 에러가 감소하도록 결코 중단되지 않는다는 것이다.
도1의 무선 장치(100)는 또한 슬립 클록 추정을 수행하도록 프로세서(112)가 방법 또는 알고리즘을 실행하게 하는 명령들을 저장하는 메모리 장치(114) 또는 소정의 다른 적절한 컴퓨터 판독 가능 매체를 포함할 수도 있다. 설명된 바와 같이, 메모리 장치(114)는 접속 수단(116)으로 도시된 바와 같이 프로세서(114)로의 전달을 위해 저장소를 제공한다. 택일적으로, 만일 추정기(102)가 소프트웨어를 실행할 수 있도록 구성되면, 메모리 장치(114)는 또한 추정기가 점선(118)으로 도시된 바와 같이 방법 또는 알고리즘을 실행하게 할 수도 있다.
도3은 도1의 저속 클록 주파수 추정기(102)의 구조의 예를 나타낸 블록도이다. 앞서 설명된 바와 같이, 저속 클록(110) 및 고속 클록(108)은 비동기이며, 결국 저속 클록은 고속 클록으로 저속 클록의 주파수를 측정하기 위해 고속 클록과 우선 동기화되어야 한다. 결론적으로, 추정기(102)는 고속 및 저속 클록 신호들(104 및 106) 모두를 수신하는 동기화기(300)를 포함한다. 동기화기(300)는 신호들(104, 106)을 수신하고, 저속 클록을 고속 클록으로 동기화시키며, 저속 클록(110)의 각각의 사이클 동안 슬립 클록 동기화된 펄스(302)를 츨력하는데, 여기서 클록 동기화된 펄스는 예를 들어, 고속 클록 신호의 상승 또는 하강 에지와 동기화된 상승 에지를 갖는다. 동기화기(300)는 이중 레지스터, 지연 레지스터 또는 두 비동기화 신호들을 동기화하기 위한 소정의 다른 알려진 장치를 이용하여 구현될 수도 있다.
저속 클록 카운터(304)는 동기화기(300)로부터 슬립 클록 동기화된 펄스들(302)을 수신하고 이들이 수신됨에 따라 펄스들(302)을 카운트한다. 매 저속 클 록 사이클 동안 또는 다시 말해서 슬립 클록 동기화된 펄스(302) 동안, 저속 클록 카운터(304)는 또 다른 저속 클록 사이클을 카운트한다. 일 예에서, 저속 클록 카운터(304)는 MSC 비트들의 용량을 가질 수도 있으며, 결국
Figure 112008041040854-PCT00004
개의 최대 또는 미리 결정된 카운트를 갖는데, 이는 부분적으로 측정 시간을 제한하기 위해 사용된다. 또 다른 정량적인 예에서, 만일 카운터(304)의 비트들의 개수가 11(즉, MSC=11)이면, 미리 결정된 카운트는 2048 저속 클록 사이클들이다. 그러나 이러한 수는 더 길거나 더 짧은 측정 시간이 필요한지에 따라 2048보다 크거나 작을 수도 있다.
추정기(102)는 또한 고속 클록(102)으로부터 고속 클록 신호(104)를 수신하고 고속 클록 사이클들을 카운트하는 고속 클록 카운터(306)를 포함한다. 매 저속 클록 사이클 동안, 또는 다시 말해서 슬립 클록 동기 펄스(302) 동안, 저속 클록 카운터(304)는 다른 사이클을 카운트하고 고속 클록 카운터(306)는 연결 수단(312)을 통해 "레지스터1"로 표시된 저장 레지스터(310)에 대해 고속 클록 카운터(306)의 카운트를 판독하기 위해 슬립 클록 동기 펄스(302)(또는 저속 클록 사이클 동안 발생하는 모든 고속 클록 사이클들이 도5의 예와 관련하여 이하에서 설명되는 바와 같이 설명되는 것을 보장하기 위해 지연된 슬립 클록 동기 펄스)에 의해 트리거링된다. 고속 클록 카운터(306)의 현재 카운트 값은, 저속 클록 카운터(304)의 카운트가
Figure 112008041040854-PCT00005
의 미리 결정된 카운트에 도달할 때까지 각각의 저속 클록 사이클 동안 레지스터(310)에 대해 판독된다. 카운터(306)는 리셋되지 않고 계속 증가할 수도 있음을 이해해야 한다. 따라서, 각각의 저속 클록 사이클 동안 레지스터(310)(레지스터1)에 대해 판독된 값은 레지스터(310)에 저장된 이전의 값을 덮어쓰기 한다. 그러나 기술 분야의 당업자는 택일적인 구성이 저속 클록 사이클들의 미리 결정된 개수 당 발생하는 고속 클록 사이클들의 개수를 카운팅하는 것에 영향을 주기 위해 사용될 수 있음을 이해할 것이다. 예를 들어, 카운터(306)는 각각의 저속 클록 사이클 및 레지스터(310)에 대해 리셋될 수도 있으며, 저속 클록 카운터(304)가 자신의 미리 결정된 한계에 도달하는 때까지 카운터(306)로부터 수신된 카운트 값들의 이전의 합에 현재 카운터(306)의 값을 더하는 누산 카운터일 수도 있다.
일단 저속 클록 카운터(304)가 미리 결정된 한계에 도달하면(예를 들어, 롤 오버), 저속 클록 카운터(304)는 최상위 비트(MSB) 신호를 연결 수단(316)을 통해 최상위 비트(MSB) 신호(예를 들어, 카운터(304)의 최상위 비트가 "1" 값에 도달함을 나타내는 비트 값 "1")를 최상위 비트 카운터(MSB)(314)로 전송한다. 따라서, MSB 카운터(314)는 저속 클록 카운터가 롤 오버하는 때, 즉 MSB가 "1"이 될 때의 개수를 효과적으로 카운트한다. MSB의 발생과 동시에, (도3의 예에서 도시된 바와 같이) 저속 클록 카운터(304)는 고속 클록 카운터(306)의 현재 값을 연결 수단(321)을 통해 "레지스터2"로 표시된 다른 제2의 레지스터로 판독하도록 연결 수단(320)을 통해 MSB로 제1 클록 카운터(306)를 트리거링한다. 부가적으로, MSB 카운터(314)가 증가되면, 제1 레지스터(310)는 연결 수단(320)을 통해 제로(0)의 카운터로 리셋된다. 이러한 예에서, 제1 레지스터(310)는 마지막 저속 클록 사이클 까지 발생하는 고속 클록 사이클들의 정확한 카운트가 NFC를 획득하는데 사용하기 위해 소정의 시간(예를 들어, 마이크로프로세서(112)가 슬립 모드로 진입하기 바로 직전)에 획득될 수도 있음을 보장하기 위해 사용된다. 따라서, 슬립 클록 사이클의 끝은 현재 카운트를 획득하기 위해 필수적인 것은 아니다.
그러나 도4는 저속 클록 사이클이 끝나기 전에 모바일(100)이 슬립 모드로 진입할 때, 고속 클록의 소정의 카운트가 손실되는 것을 도시한다. 그럼에도 불구하고, 카운트의 정확도는 최악의 경우 ±1 저속 클록 사이클들일 것이다. 특히, 도4는 고속 클록 신호(108), 저속 또는 슬립 클록 신호(110), 및 레지스터(310)가 고속 클록 카운터(306)의 카운트를 저장하게 하는 슬립 클록 동기 펄스(320) 사이의 관계를 나타낸 타이밍도이다. 시간 라인(400)으로 표시된 바와 같이, 새로운 저속 클록 사이클이 시작하면, 펄스(402)는 레지스터(310)로 하여금 고속 클록 카운터(306)로부터 현재 카운트를 저장하게 한다. 만일 다음 저속 클록 사이클에서 소정 시간 후, 시간 라인(404)에 도시된 바와 같이, 모바일(100)이 슬립 모드에 놓이도록 결정되면, 화살표(406)로 나타낸 바와 같이 중간 기간 동안 발생하는 고속 클록 펄스들의 현재 개수는 레지스터(310)에 저장되지 않는다. 그럼에도 불구하고, 고속 클록 펄스들(NFC)의 개수는 최종 저속 클록 사이클의 마지막까지 카운트되는데, 이는 최악의 경우 ±1 저속 클록 사이클들의 정확성을 갖는다.
다시 도3을 참조하면, 추정기(102)는 또한 번호 "N"까지의 부가의 레지스터들을 포함하는데, 최종 레지스터 "N"은 도면 번호(322)로 표시된다. 추가의 레지 스터2(318) 내지 N(322)의 사용은 저속 클록 사이클들의 카운트 수보다 더 큰 어웨이크 기간 동안 고속 클록 카운트의 적어도
Figure 112008041040854-PCT00006
저속 클록 사이클들의 값의 카운트를 보장한다. 부가적으로, 레지스터들의 개수를 총 "N"으로 한정함으로써, 저속 클록 사이클들의 가장 최근의 카운트가 제공된다. 예로써, 저속 클록(110)의 주파수가 대략 32 kHz 라고 가정하면, 저속 클록 카운터(304)의 MSC 비트의 개수는 11이며, N은 두 개의 레지스터들에 한정되며, 최대 카운팅 기간은 대략
Figure 112008041040854-PCT00007
Figure 112008041040854-PCT00008
와 동일할 것이다. 이는 단지 예이며, 두 개보다 큰 더 많은 레지스터들이 더 긴 측정 시간들을 달성하기 위해 사용될 수도 있다. 부가적으로, 기술 분야의 당업자는 단일 레지스터(예를 들어, 레지스터1(310))가 도3의 추정기에 사용될 수 있지만, 이는 고속 클록 카운트들의 저속 사이클의 값의 최대
Figure 112008041040854-PCT00009
의 더 짧은 측정 시간(대략 64 msec)을 단지 제공한다. 또한, 고속 클록 카운터(306)와 레지스터 1 내지 N의 결합은 MSB 카운터(314)와 관련하여 저속 클록 카운터(304)의 측정 기간 동안 고속 클록 사이클들을 카운트하는 단일 유닛으로서 구현될 수 있음을 주의해야 한다. 이러한 단일 유닛은, 고속 클록 사이클들의 현재 카운트가 최종 발생하는 전체 저속 클록 사이클까지 획득될 수 있도록 구성될 것이다. 마찬가지로, 저속 카운터(304) 및 MSB 카운터(314)는 슬립 클록 동기 펄스들(302)을 카운트하는 단일 유닛으로서 구성될 수 있다.
도3은 고속 및 저속 클록 카운트들(NFC 및 NSC)을 개별적으로 계산하는 가산 기들(324 및 326)을 도시한다. 고속 클록 카운트(NFC)의 경우, 각각의 레지스터들(1-N(예를 들어, 310, 318, 322))에 저장된 카운트들이 판독되고 NFC를 유도하기 위해 가산기(324)에 의해 함께 가산된다. 저속 또는 슬립 클록 카운트(NSC)의 경우, 저속 클록 카운터 및 MSB 카운터(314)로부터의 카운트들은 가산기(326)에 의해 합산된다. MSB 카운터(314)는, 최대한으로, 최대 시간 측정 기간 동안 전체 저속 클록 사이클들을 제공하기 위해 저속 클록 카운터의 현재 카운트에 부가될 이미 카운팅된
Figure 112008041040854-PCT00010
저속 클록 사이클들을 각각 나타내는 최상위 비트들을 단지 전달한다. 예에서, 시프트 레지스터(330)는 MSB 카운터(314)의 카운트를 가산기(326)로 옮기는데 사용될 수도 있다. 가산기(324 및 326)(및 시프트 레지스터(330))는 추정기(102)의 일부로서 도시되며, 마이크로프로세서(112) 내에서, 또는 추정기(102) 및 마이크로프로세서(112) 모두로부터 독립적으로 구현될 수도 있다. 택일적으로, 가산기(324, 326)는 예를 들어, 추정기(102)를 하우징하는 ASIC 내에 포함된 로직일 수도 있다.
마이크로프로세서(112)가 슬립 모드에서 모바일 장치(100)를 배치하도록 결정할 때, 마이크로프로세서(112)는 고속 및 저속 클록 카운트들(NFC 및 NSC)을 획득하며, 예로써, 전술한 식(1)에 따라 이러한 수들로부터 저속 클록 주파수의 추정을 계산한다. 마이크로프로세서(112)가 어웨이크하면, 모든 레지스터들 및 카운터들은 모바일이 웨이크업할 때마다 마이크로프로세서(112)로부터의 웨이크업 신호에 의해 리셋된다. 이어 추정기(102)는 모바일(100)이 슬립으로 진행할 때까지 방해 없이 동작을 계속한다.
카운트들(NFC 및 NSC)을 유도하기 위해 사용된 추정기(102)의 일부가 도3에 점선(328)으로 도시된 대로, 고속 클록의 도메인의 모든 부분임이 이해된다. 이는 추정기(102)가 덜 정확하고, 덜 전력 소모적인 저속 클록(110)을 이용하여 획득될 수 있는 것보다 더욱 정확한 추정을 달성하기 위해 카운트들을 실행하도록 고속 클록(108)을 단지 이용하는 것을 보장하다.
도3의 추정기(102)와 유사한 저속 클록 주파수 추정기의 다른 예가 도5 및 6에 도시된다. 도5의 예는 고속 클록 신호(fast_clk), 저속 클록 신호(slow_clk) 및 예를 들어, 마이크로프로세서(112)와 같은 마이크로프로세서로부터 웨이크업 신호를 수신하는 추정기(502)를 포함한다. 도3의 예와 유사하게, 동기화기(504)는 slow_clk 신호를 수신하고, slow_clk 신호를 fast_clk 신호와 동기화시키며, 도3의 예에서 신호(302)와 유사한 slow_clk_sync로 표시된 슬립 클록 동기화 펄스(506)를 출력한다. fast_clk 및 slow_clk_sync 신호들은 추정기(502)의 고속 클록 도메인 부분(508)으로 입력된다. 부가적으로, 추정기는 하나의 고속 클록 기간처럼, 미리 결정된 양의 시간만큼 슬립 클록 동기 펄스(506)를 지연시키는 지연 회로(510)를 포함한다. 지연 회로(510)는 이하에서 설명되듯이, 고속 클록 카운터(514)로부터 카운트를 수신하기 위해 제1 레지스터(512)를 이네이블하도록 사용되는 slow_clk_sync_delay 펄스(511)를 출력한다. 지연 회로(510)는 소정의 미리 결정 된 지연 기간에 신호 입력을 출력하는 소정의 적절한 장치로 구현될 수도 있음을 이해해야 한다.
도3의 예와 유사하게, 추정기(502)는, 카운트가 제로(0)에서 시작한다고 가정하면,
Figure 112008041040854-PCT00011
값들의 한계까지 카운트를 증가시키는 MSC 개수의 비트들을 가진 저속 또는 슬립 클록 카운터(516)를 포함한다. 설명된 특정 예에서, 슬립 클록 카운터(516)는 슬립 클록 레지스터(517) 및 가산기(519)를 포함한다. 레지스터(517)는 가산기(519)로부터 카운트 값 입력을 간단히 저장한다. 가산기는 다음 slow_clk_sync 펄스(506)인 "1" 입력에 대한 피드백 연결을 통해 레지스터(517)에 의해 출력된 이전에 저장된 카운트 값을 부가함으로써 카운트 값을 결정한다. 따라서, slow_clk_sync 펄스(506)는 효율적으로 카운터(516)를 증가시킨다.
일단 저속 클록 카운터(516)가 자신의 한계에 도달하면, 카운터(516)는, 슬립 클록 카운터(516)의 출력인 버스 연결 수단(522)으로부터 유도된 연결 수단(512)에 의해 도시된 바와 같이 단지 1비트의 데이터(즉, 최상위 비트)를 사용하여 MSB 카운터(518)를 설정한다. 이어 MSB 카운터(518)는 차례로 카운트를 제로로 리셋하기 위해 또는 특히 슬립 클록 레지스터(517)를 제로의 값으로 리셋하기 위해 MSB를 슬립 클록 카운터(516)로 역으로 제공한다. 저속 클록 카운터(516) 및 MSB 카운터(518)는 자신의 개별 카운트(522) 및 비트를, 저속 클록 사이클들(NSC)의 개수를 결정하기 위해 고속 클록 도메인의 외부에 있는 가산기(524)(추정기(502)는 어떠한 가산 로직도 포함하지 않음)로 전달한다.
고속 클록 카운터(514)는 고속 클록 사이클들의 개수를 연속적으로 카운트한다. 도5에서 알 수 있듯이, 고속 클록 카운터(514)는 고속 클록 레지스터(525), 가산기(527), 및 MSB의 입력을 수신하는 멀티플렉서(520)를 포함한다. MSB의 값이 아직 값에 도달하지 않을 때(즉, 슬립 클록 카운터(516)가 저속 클록 사이클들의
Figure 112008041040854-PCT00012
개수로 카운트되지 않음), 멀티플렉서(520)는 어떠한 값이 입력에 존재하든 "0"을 출력한다. 대응하게, MSB가 1의 값을 가질 때, 멀티플렉서(520)는 어떤 값이 입력에 존재하든 "1"을 출력한다. 도5의 예에서, 입력된 값은 "1"이며, 이는 고속 클록 레지스터(525)를 값 "1"로 리셋하도록 작용한다.
도5에서 알 수 있듯이, 가산기(527)는 고속 클록 레지스터(525)의 출력으로부터 입력들 및 "1"의 값을 수신한다. 결과적으로, MSB가 제로이면, 가산기(527)는 고속 클록 레지스터(525)의 현재 값과 값 1의 합을 멀티플렉서 입력 "0"으로 출력한다. 고속 클록 레지스터(525)의 저장된 값의 출력은 설명된 바와 같이 fast_clk 신호에 의해 트리거링된다. 결론적으로, 가산기(527)는 각각의 고속 클록 사이클에 대해 고속 클록의 카운트를 증가시키도록 작용한다. 가산기(527)의 출력은 멀티플렉서(520)의 입력 0 으로 전달되고, 멀티플렉서(520)를 통해 고속 클록 레지스터(525)에 저장을 위해 입력이 되며, 그로 인해 고속 클록 레지스터(525)에 저장된 카운트를 업데이트한다.
제1 레지스터(512)는 slow_clk_sync_delay 펄스(511)에 의해 트리거링된 이네이블("EN") 입력을 포함한다. 펄스(511)가 수신될 때, 제1 레지스터(512)는 고속 클록 카운터(514)의 레지스터(525)에 저장된 카운트를 수신 또는 판독한다. 레 지스터(525)로부터의 카운트의 판독은, 레지스터(512)가 slow_clk_sync_delay 펄스(511)에 의해 트리거링되기 때문에, 지연 회로(510)에 의해 설정된 대로 미리 결정된 시간 기간 동안 지연된다. 고속 클록 카운터(514)로부터 카운트의 판독을 지연함으로써, 이는 고속 클록 카운트가 고속 클록 카운터(514)에서 카운팅 지연을 고려하도록 슬립 클록의 기간에 대해 모든 고속 클록 사이클들을 포함하는 것을 보장한다. 이러한 타이밍 일치는, 고속 클록 카운터(514)로부터 제1 레지스터로 카운트 정보의 시프트가 고속 클록 카운터(514)가 다음 저속 클록 사이클 동안 카운팅을 시작한 후 발생하는것을 나타내는 화살표(600)에 의해 도6에 도시된다. 저속 클록 카운터(516)가
Figure 112008041040854-PCT00013
에 의해 결정된 바와 같이 카운트 한계에 도달할 때, MSB는 제1 레지스터(512)를 제로(0)의 값으로 리셋하기 위해 사용된다. 동시에, MSB는 멀티플렉서(520)의 동작을 통해 레지스터(525)를 "1"로 리셋하기에 앞서 제2 레지스터(526)("레지스터2"로 표시됨)가 고속 클록 레지스터(525)에 저장된 카운트를 판독 가능하게 한다. 따라서, 제2 레지스터(526)는 저속 클록 사이클들의 첫 번째
Figure 112008041040854-PCT00014
개수 동안 발생된 고속 클록 사이클들의 개수를 저장한다.
도5는 2로 설정된 수 N을 갖는 추정기를 도시하고 있음이 이해된다. 즉, 최대 카운팅 기간은 도3과 관련하여 설명된 가정이 주어지면, 대략 128 msec의 기간으로 제한된다. 결론적으로, 단지 제1 및 제2 레지스터들(512, 526)만이 도5에 설명된다(즉, N=2). 도6에서 알 수 있듯이, slow_clock_sync_delay 펄스는 MSB 비트와 일치한다. 따라서, 고속 카운터의 어떠한 카운팅된 사이클들도 드롭되지 않으 며, 제1 클록 카운터(514)로부터 제2 레지스터(526)로의 카운트의 시프트는 도6에서 화살표로 표시된 바와 같이 제1 클록 카운터(514)를 방해하지 않는다. 이어, 도3의 예와 유사하게, 제1 및 제2 레지스터들(512 및 526)의 저장된 카운트는 고속 클록 사이클들(NFC)의 개수를 결정하기 위해 가산기(528)로 제공된다.
또한, 예를 들어, 프로세서(112)로부터 전송된 웨이크업 신호는 추정기(502)의 고속 클록 도메인(508) 내의 모든 레지스터들 및 카운터들의 모든 카운트 값들을 리셋하도록 글로벌 리셋 신호(532)를 발생시키는 글로벌 리셋 회로(530)에 의해 수신된다. 웨이크업 신호는 추정기(502)가 통합되는 모바일 장치에 대해 웨이크업 모드의 시작시 또는 직후 통상적으로 전송된다. 글로벌 리셋 회로(530)는 다음 웨이크업 모드의 시작에서와 같이, 다음 웨이크업 신호가 수신될 때까지 회로(530)를 리셋하는 동기화기(504)로부터 slow_clk_sync 신호(506)에 의해 리셋된다.
도5 및 6의 구현예는 특히, 고속 클록 카운터로부터 제1 레지스터로 카운트 정보의 시프트와 같은, 시프트 연산들 동안 고속 클록 카운팅 프로세스가 방해받지 않는 것을 보장한다.
도7은 도3 및 5의 추정기들에 대한 방법 또는 연산의 흐름도이다. 도시된 바와 같이, 프로세스(700)는 블록(702)에서 시작한다. 흐름도는 블록(704)으로 진행하는데, 여기서 저속 클록은 동기화기(도3의 300 또는 도5의 510)에 의해서처럼 고속 클록과 동기화된다. 일단 고속 및 저속 클록들이 동기화되면, 추정기는 고속 클록의 사용에 유일하게 의존하여 저속 및 고속 펄스들의 카운팅을 시작한다. 앞 서 설명된 바와 같이, 저속 클록 카운터(예를 들어, 304 또는 516)는 블록(716)에 설명된 바와 같이, 각각의 저속 클록 동기 펄스(예를 들어, 302 또는 506)에 대해 증가된다. 부수적으로, 고속 클록 카운터(예를 들어, 306 또는 506)는 각각의 고속 클록 사이클 동안 증가되며, 카운트는 블록(708)에 표시된 바와 같이 각각의 저속 클록 동기 펄스에 대해 제1 클록 카운터로부터 제1 레지스터(예를 들어, 310 또는 512)로 전달된다.
이어 흐름도는 결정 블록(710)으로 진행하는데, 여기서 추정기 구성은 저속 클록 카운터가 자신의 예정된 한계에 도달하였는지를 결정한다. 도3 및 5의 예에서, 이러한 결정은 하드웨어 구성에 결과로서 발생하며, 로직 장치가 이러한 결정을 하는 것이 필수적인 것은 아니다. 만일 저속 클록 카운터가 자신의 한계에 도달하지 않으면, 흐름도는 블록(706 및 708)의 프로세스의 실행을 위해 되돌아간다. 역으로, 저속 클록 카운터 한계가 도달되면, 흐름도는 블록(712)으로 진행하는데, 여기서 저속 클록 카운터(304 또는 516)는 최대 카운트(즉, MSB는 "1"이 됨)를 달성하며, 이어 MSB 카운터(예를 들어, 314 또는 518)는 블록(712)에 도시된 바와 같이 증가된다. 동시에, 고속 클록 카운트는 연속하거나 다음 레지스터(예를 들어, 318, 322 또는 526)로 판독되고, 첫 번째 레지스터는 제로(0)로 리셋되고 고속 클록 카운트는 블록(714)에 나타낸 바와 같이 1로 설정된다. 이어 흐름도는 프로세스의 반복을 위해 블록들(706 및 708) 이전으로 진행한다. 프로세스(700)의 흐름은 마이크로프로세서가 모바일 장치를 슬립 상태로 하고 모발일 장치가 어웨이크된 후 재시작할 때마다 종료된다(미도시).
도8은 슬립 클록 주파수 추정을 사용하는 통신 시스템에서 사용하기 위한 무선 장치의 다른 예를 도시한다. 도시된 바와 같이, 장치(800)는 무선 통신 신호들의 수신 및 송신을 실행하기 위해 안테나(802)를 포함한다. 설명된 바와 같이, 장치(800)는 고속 클록(804) 및 슬립 또는 저속 클록(806)을 포함한다. 동기화를 위한 수단(808)은 고속 및 저속 클록 신호들을 수신하고 고속 클록과 동기화되는 각각의 저속 클록 사이클에 대해 동기화된 펄스를 형성한다. 예로써, 이러한 동기화 수단(808)은 도3에 도시된 바와 같이 동기화기(300)로 구현될 수 있다. 동기화 수단(808)은 동기화된 펄스를 슬립 클록 카운트(808)를 증가시키는 수단으로 전달하며, 이는 저속 클록 사이클들(예를 들어,
Figure 112008041040854-PCT00015
)의 미리 결정된 개수에 의해 결정된 바와 같이 미리 결정된 측정 기간 도안 발생하는 슬립 클록의 각각의 사이클 동안 슬립 클록 카운트를 증가시킨다. 이러한 수단(810)은, 예를 들어, 도3에 도시된 MSB 카운터(314) 및 저속 클록 카운터(304)로 구현될 수 있다.
장치(800)는 또한 고속 클록 카운트를 증가시키는 수단을 포함하는데, 이는 고속 클록의 각각의 사이클 동안 고속 클록 카운트를 증가시킨다. 수단(812)은 예를 들어, 도3에 도시된 고속 클록 카운터(306)에 의해 구현될 수 있다. 고속 클록 사이클들(814)의 카운팅된 개수를 저장하는 수단은 고속 클록 카운트(812)를 증가시키는 수단과 통신한다. 이러한 저장 수단(814)은 예로서 도3의 레지스터 1 내지 N(310, 318, 322)에 의해 구현될 수 있다.
더욱이, 장치(800)는 슬립 클록 카운트(816)로부터 슬립 클록 사이클들의 수를 결정하기 위한 수단을 포함한다. 예로서, 이러한 수단(816)은 도3에 설명된 가 산기(326)로 구현될 수 있지만, 카운트를 결정하기 위한 다른 적절한 로직 또는 장치들을 포함할 수 있다. 고속 클록 사이클들(818)의 개수를 결정하는 상보적인 수단이 저장을 위한 수단(814)에 저장된 고속 클록 사이클들의 개수를 결정하기 위해 포함된다. 이러한 수단(818)은 예를 들어, 도3에 도시된 가산기(323)와 같은 가산기에 의해 구현될 수 있다. 게다가, 이러한 수단(324)은 가산기에 한정되지 않고, 카운트를 결정하기 위해 다른 적절한 로직 또는 장치들을 포함할 수 있다. 끝으로, 장치(800)는 슬립 클록(820)의 추정된 주파수를 결정하기 위한 수단을 포함한다. 수단(816 및 818)과 통신하는 수단(820)은 슬립 클록 사이클들의 결정된 개수 및 고속 클록 사이클들의 결정된 개수에 기초하여 추정된 주파수를 결정한다. 이러한 수단(820)은 예를 들어, 도1에 설명된 프로세서(112), 또는 알고리즘을 계산 또는 실행할 수 있는 소정의 적절한 다른 장치로 구현된다.
앞서 개시된 추정기들은 어떠한 계산도 필요하지 않으며, 따라서 단지 하드웨어(마이크로프로세서에서 구현될 수 있는 가산기는 제외함)로 구현될 수 있다. TXCO 기반 슬립 클록 주파수 추정기의 현재 설계와 비교하면, 본 발명의 슬립 클록 주파수 추정기는 마이크로프로세서가 필요할 때마다 가장 긴 가능하고 적절한 측정 기간을 갖는 가장 최근의 추정을 갖는 마이크로프로세서를 제공함으로써 추정 정확성을 향상시킨다. 부가적으로, 개시된 일정하게 기능하는 추정기들은 고속 클록 카운팅 프로세스의 일정한 방해로 인해 발생할 수 있는 추가의 ±1 에러들을 제거한다. 더욱이, 개시된 추정기들은 마이크로프로세서로부터의 조정을 필요로 하지 않는다(즉, 마이크로프로세서는 카운팅을 언제 시작하고 언제 정지할지를 추정기에 명령할 필요가 없음).
개시된 예와 관련하여 설명된 상기 방법들 또는 알고리즘들은 하드웨어, 프로세서에 의해 실행된 소프트웨어 모듈, 펌웨어, 또는 둘 이상의 이들의 결합으로 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드디스크, 이동가능한 디스크, CD-ROM, 또는 기술 분야에 알려진 저장 매체의 소정의 다른 형태에 상주할 수도 있다. 예로든 저장 매체는 프로세서에 결합되어, 프로세서가 저장 매체 사이에서 정보를 판독하거나 저장하게 한다. 택일적으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서 및 저장 매체는 ASIC에 상주할 수도 있다. ASIC는 사용자 터미널에 상주할 수도 있다. 택일적으로, 프로세서 및 저장 매체는 사용자 터미널에서 개별 컴포넌트로 존재할 수 있다.
설명된 예는 단지 예이며, 당업자는 본 발명의 사상을 벗어나지 않고 다양한 실시를 할 수 있다. 다양한 변경이 당업자에게는 명백하며, 한정된 일반 원칙은 본 발명의 사상을 벗어나지 않고 인스턴트 메시지 서비스 또는 소정의 일반 무선 데이터 통신 애플리케이션들에서 다른 예에 적용될 수 있다. 따라서, 본 발명의 사상은 개시된 예에 한정되지 않으며, 설명된 일반 원리 및 새로운 특징과 일치한다. "예"라는 용어는 "실례, 예증, 또는 실시예"의 의미로만 사용된다. "예"로서 설명된 소정의 예는 다른 예들에 비해 반드시 바람직하거나 장점을 갖는 것은 아니다. 결론적으로, 설명된 새로운 특징은 이하의 청구항들의 사상에 의해서만 한정된다.

Claims (44)

  1. 슬립 클록 주파수 추정기로서,
    고속 클록과 동기되고 슬립 클록의 기간에 대응하는 기간을 갖는 슬립 클록 동기 펄스들을 카운트하고, 슬립 클록 동기 펄스들의 개수가 미리 결정된 개수에 이를 때 적어도 하나의 전체 카운트 신호를 출력하도록 구성된 제1 카운터;
    상기 전체 카운트 신호를 수신하고 수신된 전체 카운트 신호 각각에 대해 1의 카운트만큼 증가시키도록 구성된 제2 카운터; 및
    고속 클록 사이클들을 카운트하고, 각각의 저속 클록 사이클에 대한 제1 레지스터에 의한 저장을 위해 적어도 제1 레지스터로 고속 클록 사이클들의 개수의 값을 출력하도록 구성된 제3 카운터를 포함하는,
    슬립 클록 주파수 추정기.
  2. 제1항에 있어서,
    슬립 클록 신호 및 고속 클록 신호를 수신하고, 상기 고속 클록 신호에 기초하여 상기 고속 클록 신호에 대해 상기 슬립 클록 신호를 동기화하고, 상기 고속 클록 신호에 대한 상기 슬립 클록 신호의 동기에 기초하여 상기 제1 카운터로 하나 이상의 슬립 클록 동기 펄스들을 출력하도록 구성된 동기화기를 더 포함하는 것을 특징으로 하는 슬립 클록 주파수 추정기.
  3. 제1항에 있어서,
    상기 제1 레지스터는 측정 시간 기간 동안 고속 클록 사이클들의 카운트를 결정하기 위해 저장된 카운트를 제1 가산기로 출력하도록 구성되며, 상기 제1 및 제2 카운터는 상기 측정 시간 기간 동안 발생하는 저속 클록 사이클들의 카운트를 결정하기 위해 현재 카운트를 가산기로 출력하도록 구성된 것을 특징으로 하는 슬립 클록 주파수 추정기.
  4. 제1항에 있어서,
    상기 제2 카운터가 1만큼 증가할 때 상기 제3 카운터에 의해 카운트된 고속 클록 사이클들의 개수의 값을 저장하도록 구성된 적어도 하나의 추가 레지스터를 더 포함하는 것을 특징으로 하는 슬립 클록 주파수 추정기.
  5. 제1항에 있어서,
    상기 제1 및 적어도 하나의 추가 레지스터를 포함하는 "N" 개의 레지스터들을 더 포함하며, 상기 추정기의 전체 측정 시간은 N개의 레지스터들에 기초하여 결정되는 것을 특징으로 하는 슬립 클록 주파수 추정기.
  6. 제1항에 있어서,
    상기 제1 레지스터의 의한 저장은 상기 슬립 클록 동기 펄스에 대해 주파수로 대응하는 지연된 펄스의 의해 트리거링되지만 상기 슬립 클록 동기 펄스 이후에 미리 결정된 지연으로 지연되는 것을 특징으로 하는 슬립 클록 주파수 추정기.
  7. 제6항에 있어서,
    상기 미리 결정된 지연은 하나의 고속 클록 사이클과 동일한 것을 특징으로 하는 슬립 클록 주파수 추정기.
  8. 제1항에 있어서,
    상기 고속 클록은 온도 보상 수정 발진기인 것을 특징으로 하는 슬립 클록 주파수 추정기.
  9. 제1항에 있어서,
    상기 제1 카운터, 상기 제2 카운터, 상기 제3 카운터 및 상기 제1 레지스터 모두는 상기 고속 클록의 의해 유도된 고속 클록 도메인 내에서 동작 가능한 것을 특징으로 하는 슬립 클록 주파수 추정기.
  10. 클록 주파수 추정기로서,
    제1 클록 신호 및 제2 클록 신호를 수신하고 상기 제1 클록 신호의 대한 동기로서 상기 제2 클록의 각각의 사이클의 대해 적어도 하나의 클록 동기 펄스를 출력하도록 구성된 동기화기;
    상기 적어도 하나의 클록 동기 펄스를 수신하도록 구성되고, 각각의 수신된 클록 동기 펄스로 제1 카운트를 증가시키고, 상기 제1 카운트가 미리 결정된 개수에 이를 때 전체 카운트 신호를 출력하도록 구성된 제1 카운터;
    상기 전체 카운트 신호를 수신하고, 상기 전체 카운트 신호가 수신될 때마다 1의 카운트만큼 증가시키도록 구성된 제2 카운터;
    상기 제1 클록 신호를 수신하고, 수신된 각각의 제1 클록 사이클에 대해 제2 카운트를 증가시키고, 상기 제2 카운트를 출력하도록 구성된 제3 카운터; 및
    상기 제1 카운터에 의해 수신된 각각의 클록 동기 펄스의 대해, 상기 제2 카운트를 저장하도록 구성된 적어도 하나의 레지스터를 포함하는 클록 주파수 추정기.
  11. 제 10항에 있어서,
    상기 적어도 하나의 레지스터는 측정시간 기간 동안 제1 클록 사이클들의 카운트를 결정하기 위해 제1 가산기로 저장된 카운트를 출력하도록 구성되고, 상기 제1 및 제2 카운터들은 상기 측정시간 기간 동안 발생하는 제2 클록 사이클들의 카운트를 결정하기 위해 현재 카운트를 가산기로 각각 출력하도록 구성된 것을 특징으로 하는 클록 주파수 추정기.
  12. 제 10항에 있어서,
    상기 제1 및 제2 카운터들 중 하나로부터 전체 카운트 신호 각각의 대해 상기 제3 카운터로부터 제2 카운트를 연속적으로 수신하도록 구성된 적어도 하나의 추가 레지스터를 더 포함하는 것을 특징으로 하는 클록 주파수 추정기.
  13. 제 12항에 있어서,
    상기 제1 및 적어도 하나의 추가 레지스터를 포함하는 "N" 개의 레지스터들을 더 포함하며, 상기 추정기의 상기 전체 측정시간은 "N"개의 레지스터들에 기초하여 결정되는 것을 특징으로 하는 클록 주파수 추정기.
  14. 제 10항에 있어서,
    상기 제1 레지스터의 의한 저장은 상기 슬립 클록 동기 펄스에 대해 주파수로 대응하는 지연된 펄스의 의해 트리거링되지만 상기 슬립 클록 동기 펄스 이후에 미리 결정된 지연으로 지연되는 것을 특징으로 하는 클록 주파수 추정기.
  15. 제 14항에 있어서,
    상기 미리 결정된 지연은 상기 제1 클록 신호의 하나의 사이클과 동일한 것을 특징으로 하는 슬립 클록 주파수 추정기.
  16. 제 10항에 있어서,
    상기 제1 클록은 온도 보상 수정 발진기인 것을 특징으로 하는 슬립 클록 주파수 추정기.
  17. 제 10항에 있어서,
    상기 제1 클록 신호는 제2 클록 신호보다 큰 주파를 갖는 것을 특징으로 하는 클록 주파수 추정기.
  18. 제 10항에 있어서,
    상기 제1 카운터, 상기 제2 카운터, 상기 제3 카운터 및 상기 적어도 하나의 레지스터 모두는 상기 제1 클록에 의해 유도된 회로 도메인 내에서 동작가능한 것을 특징으로 하는 클록 주파수 추정기.
  19. 무선 송수신기에서 사용하기 위한 프로세싱 유닛으로서,
    고속 클록에 의해 출력된 고속 클록 신호 및 슬립 클록에 의해 출력된 슬립 클록 신호를 수신하고 상기 고속 클록에 대해 동기된 상기 슬립 클록의 각 사이클에 대한 적어도 하나의 슬립 클록 동기 펄스를 출력하도록 구성된 동기화기;
    고속 클록과 동기되고 슬립 클록의 기간에 대응하는 기간을 갖는 슬립 클록 동기 펄스들을 카운트하고, 슬립 클록 동기 펄스들의 개수가 미리 결정된 개수에 이를 때 적어도 하나의 전체 카운트 신호를 출력하도록 구성된 제1 카운터;
    상기 전체 카운트 신호를 수신하고 수신된 전체 카운트 신호 각각에 대해 1의 카운트만큼 증가시키도록 구성된 제2 카운터; 및
    고속 클록 사이클들을 카운트하고, 각각의 저속 클록 사이클에 대한 제1 레지스터에 의한 저장을 위해 적어도 제1 레지스터로 고속 클록 사이클들의 개 수의 값을 출력하도록 구성된 제3 카운터를 포함하는, 슬립 클록 주파수 추정기; 및
    적어도 하나의 레지스터로부터 측정 시간 기간 동안 고속 클록 사이클들의 카운트를 수신하고 상기 측정 기간 동안 발생하는 고속 클록 사이클들의 개수를 결정하며, 상기 제1 및 제2 카운터로부터 카운트들을 수신하고, 상기 측정 시간 기간 동안 발생하는 슬립 클록 사이클들의 카운트를 결정하고, 고속 및 저속 클록 사이클들의 결정된 카운트들에 기초하여 슬립 클록 주파수의 추정을 결정하도록 구성된 프로세서를 포함하는,
    프로세싱 회로.
  20. 제19항에 있어서,
    상기 추정기는, 상기 제1 및 제2 카운터들 중 적어도 하나로부터 전체 카운트 신호 각각에 대해 제3 카운터로부터 제2 카운트를 연속적으로 수신하도록 구성된 적어도 하나의 추가 레지스터를 더 포함하는 것을 특징으로 하는 프로세싱 회로.
  21. 제20항에 있어서,
    제1 및 적어도 하나의 추가 레지스터를 포함하는 "N" 개의 레지스터들을 더 포함하며, 상기 추정기의 전체 측정 시간은 "N" 개의 레지스터들에 기초하여 결정되는 것을 특징으로 하는 프로세싱 회로.
  22. 제19항에 있어서,
    상기 미리 결정된 지연은 하나의 고속 클록 사이클과 동일한 것을 특징으로 하는 프로세싱 회로.
  23. 제22항에 있어서,
    상기 지연된 펄스를 발생시키도록 구성된 지연 회로를 더 포함하는 것을 특징으로 하는 프로세싱 회로.
  24. 제19항에 있어서,
    상기 고속 클록은 온도 보상 수정 발진기인 것을 특징으로 하는 프로세싱 회로.
  25. 제19항에 있어서,
    상기 프로세서는 상기 회로를 슬립 모드로 놓기에 앞서 상기 저속 클록 주파수의 상기 추정을 결정하도록 구성된 것을 특징으로 하는 프로세싱 회로.
  26. 제19항에 있어서,
    상기 제1 카운터, 상기 제2 카운터, 상기 제3 카운터 및 상기 제1 레지스터는 상기 고속 클록에 의해 유도된 고속 클록 도메인 내에서 동작 가능한 것을 특징 으로 하는 프로세싱 회로.
  27. 이동통신 네트워크에서 사용하는 무선 장치로서,
    고속 클록에 의해 출력된 고속 클록 신호 및 슬립 클록에 의해 출력된 슬립 클록 신호를 수신하고 상기 고속 클록에 대해 동기된 상기 슬립 클록의 각 사이클에 대한 적어도 하나의 슬립 클록 동기 펄스를 출력하도록 구성된 동기화기;
    고속 클록과 동기되고 슬립 클록의 기간에 대응하는 기간을 갖는 슬립 클록 동기화된 펄스들을 카운트하고, 슬립 클록 동기 펄스들의 개수가 미리 결정된 개수에 이를 때 적어도 하나의 전체 카운트 신호를 출력하도록 구성된 제1 카운터;
    상기 전체 카운트 신호를 수신하고 수신된 전체 카운트 신호 각각에 대해 1의 카운트만큼 증가시키도록 구성된 제2 카운터; 및
    고속 클록 사이클들을 카운트하고, 각각의 저속 클록 사이클에 대한 제1 레지스터에 의한 저장을 위해 적어도 제1 레지스터로 고속 클록 사이클들의 개수의 값을 출력하도록 구성된 제3 카운터를 포함하는, 슬립 클록 주파수 추정기; 및
    적어도 하나의 레지스터로부터 측정 시간 기간 동안 고속 클록 사이클들의 카운트를 수신하고 상기 측정 기간 동안 발생하는 고속 클록 사이클들의 개수를 결정하며, 상기 제1 및 제2 카운터로부터 카운트들을 수신하고 상기 측정 시간 기간 동안 발생하는 슬립 클록 사이클들의 카운트를 결정하고, 고속 및 저속 클록 사이클들의 결정된 카운트에 기초하여 슬립 클록 주파수의 추정을 결정하도록 구성된 프로세서를 포함하는,
    이동통신 네트워크에서 사용하는 무선 장치.
  28. 제27항에 있어서,
    상기 슬립 클록 주파수 추정기는, 상기 제1 및 제2 카운터들 중 적어도 하나로부터 전체 카운트 신호 각각에 대한 제3 카운터로부터 제2 카운트를 연속적으로 수신하도록 구성된 적어도 하나의 추가 레지스터를 더 포함하는 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  29. 제28항에 있어서,
    제1 및 적어도 하나의 추가 레지스터를 포함하는 "N" 개의 레지스터들을 더 포함하며, 상기 추정기의 전체 측정 시간은 "N" 개의 레지스터들에 기초하여 결정되는 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  30. 제27항에 있어서,
    상기 제1 레지스터의 의한 저장은 상기 슬립 클록 동기 펄스에 대해 주파수로 대응하는 지연된 펄스의 의해 트리거링되지만 상기 슬립 클록 동기 펄스 이후에 미리 결정된 지연으로 지연되는 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  31. 제30항에 있어서,
    상기 미리 결정된 지연은 하나의 고속 클록 사이클과 동일한 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  32. 제27항에 있어서,
    상기 슬립 클록 동기 펄스 이후 미리 결정된 지연을 갖는 지연된 슬립 클록 동기 펄스를 발생시키고, 상기 제1 레지스터에 의한 저장을 트리거링하도록 구성된 지연회로를 더 포함하는 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  33. 제27항에 있어서,
    상기 고속 클록은 온도 보상 수정 발진기인 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  34. 제27항에 있어서,
    상기 프로세서는 상기회로를 슬립 모드로 놓기에 앞서 상기 저속 클록 주파수의 추정을 결정하도록 구성된 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  35. 제27항에 있어서,
    상기 제1 카운터, 상기 제2 카운터, 상기 제3 카운터 및 상기 제1 레지스터는 상기 고속 클록에 의해 유도된 고속 클록 도메인 내에서 동작 가능한 것을 특징으로 하는 이동통신 네트워크에서 사용하는 무선 장치.
  36. 고속 클록을 이용하여 슬립 클록의 주파수를 추정하는 방법으로서,
    저속 클록 사이클들의 미리 결정된 개수에 의해 결정된 미리 결정된 측정 기간 동안 발생하는 상기 슬립 클록의 각각의 사이클에 대해 슬립 클록 카운터를 증가시키는 단계;
    고속 클록 사이클 카운트를 결정하기 위해, 상기 고속 클록의 각각의 사이클에 대해 고속 클록 카운터를 증가시키고, 미리 결정된 측정 기간의 각각의 저속 클록 사이클 동안 발생하는 적어도 하나의 레지스터에 고속 클록 사이클들의 카운팅된 개수를 저장하는 단계;
    상기 슬립 클록 카운터의 슬립 클록 사이클들의 개수 및 상기 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 개수를 결정하는 단계; 및
    상기 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 결정된 개수 및 슬립 클록 사이클들의 결정된 개수에 기초하여 상기 슬립 클록의 추정된 주파수를 결정하는 단계를 포함하는,
    슬립 클록의 주파수를 추정하는 방법.
  37. 제36항에 있어서,
    상기 미리 결정된 측정 기간은 카운팅 될 저속 사이클들의 세트 개수에 기초하여 결정된 것을 특징으로 하는 슬립 클록의 주파수를 추정하는 방법.
  38. 제37항에 있어서,
    상기 저속 사이클들의 세트 개수는 상기 저속 클록 카운터의 카운트 한계보다 크며,
    상기 저속 클록의 카운트 한계가 초과될 때, 상기 제1 레지스터에 저장된 카운트를 적어도 제2 레지스터로 시프팅하는 단계; 및
    초과되는 상기 카운트 한계의 각각의 발생을 카운트하기 위해 최상위 비트 카운터를 세팅하는 단계를 더 포함하는 것을 특징으로 하는 슬립 클록의 주파수를 추정하는 방법.
  39. 프로세서에 의해 실행될 때, 프로세서로 하여금 고속 클록을 사용하여 슬립 클록에 주파수를 추정하는 방법을 실행하게 하는 명령들을 저장하고 있는 컴퓨터 판독 가능 매체로서, 상기 방법은,
    저속 클록 사이클들의 미리 결정된 개수에 의해 결정된 미리 결정된 측정 기간 동안 발생하는 상기 슬립 클록의 각각의 사이클에 대해 슬립 클록 카운터를 증가시키는 단계;
    고속 클록 사이클 카운트를 결정하기 위해, 상기 고속 클록의 각각의 사이클에 대해 고속 클록 카운터를 증가시키고, 미리 결정된 측정 기간의 각각의 저속 클 록 사이클 동안 발생하는 적어도 하나의 레지스터에 고속 클록 사이클들의 카운팅된 개수를 저장하는 단계;
    상기 슬립 클록 카운터의 슬립 클록 사이클들의 개수 및 상기 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 개수를 결정하는 단계; 및
    상기 적어도 하나의 레지스터에 저장된 고속 클록 사이클들의 결정된 개수 및 슬립 클록 사이클들의 결정된 개수에 기초하여 상기 슬립 클록의 추정된 주파수를 결정하는 단계를 포함하는,
    컴퓨터 판독 가능 매체.
  40. 제 39항에 있어서,
    상기 미리 결정된 측정 기간은 카운팅 될 저속 사이클들의 세트 개수에 기초하여 결정된 것을 특징으로 하는 컴퓨터 판독 가능 매체.
  41. 제 40항에 있어서,
    상기 저속 사이클들의 세트 개수는 저속 클록 카운터의 카운트 한계보다 크며,
    상기 저속 클록의 카운트 한계가 초과될 때, 상기 제1 레지스터에 저장된 카운트를 적어도 제2 레지스터로 시프팅하는 단계; 및
    초과되는 상기 카운트 한계의 각각의 발생을 카운트하기 위해 최상위 비트 카운터를 세팅하는 단계를 더 포함하는 것을 특징으로 하는 컴퓨터 판독 가능 매 체.
  42. 고속 클록을 이용하여 저속 클록의 주파수를 추정하는 장치로서,
    슬립 클록을 고속 클록과 동기화하고, 상기 고속 클록과 동기화된 각각의 저속 클록 사이클에 대해 동기화된 펄스를 형성하는 수단;
    저속 클록 사이클들의 미리 결정된 개수에 의해 결정된 미리 결정된 측정 기간 동안 발생하는 슬립 클록의 각각의 사이클에 대해 슬립 클록 카운트를 증가시키는 수단;
    고속 클록 사이클 카운트를 결정하기 위해 상기 고속 클록의 각각의 사이클에 대해 고속 클록 카운트를 증가시키는 수단;
    상기 미리 결정된 측정 기간의 각각의 저속 클록 사이클 동안 발생하는 고속 클록 사이클들의 상기 카운팅된 개수를 저장하는 수단;
    상기 슬립 클록 카운트로부터 슬립 클록 사이클들의 개수를 결정하는 수단;
    상기 저장 수단에 저장된 고속 클록 사이클들의 개수를 결정하는 수단;
    슬립 클록 사이클들의 결정된 개수 및 고속 클록 사이클들의 결정된 개수에 기초하여 슬립 클록의 추정된 주파수를 결정하는 수단을 포함하는,
    저속 클록의 주파수를 추정하는 장치.
  43. 제42항에 있어서,
    상기 미리 결정된 측정 기간은 카운팅 될 저속 사이클들의 세트 개수에 기초 하여 결정된 것을 특징으로 하는 저속 클록의 주파수를 추정하는 장치.
  44. 제43항에 있어서,
    상기 저속 클록의 카운트 한계가 초과될 때, 상기 제1 레지스터에 저장된 카운트를 적어도 제2 레지스터로 시프팅하는 수단; 및
    초과되는 상기 카운트 한계의 각각의 발생을 카운트하기 위해 최상위 비트 카운터를 세팅하는 수단을 더 포함하며, 상기 저속 사이클들의 세트 개수는 저속 클록 카운터의 카운트 한계보다 큰 것을 특징으로 하는 저속 클록의 주파수를 추정하는 장치.
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