JPH11510031A

JPH11510031A - 周波数生成回路

Info

Publication number: JPH11510031A
Application number: JP9541883A
Authority: JP
Inventors: ステュワルトマルストン，ポール; ベルトフィツェン，エバートデー．バン
Original assignee: コーニンクレッカ、フィリップス、エレクトロニクス、エヌ．ヴィ．
Priority date: 1996-05-23
Filing date: 1997-04-01
Publication date: 1999-08-31
Also published as: EP0840965A1; DE69708025T2; EP0840965B1; DE69708025D1; WO1997044930A1; KR19990035792A; US6167097A; IN191644B; GB9610801D0; CN1198277A

Abstract

(57)【要約】本発明による受信装置は、クロック周波数生成回路を含む。第一の実施例においては、クロック周波数生成回路として、所望のクロック周波数より高い周波数を持つ低コストの発振器が用いられる。第二の実施例においては、この低コスト発振器の周波数は、所望のクロック周波数より高くても低くても構わない。低コスト発振器の出力からパルスを引くことにより（第一の実施例）、あるいは低コスト発振器の出力にパルスを加えるあるいはこれからパルスを引くことにより（第二の実施例）、指定される公差のレンジ内の安定なクロック周波数が生成される。より具体的には、この受信装置は、送信された信号を受信するための手段（１０、１２）と、受信された信号から反復基準信号を生成するための手段（１４、１６）と、所望の周波数と概ね一致する周波数を持つクロック信号を生成するためのクロック信号生成手段（２２、２４、３２）と、反復基準信号の間のおのおのの時間期間において生成されるクロック周波数が任意の設定された値と異なるか否かを決定するための手段を含む。さらに、この決定手段は、生成されたクロック信号の周波数を調節するために用いられる制御信号を供給する。

Description

【発明の詳細な説明】周波数生成回路本発明は、周波数生成回路（frequency generating circuit）、およびこのような周波数生成回路を含む受信装置（receiving apparatus）に関する。受信装置の一例としては、デジタルページング受信機（digital paging receiver）がある。この明細書において、“受信装置”なる用語は、アンサーバックページング装置やコードレス電話機および／あるいはセルラ電話機などに使用されるトランシーバ装置の少なくとも受信部分をカバーするものと理解されたい。当分野においては、多数の様々なタイプの周波数生成回路が知られている。例えば、温度を制御された水晶発振器が周知である。これは、通常、周波数の安定性を得るために高い公差（tolerance）の水晶を必要とする。より高い精度を達成しようとずばするほど、水晶をカットするコストが高くなる。周波数を安定化させるために、水晶を温度を制御されたオーブン内に置くことが知られている。ただし、無線装置、特に、携帯無線装置の場合は、オーブンを使用することは、容積や電力消費などの点で不利となる。ＤＥ４４０３１２４１Ａ１は、無線クロック回路について開示する。ここでは、専用の無線タイミング信号がクロック回路内の水晶発振器を同期させるために用いられる。周波数合成回路についても周知である。これらは、通常、非常に安定な基準発振器を必要とし、これから所望の周波数が分割動作によって得られる。本発明の一つの目的は、低コストの水晶発振器を利用する許容できる精度の周波数生成手段を提供することにある。本発明の一面によると周波数生成回路が開示される。この周波数生成回路は、周波数生成回路の外側のソースから反復基準信号を生成するための手段と、所望の周波数に概ね相当する周波数を持つクロック信号を生成するための手段と、反復基準信号の間のおのおのの時間期間において生成されるクロック周波数が任意に設定された値と異なるか否かを決定するための手段を含み、前記決定手段は生成されるクロック信号の周波数を調節するために用いられる制御信号を供給する。本発明のもう一面によると受信装置が開示される。この受信装置は、送信された信号を受信するための手段と、前記送信された信号から反復基準信号を生成するための手段と、所望の周波数に概ね相当する周波数を持つクロック信号を生成するためのクロック信号生成手段と、反復基準信号の間のおのおのの時間期間において生成されるクロック周波数が任意の設定された値と異なるか否かを決定するための手段を含み、前記決定手段は、前記生成されるクロック信号の周波数を調節するために用いられる制御信号を供給する。本発明は、セルラ電話、コードレス電話、デジタルページングなどの用途における信号のタイミングは、しばしば、５ｐｐｍ（parts per million：１００万分の１）のレベルの周波数精度を持ち、この信号を基準として使用できるという認識に基づく。一連の同期コード語（synchronisation code words、ＳＣＷ）の間の時間期間が実質的に一定であるために、実用的な目的に対してはこの一連の時間期間の継続間隔は実質的に一定であり、送信アンテナからの伝播時間には依存せず、このために、送信アンテナからの距離と関係なく精度が維持される。本発明を、以下に、一例として、付録の図面を参照しながら説明する。ここで：図１は、受信されるページング信号内での一連の同期コード語の発生を示すタイミング図であり、図２は、本発明の第一の実施例の略ブロック図であり、図３は、本発明の第二の実施例の略ブロック図であり、図４は、無修正のクロックパルスの波形と修正されたクロックパルスの波形の波形図であり、図５は、本発明の一つの実施例のハードウエア部分の略ブロック図であって、他の部分はソフトウエアから構成され、図６は、図５に示す実施例と関連する動作の流れ図である。図面中、同一の符号は同一の要素を示す。図１は、同期シグナリングプロトコルを持つページングシステムの正確にタイミングを取られた間隔において発生する同期コード語（ＳＣＷ）の発生を示す。ここで解説される実施例においては、上述の同期シグナリングプロトコル（sync hronised signalling protocol）は、６．８秒の継続期間を持つサイクルから成る。各サイクルは、おのおのが２．２６６７秒の継続期間を持つ３つのブランチＢ１、Ｂ２、Ｂ３に分割される。各ブランチは、複数のフレーム（図示せず）を含み、各フレームは、アドレス／データコード語などであり得るコード語を含む。ページング受信機の所に置かれるデコーダは、これら同期コード語の各終端においてタイミングパルスを生成するための手段を含む。図２に示すように、アンテナ１０によって受信される入力信号は、受信機段１２に加えられる。受信機段１２からの復調された信号は、デコーダ１４に送られる。デコーダ１４は、同期コード語検出器１６を含む。同期コード語検出器１６は、同期コード語が検出されたことを示す指標を出力１８に供給するための手段を含む。同期コード語が検出されたことを示すこの指標は、同期コード語の終端において生成される。これは、終端は、開始よりも正確な時間基準となるためである。デコーダ１４は、周波数生成回路から供給されるクロック信号を受信するための入力２０を含む。周波数生成回路は、例えば、低コストの水晶発振器２２を利用する。これは、例えば、最高２００ｐｐｍ（２００万分の１）の高い公差の水晶を含む。この水晶発振器２２の公称出力周波数は、デコーダ１４のクロック入力に供給されるべきクロック信号の周波数より高くされる。水晶発振器２２の出力は、最初に、可調アキュミレータに送られる。この可調アキュミレータは、ここに解説する実施例においては、カウンタ２４から構成される。カウンタ２４は、カウンタの係数を増分することを指示する信号を受信するための入力２６と、カウンタの係数を減分するとことを指示する信号を受信するための入力２８を持つ。また、カウンタ２４は、オーバーフロー出力３０を持つ。カウンタ２４は、カウンタ内のカウントが現在の係数値に等しくなると、オーバーフロー出力３０上にオーバーフローパルスを供給する。パルススワロー（swallow）回路３２としては、例えば、英国特許明細書ＧＢ −Ａ−２０６２３１５号の図１と図２との関連で説明されるタイプの回路が用いられる。この回路の入力は、水晶発振器２２からの出力を受信するように接続される。この回路は、さらに、カウンタ２４の出力３０に接続された引算（削除）入力３４を含む。パルススワロー回路３２は、引算（削除）入力３４上にオーバーフローパルスが発生すると、水晶発振器周波数の一つのサイクルを“呑込む” 、つまり除去する。この結果として、水晶発振器２２からの公称周波数が、デコーダ１４に対して要求されるクロック周波数に接近する値に落とされる。クロック信号の周波数を制御するために、自走カウンタ（free running count er）３６が設けられる。自走カウンタ３６は、パルススワロー回路３２から生成されるクロック信号を受信するための入力３８を含む。カウンタ３６は、さらに、同期コード語検出器１６の出力１８に接続されたリセット入力４０を持つ。カウンタ３６は、いったんリセットされると、クロック周波数信号の蓄積（accumu late）を開始し、リセット信号が入力４０に加えられるまでこれを継続する。カウンタ３６の係数は、修正される振器周波数が所望の周波数に等しい場合は、カウンタ３６が一連の基準パルスの間に整数回だけサイクルするように設定される。ただし、クロック周波数が高過ぎる場合は、同期コード語の発生において、カウンタの最上位ビットは、（これがオーバーフローのために既に０をパスしているために）“０”となり、反対に、クロック周波数が低過ぎる場合は、カウンタの最上位ビットは、（これがまだ最大値に達する手前であるために）“１”となる。二つのＡＮＤゲート４２、４６が設けられる。ＡＮＤゲート４２の一つの入力は、同期コード語検出器１６の出力１８に接続され、もう一つの入力は、カウンタ３６の出力４８に接続される。この出力４８は、最上位ビット（ｍｓｂ）を持つ。出力１８は、ＡＤＤゲート４６の一つの入力にも接続される。インバータ４４がＡＮＤゲート４６の第二の入力に接続される。インバータ４４の入力は、カウンタ３６の出力４８に接続される。ＡＮＤゲート４２は、カウンタ２４の増分入力２６に接続され、ＡＮＤゲート４６の出力は、カウンタ２４の減分入力２８に接続される。周波数生成回路の動作においては、水晶発振器の周波数の幾つかのサイクルが、上述のように呑込まれ、結果として得られた周波数が、デコーダ１４のクロック入力２０と、カウンタ３６の入力３８に加えられる。入力４０に加えられる一連のリセットパルスの際に、クロック周波数が高過ぎるために出力４８上の最上位ビットが“０”となった場合は、ＡＮＤゲート４６の出力が高値となり、ＡＮＤゲート４６の出力がカウンタ２４の減分入力２８に送られる。この結果として、係数が１だけ減分され、水晶発振器のより多数のサイクルが呑込まれ、クロック周波数は低減する。反対に、クロック周波数が低過ぎるために出力４８上の最上位ビットが“１”となった場合は、ＡＮＤゲート４２の出力がカウンタ２４の増分入力２６に加えられ、このカウンタの係数が増分され、このために、呑込まれるパルスが少なくなり、クロック周波数は増加する。ここで解説される回路は、特に±１００ｐｐｍの標準公差幅（standard toler ance band）を持つようにカットされた水晶を用いるのに適する。ただし、回路を実現するためには、以下に示す幾つかの典型的な公差についても考慮する必要がある：水晶のカッティング ±１００ｐｐｍ温度 −６７ｐｐｍエージング（５年） ±７ｐｐｍ発振器成分および迷走成分 ±８ｐｐｍ送信ビットレート ±５ｐｐｍ公差の合計＋１２０〜−１８７、すなわち、３０７ｐｐｍの範囲もし一例として、所望の周波数として７６８００Ｈｚが必要とされる場合は、公称水晶周波数は、７６８００Ｈｚより少なくとも１８７ｐｐｍ高くすることが要求される。無修正の発振器周波数が所望の周波数に接近するにつれて、パルススワロー回路３２の励振の間の発振器のサイクルの数ｎは非常に大きくなる。従って、カウンタ２４のサイズを小さくするために、以下によって与えられる係数ｎを制限することが必要となる：ここで、f_OSCは、無修正の発振器周波数であり、f_MAINは、所望の主クロック周波数（７６８００Ｈｚ）である。ある与えられた値におけるカウンタ２４の分解能（resolution）ｒは、以下によって与えられる：１バッチ（Ｂ１、Ｂ２あるいはＢ３）についての１クロック期間の分解能は、以下によって与えられる：カウンタの分解能が、あるバッチの継続期間、つまり、２．２６６７秒を通じての１クロック期間の二分の一によって与えられる値、つまり、つまり、分解能ｒ＝２．８５ｐｐｍに接近するものと想定すると、係数ｎは、約（１０⁶／Ｒ）¹ ^/2 ＝５９２となる。ｎ＝５９２がｎの最小値であり、これが、最高の発振器周波数であるf_CRYSTAL ＋１２０ｐｐｍに対応するものと想定すると、ｎの最小値、典型値、および最大値は、以下のテーブルのようになる：従って、実際の公称水晶周波数は、ｎがその典型値にあるときの無修正の発振器周波数f_OSCの値、つまり： f_CRUSTAL＝７６９２０Ｈｚとなる。これは、７６８００Ｈｚの標準周波数＋１２０ｐｐｍに等しい。図１に示すサイクルの時間、つまり、６．８秒を用いると、７６８００Ｈｚにおけるクロックサイクルの正確な数は、５２２２４０回となる。カウンタ３６の係数の大きさは、見込まれる最大クロック偏差を収容できれば十分である。補償回路を、水晶のカッティングなどに起因する固定公差を補償するように設定すれば、６７＋７＋５＝７９ｐｐｍを超えるような可変公差は決して発生しない。現実的には、万一、このようなオフセットが発生し、補償できなかった場合は、バッチの終端に向って出現するデータは、回復されなくなる。５２２４０は、２５５×２¹¹であり、１１ビットカウンタでは、６．８秒の継続期間において、２５５回サイクルすることとなる。±７９ｐｐｍは、５２２２４０のクロックサイクルにおいては、±４１クロックに等しい。つまり、１つの６．８秒の継続期間におけるカウンタ２４のクロックサイクルの、期待される回数からのずれは、最大で、±４１クロックとなる。従って、係数±６４を持つ７ビットカウンタを用いれば、発振器の総オフセットレンジを十分に収容することができる。好ましくは、１の係数のオーダに匹敵する大きさのエラーが発生すると、反対方向の修正が行なわれる危険があり、このために、これがカウンタの係数を十分に大きくすることで回避される。出力４８上の最上位ビットが１であることは、その同期コード語が前のコード語より遅れて検出されたこと、つまり、補償されるクロックが、送信されたデータ（同期コード語）より速くランしていることを示す。従って、このような場合は、カウンタ２４の係数が減分される（つまり、ｎ≦ｎ−１となるようにされる）。この結果、６．８秒の継続期間当たりより多くのクロック期間が呑込まれ、この結果、内部クロック速度が、２〜３ｐｐｍだけ低減されることとなる。反対に、最上位ビットが０である場合は、ｎの値が増分され、内部クロック速度が増加される。低ノイズレベルでデータが連続的に受信されるような状況においては、内部クロックは、受信データレートの６ｐｐｍの範囲内に維持されることが期待される。また、６．８秒期間当たりに３ｐｐｍを超える温度変化があった場合でも正確に追跡することが可能である。伝送の意図的な中断、フェード、あるいは、搬送波損失モードなどのために、デコーダ１４にデータが供給されなくなった場合は、同期コード語が検出されないために、補償値は一定にとどまる。図３は、無修正の発振器周波数が、上述のように所望のクロック周波数より高い場合だけでなく、低い場合でも、周波数を修正することが可能な本発明の一つの実施例を示す。周波数が低過ぎる場合は、パルスを追加することが必要となる。ここに説明の受信装置は、アンテナ１０を持つ受信セクション１２を含む。受信セクション１２は、データ信号を供給する。このデータ信号は、デコーダ１４内で復号されるが、デコーダ１４は、同期コード語検出器１６を含む。マイクロコントローラ５０がデコーダ１４に結合される。マイクロコントローラ５０は、読出専用メモリ５２内に格納されたプログラムソフトウエアに従って動作する。デコーダ１４は、後に説明されるクロック周波数生成回路から生成される修正されるべきクロック信号を受信するクロック入力２０を含む。クロック信号生成回路は、低コストの水晶発振器２２を含む。これは、デコーダの入力２０に供給される所望のクロック周波数、例えば、７６．８ｋＨｚとは異なる無修正の出力周波数を生成する。この無修正のクロック信号は、ここに説明される実施例においては、１６段自走ダウンカウンタとされる間隔カウンタ５４のクロック入力５６に供給される。カウンタ５４にロードされる上位７ビットは、後に説明する間隔レジスタ５８の出力から生成され、下位９ビットは、再ロードされる２進の“１”から成る。カウンタ５４の全てが“０”から成る出力６０は、カウンタ５４のロード入力６２と、２入力ＡＮＤゲート６４と６６のおのおのの入力に結合される。ＡＮＤゲート６４は“追加”信号を供給し、ＡＮＤゲート６６は“削除”信号を供給する。追加信号はＤタイプフリップフロップ６８のＤ入力に供給され、削除信号はＤタイプフリップフロップ７０のＤ入力に供給される。無修正のクロック信号は、フリップフロップ６８のクロックＣ入力、インバータ７２、および２入力ＡＮＤゲート７４の一つの入力に供給される。２入力ＡＮＤゲート７４の第二の入力は、フリップフロップ７０の−Ｑ出力から生成される。インバータ７２の出力は、フリップフロップ７０のクロックＣ入力、遅延段７６、および３入力ＡＮＤゲート７８の一つの入力に供給される。フリップフロップ６８のＱ出力は、ＡＮＤゲート７８の第二の入力に結合される。遅延段７６の出力は、典型的には修正されるべきクロック期間の四分の一のオーダの時間遅延を持ち、インバータ８０と、２入力ＡＮＤゲート８２の一つの入力に結合される。２入力ＡＮＤゲート８２の第二の入力は、ＡＮＤゲート７４の出力から生成される。インバータ８０の出力は、ＡＮＤゲート７８の第三の入力に結合される。ＡＮＤゲート７８と、ＡＮＤゲート８２の出力は、両方とも、ＯＲゲート８４の入力に接続される。そして、ＯＲゲート８４の出力から修正されるべきロック周波数が生成される。この修正されるべきクロック信号は、デコーダ１４の入力２０と、測定カウンタ３６のクロック入力３８に供給される。測定カウンタ３６は、同期コード語デコーダ１６の出力に接続されたリセット入力４０を持つ。カウンタ３６の最上位ビット段８６からは出力４８が出る。論理段８８が設けられるが、これは、同期コード語検出器１６の出力を受信する入力と、最上位ビット段８６の出力４８を受信する入力と、間隔レジスタ５８の全てが“１”の出力を受信する入力と、セット／リセット／トグルフリップフロップ９０のＱ出力を受信する入力を持つ。７ビット間隔レジスタ５８は、マイクロコントローラ５０によってロードされる。論理段８８は、間隔レジスタ５８の増分（Incr）入力に接続される増分出力と、減分入力（Decr）に接続される減分出力と、フリップフロップ９０のトグル入力Ｔに接続されるトグル出力を供給する。マイクロコントローラ５０は、ロード信号を供給する。これは、間隔レジスタ５８のロードＬ入力と、２入力ＡＮＤゲート９２の入力と、２入力ＡＮＤゲート９４の入力に結合される。マイクロコントローラ５０は、間隔レジスタ５８にロードされる上述の７ビットと並列に８番目のビットを供給する。この８番目のビットは、ＡＮＤゲート９２の第二の入力と、インバータ９６にも供給される。インバータ９６の出力は、ＡＮＤゲート９４の第二の入力に供給される。ＡＮＤゲート９２の出力は、フリップフロップ９０のセット入力（Ｓ）に供給され、ＡＮＤゲート９４の出力は、フリップフロップ９０のリセット入力（Ｒ）に供給される。フリップフロップ９０のＱ出力はＡＮＤゲート６４の第二の入力に供給され、フリップフロップ９０の−Ｑ出力は、ＡＮＤゲート６６の第二の入力に供給される。間隔レジスタ５８は、７ビットの並列出力を供給するが、これは、間隔カウンタ５４の最上位ビット（ｍｓｂ）位置と、マイクロコントローラ５０に供給される。この実施例の動作の背景にある基本的な概念は、発振器２２の不正確さを、規則的な間隔にてデジタル的にクロックパルスを追加あるいは削除することで、補償しようとするものである。クロックパルスが追加されるべきか削除されるべきか、および、この間隔を増加すべきかあるいは減少すべきかを決定するために、二つの受信された同期語の間の時間が測定される。送信ビットレートは、±５ｐｐｍ内の精度を持つものと想定される。この測定のためには、自走７ビット増分カウンタ３６が、自身の入力３８に供給される修正されるべきクロック信号によってクロックされる。このカウンタは、任意の２⁷の倍数に等しいクロックパルスの回数の後に同一位置に戻る。入力４０の所に同期コード語が発生した時点で、出力４８の所の最上位ビットの値が調べられ、カウンタ３６がリセットされる。最上位ビットが“０”であることは、この測定カウンタ３６のランが速過ぎることを意味し、このために、削除クロックパルス間の間隔を低減するか、追加クロックパルス間の間隔を増加することが必要となる。反対に、最上位ビットが“ １”であることは、測定カウンタ３６のランが遅過ぎることを意味し、このために、削除クロックパルス間の間隔を増加するか、あるいは追加クロックパルス間の間隔を低減することが必要となる。追加するか削除するかは、フリップフロップ９０によって決定される。この間隔は、間隔カウンタ５４によって決定されるが、間隔カウンタ５４は、発振器２２から生成される未修正のクロック信号によってクロックされる。この間隔カウンタ５４が０に達する度に、クロックパルスが、追加あるいは削除される。そして、間隔カウンタ５４には、次の間隔の長さを決定する値が再ロードされる。この間隔の長さの値は、間隔レジスタ５８によって与えられるが、この値は、増分したり減分したりすることができる。この間隔の増加あるいは減分は、上述のように、測定カウンタ３６の最上位ビットによって決定される。間隔レジスタ５８が、その最大に達した場合（全てが“１”を含む）は、最上位ビットによって増分すべきことが示された場合でも、オーバーフローが起こらず、増分は行なわれなくなる。このような場合は、代わりに、論理段８８によってフリップフロップ９０をトグルさせる出力が生成される。システムのリセット時に、間隔レジスタ５８と、フリップフロップ９０は、マイクロコントローラ５０によってロードされる。このロード値は、製造時に測定される発振器周波数の偏差から計算され、ＥＥＰＲＯＭ内に格納される。別の方法として、このロード値を、全て“１”とすることで、自己整列（self-alignme nt）が起こるようにすることも可能である。パルスを追加あるいは削除するためには、発振器２２からの未修正のクロック信号がインバータ７２内で反転され、遅延段７６によって遅延される。次に、ＡＮＤゲート７４、７８、８２およびインバータ８０を介して、方形波入力の立ち上がりあるいは立ち下がりエッジにおいてパルスが生成される。公称パルス継続期間は、標準の７６．８ｋＨｚ信号の四分の一期間、つまり、３．２５マイクロ秒となるべきである。ただし、発振器出力の衝撃係数によっては、公差がかなり大きなこともあり得る。通常は、クロックパルスは、方形波の立ち上がりエッジにおいて生成される。パルスの削除が要求される場合は、Ｄタイプフリップフロップ７０が方形波の立ち下がりエッジにおいてセットされる。すると、次の立ち上がりエッジにおいて、パルスが抑止される。パルスの追加が要求される場合は、Ｄタイプフリップフロップ６８が方形波の立ち上がりエッジにおいてセットされる。すると、次の立ち下がりエッジにおいて、パルスが生成される。このパルスの追加あるいは削除の動作は、真理値表の作成によって検証することができる。図４の上の図は、発振器２２によって生成される未修正の波形を示し、下の図は修正されたクロック信号を示す。下の図においては、パルスがＡの所で追加され、Ｄの所で削除されている。間隔レジスタ５８を増分すべきか減分すべきかを決定するために、修正されるべきクロックパルスのレートが、基準としての受信された同期語と比較される。７ビット測定カウンタ３６は、修正されるべきクロックパルスに基づいてランする。同期語が受信されると、カウンタ３６の最上位ビットとフリップフロップ９０の状態に基づいて、間隔レジスタ５８が増分あるいは減分され、同時に、カウンタ３６がリセットされる。より詳細には、修正されるべきクロック周波数が遅過ぎる場合は、測定カウンタ３６は、次の同期語が到着したときまだ０状態に達しておらず、このために、最上位ビットは“１”になる。反対に、クロックが速過ぎる場合は、カウンタ３６の値は、０より大きくなり、最上位ビットは“０”になる。一方、クロック周波数が正しい場合は、カウンタ３６は、厳密に０となるが、ただし、この状況は“速過ぎる”とみなされ、このために、間隔レジスタ５８は、常に、増分あるいは減分される。間隔の増分と減分の間の比によって、平均クロック速度が、７６．８ｋＨｚの正しい周波数に近付けられるが、これは、送信機の精度に依存する。７ビット測定カウンタ３６によって補償することが可能な最大周波数偏差は、以下のように計算することができる：測定カウンタ３６は、±６４の値を保持することが可能である。修正されるべきクロックが一連の同期語の間において６４パルスの差より遅過ぎるあるいは速過ぎる場合は、クロックが実際には速過ぎるのに遅過ぎるようにみなされたり、あるいはこの逆の場合も起こり得る。以下では、フリップフロップ９０、間隔レジスタ５８、および間隔カウンタ５４の動作について説明する。初期化において、マイクロコントローラ５０は、８ビット値を供給する。この８ビット値の内の下位の７ビットは、間隔レジスタ５８にロードされ、この８ビット値の最上位のビットは、ＡＮＤゲート９２と、インバータ９６に加えられる。１６ビット間隔カウンタ５４の上位の７ビットは、間隔レジスタ５８からロードされる。１６ビット間隔カウンタ５４の下位の９ビットには、“１”がロードされる。このロードは、間隔カウンタ５４が、０（全てが“０”）にカウントダウンされたとき行なわれる。これと同時に、クロックパルスが、フリップフロップ９０の状態に依存して、追加あるいは削除される。同期語が受信されると、間隔レジスタ５８は、測定カウンタ３６の最上位ビットと、フリップフロップ９０の状態に依存して、増分あるいは減分される。ただし、間隔レジスタ５８が、全て“１”を含む場合は、最上位ビットとフリップフロップ９０が増分すべきことを示す場合でも、増分は行なわれず、代わりに、フリップフロップ９０がトグルされる。以下のテーブルは、増分／減分およびトグル論理を示す。最初の４行は、間隔レジスタ５８が全て”１”を含まない場合の正常な動作を示し、下の４行は、間隔レジスタ５８に０／１状態が発生する状況を示す。この状況は、例えば、スイッチオンされたとき、あるいは、発振器周波数が所望の周波数に近いときに起こる。間隔レジスタ５８とフリップフロップ９０の内容は、マイクロコントローラ５０によって、例えば、伝送の終端において読み出される。間隔レジスタ５８を１だけ増分あるいは減分するときの修正量のｐｐｍ単位で表したときの増加率あるいは減少率は、間隔レジスタの絶対値に大きく依存する。安定するまでの時間は、間隔レジスタ５８の増加あるいは減少の量を、レジスタの実際の内容に基づいて決定することで短縮することが可能である。これを実現するための一つの方法においては、間隔レジスタ５８の最上位ビットが“１”（値６４−１２７）であることが決定された場合、１ではなく、１６だけ、増加あるいは減少される。図３に示すように、論理段８８は、増分／減分ライン９７（破線にて示す）によって間隔レジスタ５８の入力に結合され、レジスタ５８の最上位ビット段は、ライン９８（破線にて示す）を介して論理段８８に結合される。安定するまでの時間を短縮するためのこのアプローチは、大きな温度変化を追跡する必要がある場合に特に有効であることが発見された。次に、本発明の修正方法を、一部ソフトウエアにて実現する実施例について説明する。この実施例は、長所として、柔軟性があり、測定および修正間隔を特定な要件あるいは状況に適応させることが可能である。ソフトウエア実現の場合でも、クロックパルスを追加あるいは削除する方法は、図３に示すのと同様であり、変更はない。測定カウンタは、修正されるべきクロックによってクロックされ、連続的にランする。これは、プロセッサが最上位ビットを読み出したとき、０にリセットされ、こうして、プロセッサによって、測定間隔が決定する。最上位ビットの状態によって、間隔が増加されるべきか減少されるべきかが決定される。図５は、フリップフロップ９０、間隔レジスタ５８、間隔カウンタ５４のソフトウエア制御のための構成を示す。ソフトウエアは、フリップフロップ９０をセットあるいはリセットすることで、パルスが追加されるべきか削除されるべきかを決定し、間隔レジスタ５８にクロックパルス時間の回数５１２をロードする。間隔カウンタ５４が全て“０”の状態に達したとき、クロックパルスが追加あるいは削除される。次に、カウンタ５４には、間隔レジスタ５８からの上位７ビットと、全て“１”の下位の９ビットが再ロードされる。説明の便宜上、以下ではソフトウエア概念が、ＰＯＣＳＡＧにおけるクロック修正との関連で説明される。ここでは、同期コード語は、１２００ボーにて動作している場合、４８０ミリ秒毎に発生する。各同期コード語の発生において、プロセッサに対して割り込みが与えられる。３つの割り込み毎に、測定カウンタ３６の最上位ビットが読み出され、カウンタがリセットされる。次に、間隔レジスタ５８とフリップフロップ９０が、プロセッサによって、ハードウエア実現に対して上で説明したテーブルに示すように扱われるが、ここでは、以下の点が異なる：ここでは、フリップフロップ９０の状態と、間隔レジスタ５８の内容は、内部ＲＡＭ位置に格納され、上述のテーブルにおいて示される入力は、このＲＡＭ位置から読み出される。ここでは、全て”１”は、間隔レジスタ５８が、もし追加が行なわれた場合は、オーバーフローすることを意味する。最後に、間隔レジスタの減分あるいは増分は、間隔レジスタの現在の内容に依存して以下のテーブルに示す量だけ行なわれる：修正は平均的には、ステップ当たり、少なくとも３ｐｐｍだけ行なわれる。図６は、同期コード語割り込みルーチンのクロック修正部分の流れ図を示す。割り込みが発生すると、割り込みカウントが減分される。カウントが１である場合は、間隔レジスタを修正すべき値が（上述の第二のテーブルに従って）決定される。割り込みカウントが０に到達すると、間隔レジスタが更新される。これは、３回の割り込みに対して１回発生する。間隔レジスタ５８の更新は、上述の第一のテーブルに従って遂行される。ＲＡＭ位置：割り込みカンウト増分／減分値間隔値と、＋／−ビット条件： “割り込みカウント”は、１〜３図６をより詳細に説明すると、ブロック１００において、割り込みカウントが減分される。ブロック１０２において、カウントが０であるか否か調べるためのチェックが行なわれる。答えが否定（Ｎ）である場合は、ブロック１０４において、カウンタが“１”であるかチェックされる。否定である場合は、流れ図は復帰ブロック１０６に進む。ただし、カウントが“１”に等しい場合、つまり、肯定である場合は、ブロック１０８において、増分／減分値が“１”にセットされる。ブロック１１０において、間隔値から“１６”が引かれ、ブロック１１２において、間隔値が負であるか否か知るためのチェックが行なわれる。負である場合、つまり、肯定である場合は、流れ図は、復帰ブロック１０６に戻る。否定（Ｎ）である場合は、ブロック１１４において、増分／減分値が“２”にセットされる。ブロック１１６において、間隔値から“１６”が引かれ、ブロック１１８において、間隔値が負であるか否か見るためのチェックが行なわれる。肯定（Ｙ）である場合は、流れ図は復帰ブロック１０６に戻る。反対に、否定（Ｎ）である場合は、ブロック１２０において、増分／減分値が“３”にセットされ、ブロック１２２において間隔値から“１６”が引かれる。ブロック１２４において、間隔値が負であるか見るためのチェックが行なわれる。肯定（Ｙ）である場合は、流れ図は復帰ブロック１０６に戻る。反対に否定（Ｎ）である場合は、ブロック１２６において、増分／減分値が“５”にセットされる。ブロック１２８において、間隔値から“１６”が引かれる。ブロック１３０において、間隔値が負であるか否か見るためにチェックが行なわれる。肯定（Ｙ）の場合は、流れ図は復帰ブロック１０６に戻る。反対に、否定（Ｎ）である場合は、ブロック１３２において、増分／減分値が“９”にセットされる。ブロック１３４において、間隔値から“３２”が引かれる。ブロック１３６において、間隔値が負であるか知るためのチェックが行なわれる。肯定（Ｎ）の場合は、ブロック１３８において、増分／減分値が“１９”にセットされ、流れ図は復帰ブロック１０６に戻る。ブロック１０２に戻り、カウントが０に等しい場合は、ブロック１４０において、割り込みカウントが“３”にセットされる。ブロック１４２において、測定カウンタ３６（図３）の最上位ビットが読み出される。ブロック１４４において、最上位ビットが“１”に等しいか否かのチェックが行なわれる。答えが肯定（Ｙ）である場合は、ブロック１４６において、増分／減分ビットが０に等しいかチェックされ、一方、ブロック１４４において答えが否定（Ｎ）である場合は、ブロック１４８において、増分／減分ビットが“１”に等しいか否か見るためのチェックが行なわれる。ブロック１４６における答えが否定（Ｎ）である場合も、ブロック１４８における答えが肯定（Ｙ）である場合も、ブロック１５０において、間隔値から増分／減分値が引かれる。ブロック１５２において、新たな値がＲＡＭ内に格納され、ブロック１５４において、新たな値が間隔レジスタにロードされる。その後、流れ図は、復帰ブロック１５６に進む。ブロック１４６における答えが肯定（Ｙ）の場合と、ブロック１４８における答えが否定（Ｎ）の場合は、ブロック１５８において、増分／減分値が間隔値に加えられる。ブロック１６０において、間隔値カウンタがオーバーフローしたか否かチェックされる。否定（Ｎ）の場合は、ブロック１６２において、新たな値がＲＡＭ内に格納される。この新たな値が、ブロック１６４において、間隔レジスタにロードされる。その後、流れ図は、復帰ブロック１６６に進む。ブロック１６０における答えが肯定（Ｙ）の場合は、ブロック１６８において、増分／減分ビットがトグルされる。ブロック１７０において、元の値が間隔レジスタにロードされ、その後、流れ図は、復帰ブロック１７２に進む。説明の周波数生成回路は、他の周知のページングシステム、例えば、“ＥＲＭＥＳ”として知られているＥＴＳＩ標準や“ＦＬＥＸ”として知られているモトローラが所有権を有する標準などと使用するように適合させることも可能である。この場合は、測定カウンタの容量をおのおのの標準に合うように調節することが必要となる。ＥＲＭＲＳでは、二つの同期事象の間の時間は１サイクルとされるが、これは１分に相当する。７６．８ｋＨｚのクロック周波数においては、１サイクルにおけるクロックパルスの数は４，６０８，０００となり、１サイクルの期間を通じて、２３０クロックパルスのオーダのオフセットが発生することとなる。このようなオフセットを扱うためには、少なくとも９ビットの測定カウンタが必要となる。ＦＬＥＸの場合は、１サイクル期間は、４分で、１フレームは、１．８７５秒の継続期間を持つ。測定カウンタを１フレーム期間を通じて動作させる場合は、７ビットの測定カウンタで十分であ。ただし、４分のサイクル期間を使用する場合は、７６．８ｋＨｚのクロック周波数においては、１８，４３２，０００のクロックパルスが存在するこことなり、５０ｐｐｍの偏差を想定した場合、９００クロックパルスを超えるオフセットが発生する可能性があり、このオフセットを扱うためには、少なくとも１１ビットの測定カウンタが必要となる。いずれの場合においても、おのおの１分（ＥＲＭＥＳの場合）と４分（ＦＬＥＸの場合）の測定時間からみて、１パルスだけ増分／減分する修正機構を使用したのでは、収束にに時間がかかりすぎる。この問題を克服するためには、測定カウンタ３６の最上位ビットの状態あるいはオーバーフローを用いるのではなく、実際の測定値を用いて、ソフトウエア技法にて、間隔値を決定する方法の方が良いと考えられる。この間隔値を決定する一つの方法は、クロックパルスの数をカウントする方法である。この方法においては、この数は、間隔カウンタ５４の容量である２¹⁶を超えるが、各オーバーフローにおいて割り込みが与えられ、オーバーフローの数をカウントすることによって、クロックパルスの総数が決定される。この数と正しい値とを比較することで差が得られ、この差がｐｐｍにて表された実際の偏差に変換される。そして、この実際の偏差を用いて、クロックパルスを追加あるいは削除するための新たな間隔値が決定される。当業者においては上述の開示を読むことで他の修正も明らかになると思われる。これら他の修正には、受信装置やそのパーツの設計、製造、使用において周知の他の要素を、ここに開示された要素の代わりに、あるいはこれに加えて使用することも考えられる。ここでの出願においては、クレームは、これら要素の組合せとして記述されたが、ただし、ここに明示したあるいは暗に示した全ての新規の要素、これら要素の新規の組合せ、あるいは、これらの一般化された概念の全てが、それらが任意の請求の範囲において請求されているのと同一の発明に係るか否かに関係なく、さらには、それらが本発明と同一の技術上の問題の幾つかあるいは全てを解消するか否かに関係なく、本出願に含まれるものと理解されるべきである。

───────────────────────────────────────────────────── 【要約の続き】波数を調節するために用いられる制御信号を供給する。

Claims

【特許請求の範囲】１．周波数生成回路であって、周波数生成回路の外部のソースによって生成される反復性の基準信号を得るための手段と、所望の周波数に概ね相当する周波数を有するクロック信号を生成するための手段と、連続する基準信号の間のそれぞれの時間期間において生成されるクロック周波数が、任意に設定された値と比較して変化するか否かを決定するための手段と、を備え、前記決定するための手段は、前記生成されるクロック信号の周波数を調節するために用いられる制御信号を供給することを特徴とする周波数生成回路。２．受信装置であって、送信された信号を受信するための手段と、前記送信された信号から反復性の基準信号を得るための手段と、所望の周波数に概ね相当する周波数を有するクロック信号を生成するためのクロック信号生成手段と、連続する基準信号の間のそれぞれの時間期間において生成されるクロック周波数が、任意に設定された値と比較して変化するか否かを決定するための手段と、を備え、前記決定するための手段は、前記生成されるクロック信号の周波数を調節するために用いられる制御信号を供給することを特徴とする受信装置。３．同期コード語が実質的に等しい間隔で送信されるシステムにおいて使用されるための受信装置であって、前記反復性の基準信号を得るための前記手段が同期コード語検出器であることを特徴とする請求の範囲２に記載の受信装置。４．前記同期コード語検出器は、同期コード語の終端に実質的に対応するタイミングパルスを生成することを特徴とする請求の範囲３に記載の受信装置。５．前記クロック信号生成手段は、前記所望の周波数より高い周波数を生成するための水晶発振器と、前記水晶発振器に結合された入力と、出力と、可調アキュミュレータの出力に結合された制御入力と、を有するパルススワロー回路と、を有し、前記水晶発振器の出力は、前記可調アキュミュレータにも供給されることを特徴とする請求の範囲３あるいは４に記載の受信装置。６．前記可調アキュミュレータは、係数を調節可能なカウンタを有し、このカウンタの係数が前記クロック周波数について前記決定するための手段からの前記制御信号に応答して調節可能であることを特徴とする請求の範囲５に記載の受信装置。７．前記クロック周波数について前記決定するための手段は、自走カウンタであり、この自走カウンタは、前記パルススワロー回路の出力に結合された入力と、前記反復性の基準信号を得るための手段に結合されたリセット入力と、最上位ビットを制御信号として供給するための出力とを含むことを特徴とする請求の範囲５あるいは６に記載の受信装置。８．前記クロック信号を生成するための手段は、前記所望の周波数に与えられた公差よりも実質的に大きな公差を有する水晶を含んだ水晶発振器と、前記水晶発振器の周波数が前記所望の周波数と比較して低過ぎるあるいは高過ぎるのに応答して、前記水晶発振器の出力にパルスを追加あるいはこれからパルスを削除するため、および追加あるいは削除が行なわれる間隔を延長あるいは短縮するための手段と、を含むことを特徴とする請求の範囲２に記載の受信装置。９．周波数修正回路によって生成されるパルスを基準信号によって決定される期間だけカウントするための測定カウンタと、前記測定カウンタの最上位ビットをチェックし、修正された信号を供給するために前記水晶発振器の出力にパルスを追加すべきかあるいは削除すべきかを決定する手段と、をさらに備えたことを特徴とする請求の範囲８に記載の受信装置。１０．前記水晶発振器の出力に結合された間隔カウンタのカウント期間を設定するための間隔レジスタと、比較的大きな修正が必要とされることの検出に応答して、修正されるべき周波数が前記所望の周波数の公差範囲内にある場合に要求されるよりも大きな値だけ前記間隔レジスタを増分あるいは減分するための手段と、をさらに備えたことを特徴とする請求の範囲８あるいは９に記載の受信装置。