JP2855935B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2855935B2 JP2855935B2 JP4031225A JP3122592A JP2855935B2 JP 2855935 B2 JP2855935 B2 JP 2855935B2 JP 4031225 A JP4031225 A JP 4031225A JP 3122592 A JP3122592 A JP 3122592A JP 2855935 B2 JP2855935 B2 JP 2855935B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に基板電位発生回路を備えた記憶回路等の半導体集積
回路に関する。
特に基板電位発生回路を備えた記憶回路等の半導体集積
回路に関する。
【０００２】
【従来の技術】従来、この種の半導体集積回路は、一例
として図４に示すように、縦積み４段のＰチャネル及び
Ｎチャネルのトランジスタによるインバータを奇数段
（この例では３段）リング状に接続すると共に、制御信
号ＲＡＳが能動レベル（低レベル）になるとオンになる
各縦積み４段のトランジスタのうちの３段のトランジス
タと並列に接続されたＰチャネル及びＮチャネルのトラ
ンジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６を備え、制御信号ＲＡ
Ｓが能動レベルのときは第１の周波数、非能動レベルの
ときは第１の周波数より低い第２の周波数の信号（ＯＳ
Ｃ）を発生する発振回路１と、この発振回路１の出力信
号ＯＳＣを波形整形する第１のインバータＩＶ２，ＩＶ
３と、この第１のインバータＩＶ２，ＩＶ３の出力信号
を波形整形する第２のインバータＩＶ４と、インバータ
ＩＶ５，コンデンサＣ１，Ｃ２及びＰチャネルのトラン
ジスタＱ７，Ｑ８を備え第２のインバータＩＶ４の出力
信号を直流化して基板電位ＶＢＢを発生する基板電位発
生部２とを有する構成となっていた。
として図４に示すように、縦積み４段のＰチャネル及び
Ｎチャネルのトランジスタによるインバータを奇数段
（この例では３段）リング状に接続すると共に、制御信
号ＲＡＳが能動レベル（低レベル）になるとオンになる
各縦積み４段のトランジスタのうちの３段のトランジス
タと並列に接続されたＰチャネル及びＮチャネルのトラ
ンジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６を備え、制御信号ＲＡ
Ｓが能動レベルのときは第１の周波数、非能動レベルの
ときは第１の周波数より低い第２の周波数の信号（ＯＳ
Ｃ）を発生する発振回路１と、この発振回路１の出力信
号ＯＳＣを波形整形する第１のインバータＩＶ２，ＩＶ
３と、この第１のインバータＩＶ２，ＩＶ３の出力信号
を波形整形する第２のインバータＩＶ４と、インバータ
ＩＶ５，コンデンサＣ１，Ｃ２及びＰチャネルのトラン
ジスタＱ７，Ｑ８を備え第２のインバータＩＶ４の出力
信号を直流化して基板電位ＶＢＢを発生する基板電位発
生部２とを有する構成となっていた。
【０００３】次に、この半導体集積回路の動作について
説明する。図５はこの半導体集積回路の動作を説明する
ための各部信号の波形図である。
説明する。図５はこの半導体集積回路の動作を説明する
ための各部信号の波形図である。
【０００４】制御信号ＲＡＳが高レベルの非能動レベル
のときは、トランジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６はオフ
であるので、発振回路は各縦積み４段のインバータ３段
のリング型の発振回路となって発振する。
のときは、トランジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６はオフ
であるので、発振回路は各縦積み４段のインバータ３段
のリング型の発振回路となって発振する。
【０００５】制御信号ＲＡＳが低レベルの能動レベルに
なるとトラジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６はオンとな
り、縦積み４段のトランジスタのうちの３段がこれらト
ランジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６により短絡されるの
で、各インバータを構成するＰチャネル，Ｎチャネルの
トランジスタのオン抵抗が小さくなり、発振回路１は制
御信号ＲＡＳが非能動レベルのときより高い周波数で発
振する。
なるとトラジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６はオンとな
り、縦積み４段のトランジスタのうちの３段がこれらト
ランジスタＱ１〜Ｑ３，Ｑ４〜Ｑ６により短絡されるの
で、各インバータを構成するＰチャネル，Ｎチャネルの
トランジスタのオン抵抗が小さくなり、発振回路１は制
御信号ＲＡＳが非能動レベルのときより高い周波数で発
振する。
【０００６】この発振回路１の出力信号ＯＳＣは第１，
第２のインバータＩＶ２，ＩＶ３，ＩＶ４により波形整
形された後基板電位発生部２に入力されて直流化され、
基板電位ＶＢＢとして基板へ供給される。
第２のインバータＩＶ２，ＩＶ３，ＩＶ４により波形整
形された後基板電位発生部２に入力されて直流化され、
基板電位ＶＢＢとして基板へ供給される。
【０００７】制御信号ＲＡＳが非能動レベルのときは内
部回路は非動作状態となっているので、発振回路１の発
振周波数を低くして低電力化をはかり、能動レベルのと
きは発振周波数を高くして所望の基板電位ＶＢＢが得ら
れるようにしている。
部回路は非動作状態となっているので、発振回路１の発
振周波数を低くして低電力化をはかり、能動レベルのと
きは発振周波数を高くして所望の基板電位ＶＢＢが得ら
れるようにしている。
【０００８】
【発明が解決しようとする課題】この従来の半導体集積
回路は、発振回路１の出力信号ＯＳＣを複数段のインバ
ータＩＶ２〜ＩＶ４を介して基板電位発生部２へ供給
し、制御信号ＲＡＳが能動レベルのとき発振周波数を高
くして内部回路が動作状態のときの基板電位を得る構成
となっているので、インバータＩＶ２〜ＩＶ４の周波数
特性は変らないため立上り時間，立下り時間が変らず、
発振周波数が高くなると低レベル，高レベルを保つ期間
が短かくなり、基板電位ＶＢＢを所望の電位に保つのが
困難になるという問題があった。また、立上り及び立下
りの期間が低レベル，高レベルの期間に比べ長くなるた
め後段側のインバータ（例えばＩＶ４，ＩＶ５）に貫通
電流が流れる時間が多くなり消費電流が増大するという
欠点があった。
回路は、発振回路１の出力信号ＯＳＣを複数段のインバ
ータＩＶ２〜ＩＶ４を介して基板電位発生部２へ供給
し、制御信号ＲＡＳが能動レベルのとき発振周波数を高
くして内部回路が動作状態のときの基板電位を得る構成
となっているので、インバータＩＶ２〜ＩＶ４の周波数
特性は変らないため立上り時間，立下り時間が変らず、
発振周波数が高くなると低レベル，高レベルを保つ期間
が短かくなり、基板電位ＶＢＢを所望の電位に保つのが
困難になるという問題があった。また、立上り及び立下
りの期間が低レベル，高レベルの期間に比べ長くなるた
め後段側のインバータ（例えばＩＶ４，ＩＶ５）に貫通
電流が流れる時間が多くなり消費電流が増大するという
欠点があった。
【０００９】本発明の目的は、制御信号が能動レベルの
ときの基板電位を所望の電位に保つことができ、かつ消
費電流を低減することができる半導体集積回路を提供す
ることにある。
ときの基板電位を所望の電位に保つことができ、かつ消
費電流を低減することができる半導体集積回路を提供す
ることにある。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、制御信号が能動レベルのとき第１の周波数の信号を
発生し非能動レベルのとき前記第１の周波数より低い第
２の周波数の信号を発生する発振回路と、この発振回路
の出力信号を波形整形する、少なくとも一つ以上のイン
バータの縦列接続からなる第１の波形整形回路と、前記
制御信号が能動レベルのときは前記発振回路の出力信号
を選択して出力し、非能動レベルのときは前記第１の波
形整形回路の出力信号を選択して出力する切換回路と、
この切換回路の出力信号を波形整形する、少なくとも一
つ以上のインバータの縦列接続からなる第２の波形整形
回路と、この第２の波形整形回路の出力信号を直流化し
て基板電位を発生する基板電位発生部とを有し、前記制
御信号が能動レベルであるか非能動レベルであるかに応
じて、前記発振回路の出力信号を前記第２の波形整形回
路に直接入力するか又は前記第１の波形整形回路を通し
て入力するかを切り換えることを特徴とする。
は、制御信号が能動レベルのとき第１の周波数の信号を
発生し非能動レベルのとき前記第１の周波数より低い第
２の周波数の信号を発生する発振回路と、この発振回路
の出力信号を波形整形する、少なくとも一つ以上のイン
バータの縦列接続からなる第１の波形整形回路と、前記
制御信号が能動レベルのときは前記発振回路の出力信号
を選択して出力し、非能動レベルのときは前記第１の波
形整形回路の出力信号を選択して出力する切換回路と、
この切換回路の出力信号を波形整形する、少なくとも一
つ以上のインバータの縦列接続からなる第２の波形整形
回路と、この第２の波形整形回路の出力信号を直流化し
て基板電位を発生する基板電位発生部とを有し、前記制
御信号が能動レベルであるか非能動レベルであるかに応
じて、前記発振回路の出力信号を前記第２の波形整形回
路に直接入力するか又は前記第１の波形整形回路を通し
て入力するかを切り換えることを特徴とする。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例が図４に示された従来の半導体
集積回路と相違する点は、第１のインバータＩＶ２，Ｉ
Ｖ３のうちのインバータＩＶ３の出力端と第２のインバ
ータＩＶ４の入力端との間に、制御信号ＲＡＳが能動レ
ベル（低レベル）のときは発振回路１の出力信号ＯＳＣ
を選択して出力し、非能動レベル（高レベル）のときは
第１のインバータＩＶ３の出力信号を選択して出力する
切換回路３を挿入した点にある。
集積回路と相違する点は、第１のインバータＩＶ２，Ｉ
Ｖ３のうちのインバータＩＶ３の出力端と第２のインバ
ータＩＶ４の入力端との間に、制御信号ＲＡＳが能動レ
ベル（低レベル）のときは発振回路１の出力信号ＯＳＣ
を選択して出力し、非能動レベル（高レベル）のときは
第１のインバータＩＶ３の出力信号を選択して出力する
切換回路３を挿入した点にある。
【００１４】この切換回路３は、入力端を第１のインバ
ータＩＶ３の出力端に接続し出力端を第２のインバータ
ＩＶ４の入力端と接続して制御信号ＲＡＳが非能動レベ
ルのとき導通状態となる第１のトランスファゲートＴＧ
１と、入力端を発振回路１の出力端（ＯＳＣ）と接続し
出力端を第２のインバータＩＶ４の入力端と接続して制
御ＲＡＳが能動レベルのとき導通状態となる第２のトラ
ンスファケードＴＧ２と、これらトランスファゲートＴ
Ｇ１，ＴＧ２に制御信号ＲＡＳの反転信号を供給するイ
ンバータＩＶ６とを備えた構成となっている。
ータＩＶ３の出力端に接続し出力端を第２のインバータ
ＩＶ４の入力端と接続して制御信号ＲＡＳが非能動レベ
ルのとき導通状態となる第１のトランスファゲートＴＧ
１と、入力端を発振回路１の出力端（ＯＳＣ）と接続し
出力端を第２のインバータＩＶ４の入力端と接続して制
御ＲＡＳが能動レベルのとき導通状態となる第２のトラ
ンスファケードＴＧ２と、これらトランスファゲートＴ
Ｇ１，ＴＧ２に制御信号ＲＡＳの反転信号を供給するイ
ンバータＩＶ６とを備えた構成となっている。
【００１５】次にこの実施例の動作について説明する。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
図２はこの実施例の動作を説明するための各部信号の波
形図である。
【００１６】制御信号ＲＡＳが非能動レベルのときは、
トランスファゲートＴＧ１が導通状態、トランスファゲ
ートＴＧ２が非導通状態となっているので、従来例と同
一の回路となっている。このとき内部回路は非動作状態
であるので問題は生じない。
トランスファゲートＴＧ１が導通状態、トランスファゲ
ートＴＧ２が非導通状態となっているので、従来例と同
一の回路となっている。このとき内部回路は非動作状態
であるので問題は生じない。
【００１７】制御信号ＲＡＳが能動レベルになると、ト
ランスファゲートＴＧ２が導通状態、トランスファゲー
トＴＧ１が非導通状態となるので、発振回路１の出力信
号ＯＳＣは直接インバータＩＶ４に入力される。従って
第１のインバータＩＶ２，ＩＶ３による立上り，立下り
の期間が長くなっても、第２のインバータＩＶ４に入力
されるのは立上り，立下りの期間が短かい発振回路１の
出力信号ＯＳＣであるので、立上り，立下りの期間に比
べ高レベル，低レベルの期間が長くなり、基板電位ＶＢ
Ｂを所望の電位に保つことができ、またインバータＩＶ
４，ＩＶ５等の貫通電流も少なくなり消費電流を少なく
することができる。
ランスファゲートＴＧ２が導通状態、トランスファゲー
トＴＧ１が非導通状態となるので、発振回路１の出力信
号ＯＳＣは直接インバータＩＶ４に入力される。従って
第１のインバータＩＶ２，ＩＶ３による立上り，立下り
の期間が長くなっても、第２のインバータＩＶ４に入力
されるのは立上り，立下りの期間が短かい発振回路１の
出力信号ＯＳＣであるので、立上り，立下りの期間に比
べ高レベル，低レベルの期間が長くなり、基板電位ＶＢ
Ｂを所望の電位に保つことができ、またインバータＩＶ
４，ＩＶ５等の貫通電流も少なくなり消費電流を少なく
することができる。
【００１８】図３は本発明の第２の実施例を示す回路図
である。
である。
【００１９】この実施例は、切換回路３ａを、制御信号
ＲＡＳが能動レベルのときは第１のインバータＩＶ３の
出力信号をマスクして非能動レベルにして出力し非能動
レベルのときは第１のインバータＩＶ３の出力信号を通
過させるＮＡＮＤ型の第１の論理ゲートＧ１と、制御信
号ＲＡＳが非能動レベルのときは発振回路１の出力信号
ＯＳＣをマスクして非能動レベルとして出力し能動レベ
ルのときは発振回路１の出力信号ＯＳＣを通過させるＮ
ＡＮＤ型の第２の論理ゲートＧ２と、第１及び第２の論
理ゲートＧ１，Ｇ２の出力信号を統合して第２のインバ
ータＩＶ４の入力端に伝達するＮＡＮＤ型の第３の論理
ゲートＧ３とを備えた構成としたもので、構成は違うも
ののその機能は第１の実施例と全く同じであるので、こ
れ以上の説明は省略する。
ＲＡＳが能動レベルのときは第１のインバータＩＶ３の
出力信号をマスクして非能動レベルにして出力し非能動
レベルのときは第１のインバータＩＶ３の出力信号を通
過させるＮＡＮＤ型の第１の論理ゲートＧ１と、制御信
号ＲＡＳが非能動レベルのときは発振回路１の出力信号
ＯＳＣをマスクして非能動レベルとして出力し能動レベ
ルのときは発振回路１の出力信号ＯＳＣを通過させるＮ
ＡＮＤ型の第２の論理ゲートＧ２と、第１及び第２の論
理ゲートＧ１，Ｇ２の出力信号を統合して第２のインバ
ータＩＶ４の入力端に伝達するＮＡＮＤ型の第３の論理
ゲートＧ３とを備えた構成としたもので、構成は違うも
ののその機能は第１の実施例と全く同じであるので、こ
れ以上の説明は省略する。
【００２０】
【発明の効果】以上説明したように本発明は、制御信号
が能動レベルのときは発振回路の出力信号を第１のイン
バータを通さないで直接第２のインバータに伝達し非能
動レベルのときは第１のインバータを通して第２のイン
バータに伝達する構成とすることにより、制御信号が能
動レベルになり、発振周波数の高いときの第２のインバ
ータに入力される信号の高レベル，低レベルを保持する
期間を長くすることができるので、基板電位を所望の電
位に保つことができ、かつ消費電流を低減することがで
きる効果がある。
が能動レベルのときは発振回路の出力信号を第１のイン
バータを通さないで直接第２のインバータに伝達し非能
動レベルのときは第１のインバータを通して第２のイン
バータに伝達する構成とすることにより、制御信号が能
動レベルになり、発振周波数の高いときの第２のインバ
ータに入力される信号の高レベル，低レベルを保持する
期間を長くすることができるので、基板電位を所望の電
位に保つことができ、かつ消費電流を低減することがで
きる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体集積回路の一例を示す回路図であ
る。
る。
【図５】図４に示された半導体集積回路の動作を説明す
るための各部信号の波形図である。
るための各部信号の波形図である。
１ 発振回路 ２ 基板電位発生部 ３，３ａ 切換回路 Ｃ１，Ｃ２ コンデンサ Ｇ１〜Ｇ３ 論理ゲート ＩＶ１〜ＩＶ６ インバータ Ｑ１〜Ｑ８ トンランジスタ ＴＧ１，ＴＧ２ トランスファゲート
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 19/094
Claims (3)
- 【請求項１】制御信号が能動レベルのとき第１の周波数
の信号を発生し、非能動レベルのとき前記第１の周波数
より低い第２の周波数の信号を発生する発振回路と、 この発振回路の出力信号を波形整形する、少なくとも一
つ以上のインバータの縦列接続からなる第１の波形整形
回路と、 前記制御信号が能動レベルのときは前記発振回路の出力
信号を選択して出力し、非能動レベルのときは前記第１
の波形整形回路の出力信号を選択して出力する切換回路
と、 この切換回路の出力信号を波形整形する、少なくとも一
つ以上のインバータの縦列接続からなる第２の波形整形
回路と、 この第２の波形整形回路の出力信号を直流化して基板電
位を発生する基板電位発生部とを有し、前記制御信号が能動レベルであるか非能動レベルである
かに応じて、前記発振回路の出力信号を前記第２の波形
整形回路に直接入力するか又は前記第１の波形整形回路
を通して入力するかを切り換える ことを特徴とする半導
体集積回路。 - 【請求項２】切換回路が、入力端を第１の波形整形回路
の出力端と接続し出力端を第２の波形整形回路の入力端
と接続して、制御信号が非能動レベルのとき導通状態と
なる第１のトランスファゲートと、入力端を発振回路の
出力端と接続し出力端を前記第２の波形整形回路の入力
端と接続して、前記制御信号が能動レベルのとき導通状
態となる第２のトランスファゲートとを備えて構成され
た請求項１記載の半導体集積回路。 - 【請求項３】切換回路が、制御信号が能動レベルのとき
は第１の波形整形回路の出力信号をマスクして非能動レ
ベルにして出力し、非能動レベルのときは前記第１の波
形整形回路の出力信号を通過させる第１の論理ゲート
と、前記制御信号が非能動レベルのときは発振回路の出
力信号をマスクして非能動レベルとして出力し、能動レ
ベルのときは前記発振回路の出力信号を通過させる第２
の論理ゲートと、前記第１及び第２の論理ゲートの出力
信号を統合して第２の波形整形回路の入力端に伝達する
第３の論理ゲートとを備えて構成された請求項１記載の
半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031225A JP2855935B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4031225A JP2855935B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05250873A JPH05250873A (ja) | 1993-09-28 |
| JP2855935B2 true JP2855935B2 (ja) | 1999-02-10 |
Family
ID=12325482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4031225A Expired - Fee Related JP2855935B2 (ja) | 1992-02-19 | 1992-02-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2855935B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5668764A (en) * | 1995-03-22 | 1997-09-16 | Texas Instruments Incorporated | Testability apparatus and method for faster data access and silicon die size reduction |
-
1992
- 1992-02-19 JP JP4031225A patent/JP2855935B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05250873A (ja) | 1993-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981027 |
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